CN105990436A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：衬底，第一和第二源极/漏极区和栅极堆叠件。第一和第二源极/漏极区设置在衬底上。栅极堆叠件设置在衬底上方以覆盖第一和第二S/D区之间的沟道区。栅极堆叠件包括：设置在衬底上方的栅极介电层；以及设置在栅极介电层上并且配置为作为栅极堆叠件中的填充层的金属合金；其中，金属合金具有对应于蚀刻剂的第一耐腐蚀性，蚀刻剂设计为用于去除含碳聚合物。本发明涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
在金属氧化物半导体场效应晶体管(MOSFET)内实施金属栅极技术不仅提高了器件性能，而且还降低了部件尺寸。一般来说，金属栅极技术是一种开发的用金属栅(MG)电极代替MOSFET的典型的多晶硅栅电极的一种技术。形成MG电极的一种工艺被称为“先栅极”工艺，而另一种MG电极形成工艺被称为“后栅极”工艺。对于“先栅极”工艺，在半导体工艺的高温活化退火之前沉积MOSFET的MG电极，而对于“后栅极”工艺，在高温活化退火之后，沉积MG电极。虽然热需求在“后栅极”工艺中是减弱的，但是MG电极在栅极堆叠件的化学机械抛光或平坦化(CMP)工艺期间可能被酸性溶液腐蚀。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区，位于所述衬底上；以及栅极堆叠件，设置在所述衬底上方以覆盖所述第一S/D区和所述第二S/D区之间的沟道区，所述栅极堆叠件包括：栅极介电层，设置在所述衬底上方；和金属合金，设置在所述栅极介电层上并且配置为作为所述栅极堆叠件中的填充层；其中，所述金属合金具有对应于蚀刻剂的第一耐腐蚀性，所述蚀刻剂设计为用于去除含碳聚合物。
在上述半导体器件中，所述金属合金包括至少约0.2％的硅的百分比。
在上述半导体器件中，所述第一耐腐蚀性大于不具有硅的金属合金的第二耐腐蚀性。
在上述半导体器件中，所述金属合金还包括至少约0.5％的铜的百分比。
在上述半导体器件中，所述金属合金包括第一合金组分硅、第二合金组分铜和第三合金组分铝。
在上述半导体器件中，所述栅极介电层围绕所述金属合金。
在上述半导体器件中，所述栅极堆叠件还包括：功函数层，设置在所述栅极介电层上方；阻挡层，设置在所述功函数层上方；以及润湿层，设置在所述阻挡层上方；其中，所述金属合金设置在所述润湿层上方。
根据本发明的另一方面，还提供了一种半导体器件，包括：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区，位于所述衬底上；以及栅极堆叠件，设置在所述衬底上方以覆盖所述第一S/D区和所述第二S/D区之间的沟道区，所述栅极堆叠件包括：栅极介电层，设置在所述衬底上方；和金属栅极层，设置在所述栅极介电层上，所述金属栅极层包括具有硅组分的填充金属。
在上述半导体器件中，所述填充金属中的硅组分的百分比为至少约0.2％。
在上述半导体器件中，所述填充金属是合金，并且硅是所述填充金属的第一合金组分。
在上述半导体器件中，所述合金还包括第二合金组分铝和第三合金组分铜。
在上述半导体器件中，所述填充金属是硅掺杂的金属。
在上述半导体器件中，所述填充金属是掺杂有硅和铜的铝。
在上述半导体器件中，所述填充金属中的铜的百分比为至少约0.5％。
在上述半导体器件中，所述栅极堆叠件还包括：功函数层，设置在所述栅极介电层上方；阻挡层，设置在所述功函数层上方；以及润湿层，设置在所述阻挡层上方；其中，所述金属栅极层设置在所述润湿层上方。
根据本发明的又一方面，还提供了一种用于制造半导体器件的方法，包括：提供衬底；在所述衬底上形成第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；以及在所述衬底上方形成栅极堆叠件以覆盖所述第一S/D区和所述第二S/D区之间的沟道区，包括：在所述衬底上方形成栅极介电层；以及在所述栅极介电层上形成将作为所述栅极堆叠件中的填充层的金属合金；其中，所述金属合金具有对应于蚀刻剂的第一耐腐蚀性，所述蚀刻剂设计为用于去除含碳聚合物。
在上述方法中，还包括：在所述栅极堆叠件周围形成电介质。
在上述方法中，还包括：邻近所述栅极堆叠件形成接触开口，其中，所述接触开口暴露出所述第一源极/漏极(S/D)区和所述第二源极/漏极(S/D)区。
在上述方法中，还包括：使所述蚀刻剂流入所述接触开口内以去除所述含碳聚合物。
在上述方法中，形成所述金属合金包括溅射Al-Si-Cu靶。
附图说明
结合附图和以下描述来阐述本发明的一个或多个实施例的细节。本发明的其他特征和优势将从说明书、附图和权利要求变得显而易见。
图1是根据一些实施例的半导体器件的截面图。
图2是根据一些实施例的示出Na2SO4溶液中的纯铝、具有铜合金组分的铝合金和具有硅合金组分的铝合金的腐蚀行为的图。
图3是根据一些实施例的示出Na2SO4溶液中的Al、Al+Cu和Al+Si的复阻抗曲线的图。
图4是根据一些实施例的示出具有不同重量的Si的纯Al和Al合金的电离行为的图。
图5是根据一些实施例的半导体器件的截面图。
图6是根据一些实施例的半导体器件的截面图。
图7是根据一些实施例的示出制造半导体器件的方法的流程图。
图8是根据一些实施例的在制造期间形成在衬底上的伪栅极的截面图。
图9是根据一些实施例的在制造期间的暴露的伪栅极的截面图。
图10是根据一些实施例的在制造期间的金属栅极凹槽的截面图。
图11是根据一些实施例的在制造期间的栅极介电层的截面图。
图12是根据一些实施例的在制造期间的覆盖层的截面图。
图13是根据一些实施例的在制造期间的功函数层的截面图。
图14是根据一些实施例的在制造期间的阻挡层的截面图。
图15是根据一些实施例的在制造期间的润湿层的截面图。
图16是根据一些实施例的在制造期间的金属栅极层的截面图。
在各个图中相同的参考标号用于代表相同的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。下面描述了元件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
在下文中详细论述了实施例的制造和使用。然而，应当理解，本发明提供了可以体现在各种具体环境中的许多可应用的发明概念。所论述的具体实施例仅仅是用于制造和使用本发明的具体方式的说明，并且不限制本发明的范围。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”、“左”、“右”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。应当理解，当将元件称为“连接至”或“耦接至”至另一元件时，它可以直接连接或耦接至其他元件，或者可以存在中间元件。
在本发明中，公开了具有用于金属栅极的提议的材料的半导体器件及其制造方法。半导体器件可以是任何类型的FET(场效应晶体管)，诸如N型或P型鳍状场效应晶体管(FINFET)、N型或P型金属氧化物半导体场效应晶体管(MOSFET)和互补金属氧化物半导体(CMOS)。采用提议的材料的金属栅极配置成用于在FET的沟道区上施加电压的栅电极，其中，沟道区设置在FET的源极(S)和漏极(D)区之间。沟道区具有导电性，该导电性取决于采用提议材料的金属栅极的施加的电压。当施加的电压等于或大于FET的阈值电压时，沟道区是导电的。否则，沟道区是不导电的。采用提议的材料的金属栅极能够抵抗在制造工艺期间由硫酸溶液造成的腐蚀，制造工艺例如化学机械抛光或平坦化(CMP)工艺。
图1是根据一些实施例的半导体器件100的截面图。半导体器件100示出了FET的截面结构。半导体器件100包括衬底101、栅极堆叠件102和层间介电层(ILD)103。衬底101是半导体衬底。至少一个浅沟槽隔离(STI)区在衬底101中。在实施例中，第一浅沟槽隔离(STI)区101a和第二STI区101b在衬底101中，并且FET是位于第一STI区101a和第二STI区101b之间。第一STI区101a和第二STI区101b配置为FET的隔离层。
一些掺杂区布置在栅极堆叠件102周围以作为FET的源极/漏极。例如，第一源极/漏极(S/D)区101c和第二S/D区域101d位于衬底101上/中，和栅极堆叠件102设置在衬底101上方以覆盖第一S/D区101c和第二S/D区101d之间的沟道区101e。栅极堆叠件102位于ILD 103中。在实施例中，ILD 103环绕栅极堆叠件102。
栅极堆叠件102包括间隔件102a、栅极介电层102b、覆盖层102c、功函数层102d、阻挡层102e、润湿层102f和金属栅极层102g。间隔件102a配置为作为栅极堆叠件102的侧壁。间隔件102a是非导电的。用于间隔件102a的材料的实例包括但不限制于氮化硅(SiN)、二氧化硅(SiO2)、氮氧化硅(SiON)等。
栅极介电层102b可以包括高k(高介电常数)材料。栅极介电层102b设置在衬底101(即，沟道区101e)上方并且粘附至间隔件102a的侧壁。换句话说，栅极介电层102b环绕栅极堆叠件102。然而，这不是本发明的限制。在另一个实施例中，该栅极介电层102b仅设置在沟道区101e上方，而不在间隔件102a的侧壁上方延伸。栅极介电层102b的材料可以是氧化镧(LaO)、氧化铝(AlO、Al2O3)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化钛酸锶(SrTiO3)、钛酸钡(BaTiO3)、氧化锆钡(BaZrO)、氧化锆铪(HfZrO)、氧化镧铪(HfLaO)、氧化铪硅(HfSiO)、镧氧化硅(LaSiO)、氧化硅铝(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氮化硅(Si3N4)、氮氧化物、或其他合适的材料。
覆盖层102c配置为设置在栅极介电层上方的高k覆盖层。例如，高k覆盖层可以是合适的高k介电材料，诸如氮化钛(TiN)、氮化钽(TaN)或金属碳氮化物，诸如碳氮化钛。覆盖层102c用作阻挡件以保护栅极介电层102b中的高k层。通过诸如原子层沉积(ALD)、物理汽相沉积(PVD)、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、电镀、其他合适的方法或它们的组合的各种沉积技术形成覆盖层。
功函数层102d设置在覆盖层102c上方。功函数层102d包括诸如TiN的金属碳氮化物，诸如氮化钛硅(TiSiN)的金属氮化硅或金属铝化物。在一些实施例中，功函数层102d由金属碳氮化物或金属氮化硅制成。在其他实施例中，功函数层102d可以包括氮化钛铝(TiAlN)、钛铝(TiAl)或钽铝(TaAl)。可以通过诸如ALD、PVD、CVD、PECVD、RPCVD、MOCVD、溅射、镀、其他合适的方法或它们的组合的各种沉积技术形成功函数层102d。对于NFET(N-沟道场效应晶体管)，功函数层102d配置为N-金属层。对于PFET(P-沟道场效应晶体管)，功函数层102d配置为P-金属层。值得注意的是，N-金属层和P-金属层可以分别配置为复合膜堆叠件。N-金属层的层数可以与P-金属层的层数不同。
阻挡层102e设置在功函数层102d上方或邻近功函数层102d。阻挡层102e配置为防止或减少金属杂质穿透设置在阻挡层102e下方的任何介电层，例如，功函数层102d。阻挡层102e的材料可以是氮化钽(TaN)或TiAlN。可以通过诸如PVD、CVD、ALD、PECVD、RPCVD、MOCVD、溅射、镀、其他合适的方法、或它们的组合的各种沉积技术形成阻挡层102e。
润湿层102f设置在阻挡层102e上方。润湿层102f配置为在润湿层102f和形成在润湿层102f上方的任何材料层之间提供理想的界面质量。润湿层102f的材料可以是钛(Ti)、TiAl或TiAlN。可以通过诸如PVD、CVD、ALD、PECVD、RPCVD、MOCVD、溅射、镀、其他合适的方法、或它们的组合的各种沉积技术形成润湿层102f。值得注意的是，阻挡层102e和润湿层102f也可以通过使用例如TiAlN的相同的材料实现为单个层。
金属栅极层102g设置在润湿层102f上方或者邻近润湿层102f。可以通过诸如PVD、CVD、ALD、PECVD、RPCVD、MOCVD、溅射、镀、其他合适的方法、或它们的组合的各种沉积技术形成金属栅极层102g。用于金属栅极层102g的提议的材料是金属合金，该金属合金至少包括合金组分硅(Si)。在实施例中，金属合金进一步具有合金组分铜(Cu)和铝(Al)，即Al-Si-Cu。具体地说，金属合金中的硅的百分比至少为约0.2％，并且金属合金中铜的百分比至少为约0.5％。因此，在实施例中金属合金中的铝的百分比是约99.3％。应该指出的是，这些合金组分的上述百分比不是本发明的限制。上述的合金组分中的百分比可以根据设计者或制造商的实际需求而改变。例如，在实施例中，金属合金中的硅的百分比可以为从0.2％至6％。在另一实施例中，金属合金中的硅的百分比可以为从6％至12％。在另一实施例中，金属合金中的硅的百分比可以为从12％至18％。
此外，术语“合金”应该理解为涵盖包括金属组分硅、铜和铝的金属的所有形式。例如，掺杂有硅元素和铜元素的铝是提议的金属合金的一种形式。具有掺杂有硅元素的合金组分铝和铜的金属合金是提议的金属合金的另一种形式。
在实施例中，阻挡层102e配置为防止或减少金属栅极层102g的金属合金渗透到功函数层102d。润湿层102f配置为在润湿层102f和金属栅极层102g之间提供期望的界面质量。
值得注意的是，用于金属栅极层102g的提议的材料的一种是具有合金组分硅的铝合金。具有合金组分硅的铝合金的耐腐蚀性高于具有合金组分铜的铝合金的耐腐蚀性并且也高于纯铝的耐腐蚀性。图2是根据一些实施例的示出Na2SO4溶液中的纯铝(即，Al)、具有合金组分铜的铝合金(即，Al+Cu)和具有合金组分硅的铝合金(即，Al+Si)的腐蚀行为(即，曲线202，204和206)的图。曲线202，204和206表现出塔菲尔式的行为。X轴代表负电位(-V)和Y轴代表以对数标度(-log(J))的负电流密度。如图2所示，对应于Al+Si(即，206)的电流密度比对应于Al+Cu(即，204)的电流密度更稳定，而Al+Cu(即，204)的电流密度比Al(即，202)的电流密度更稳定。因此，与Al+Cu和Al相比，Al+Si是最贵金属。
此外，图3是根据一些实施例的示出Na2SO4溶液中的Al、Al+Cu和Al+Si的复阻抗曲线(即，曲线302、304和306)的图。X轴代表复阻抗的实部(即，Zre)和Y轴表示复阻抗的负虚部(即，-Zim)。如图3所示，对应于Al+Si(即，306)的复阻抗比Al+Cu(即，304)的复阻抗更大，而Al+Cu(即，304)的复阻抗比Al(即，302)的复阻抗更大。因此，与Al+Cu和Al的耐腐蚀性相比，Al+Si具有最大的耐腐蚀性。具有硅的金属合金的耐腐蚀性高于不具有硅的金属合金的耐腐蚀性。
此外，图4是根据一些实施例的示出的纯Al和具有不同重量Si的Al合金的电离行为。Y轴代表电离电位(V)和X轴代表以线性标度的电流密度(J)。曲线402表示纯Al的电离行为。曲线404代表具有6％的Si的Al合金(即，Al+6％Si)的电离行为。曲线406代表具有12％的Si的Al合金(即，Al+12％Si)的电离行为。曲线408代表具有18％的Si的Al合金(即，Al+18％Si)的电离行为。如图4所示，引起Al+6％Si产生阶跃电流(即，电离)的电离电位大于纯Al的电离电位。引起Al+12％Si产生阶跃电流的电离电位大于Al+6％Si的电离电位。引起Al+18％Si产生阶跃电流的电离电位大于Al+12％Si的电离电位。因此，当更多重量的Si合金在Al中时，Al合金表现出更贵或更稳定的特性。
因此，当将当前的金属合金(例如，Al-Si-Cu)作为金属栅极层102g的填充材料时，金属栅极层102g在半导体器件100的接触件形成工艺期间对硫酸盐溶液具有高耐腐蚀性。图5是根据一些实施例的半导体器件500的截面图。半导体器件500包括栅极堆叠件502、S/D区504(或突起的S/D区)、衬底506、ILD 508、接触蚀刻停止层(CESL)510、等离子体增强的氧化物层(PEOX)512和接触开口514。栅极堆叠件502在衬底506上方并且由ILD 508围绕。S/D区504位于栅极堆叠件502旁边。CESL 510设置在ILD 508和栅极堆叠件502上方。CESL 510可以由氮化硅(SiN)的材料形成。PEOX512设置在CESL 510上方。接触开口514是暴露S/D区504的开口。接触件(未在图5中示出)将形成在接触开口514中。
栅极堆叠件502包括间隔件502a、金属栅极层502b和硬掩模502c。金属栅极层502b是位于间隔件502a中。与图1中的金属栅极层102g相同，金属栅极层502b是至少包括合金组分硅(Si)的金属合金。在实施例中，该金属合金还具有合金组分铜(Cu)和铝(Al)，即，Al-Si-Cu。硬掩模502c设置在金属栅极层502b上方。值得注意的是，省略了间隔件502a和金属栅极层502b之间的其他功能层以便简要。
接触开口514穿过PEOX512、CESL 510和ILD508以到达S/D区504。为了形成接触开口514，可以对半导体器件500进行蚀刻工艺。在蚀刻工艺过程中，蚀刻剂用于去除接触开口514周围的材料。被去除的材料可能是含碳聚合物。更具体地说，蚀刻剂布置成流入接触件内以去除含碳聚合物。蚀刻剂可以是硫酸盐溶液。如图5所示，金属栅极层502b和接触开口514仅仅通过ILD 508和间隔件502a分离，蚀刻剂可以穿透ILD 508和间隔件502a到达金属栅极层502b。在实施例中，金属栅极层502b是由具有合金组分Si和Cu的铝合金形成的，因此金属栅极层502b对蚀刻剂具有高耐腐蚀性，即使当蚀刻剂在蚀刻工艺期间到达金属栅极层502b时。结果，金属栅极层502b可以在形成接触开口514之后保持完整。改善了金属栅极损失问题。
图6是根据一些实施例的半导体器件600截面图。与图5中的半导体器件500相比，图6还包括接触件602。接触件602形成在接触开口514中以连接至S/D区504。接触件602的材料可以是硅化物材料，诸如硅化镍(NiSi)、铂镍硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi))、硅化钴(CoSi)、其他合适的导电材料和/或它们的组合。可以通过CVD、PVD、ALD、电镀、化学镀和外延沉积形成接触件602。
此外，通过使用提议的金属合金(例如，Al-Si-Cu)作为金属栅极层102g的填充材料，金属栅极层102g也在栅极堆叠件102的化学机械抛光或平坦化(CMP)工艺期间获得更大的优势。图7是根据一些实施例的示出制造半导体器件100的方法700的流程图。图8至图17是根据一些实施例的示出在半导体器件100的制造中的各阶段的图。具体来说，图8是根据一些实施例的在制造期间的形成在衬底101上的伪栅极802的截面图。图9是根据一些实施例的在制造期间的暴露的伪栅极802的截面图。图10是根据一些实施例的在制造期间的金属栅极凹槽1002的截面图。图11是根据一些实施例的在制造期间的栅极介电层1102的截面图。图12是根据一些实施例的在制造期间的覆盖层1202的截面图。图13是根据一些实施例的在制造期间的功函数层1302的截面图。图14是根据一些实施例的在制造期间的阻挡层1402的截面图。图15是根据一些实施例的在制造期间的润湿层1502的截面图。图16是根据一些实施例的在制造期间的金属栅极层1602的截面图。该方法是一种简化的半导体工艺。因此，其他步骤或操作可以被合并到该工艺中。
参考图7和图8，在操作701中，提供衬底101，和在衬底101中形成第一S/D区101c、第二S/D区101d、第一STI区101a和第二STI区101b。然后，在衬底101上形成伪栅极802和间隔件102a。在伪栅极802的侧壁上形成间隔件102a。然后，形成ILD 103以覆盖伪栅极802。
形成间隔件102a的材料包括但不限于氮化硅、氧化硅、氮氧化硅或其组合。在一些实施例中，间隔件102a是由热壁，低压化学汽相沉积(LPCVD)操作形成的氮化硅膜。
在实施例中，在伪栅极802和沟道区101e之间形成中间层804。当去除或蚀刻伪栅极802时，中间层804是下面的衬底101的保护层。如果中间层804是热生长的电介质，则中间层804将仅形成在衬底101的暴露表面上。
参考图7和图9，在操作702中，在形成ILD103之后，实施诸如化学机械抛光(CMP)操作的平坦化操作。实施平坦化操作以去除位于伪栅极802的顶面上方的多余的ILD 103，直到伪栅极802从ILD 103暴露出来，即，如图9所示的暴露的伪栅极902。
参考图7和图10，在操作703中，通过去除伪栅极802形成金属栅极凹槽1002。在实施例中，由多晶硅形成伪栅极802。可以通过利用包括四甲基氢氧化铵和水的湿蚀刻剂去除多晶硅伪栅极802。
在一个实施例中，湿蚀刻剂液包括约10％至35％体积的四甲基氢氧化铵。在蚀刻期间，将四甲基氢氧化铵溶液加热到60摄氏度至95摄氏度之间的温度。在蚀刻工艺期间，应用诸如超声波或兆声波能量的声波能量。声波能量为蚀刻剂提供搅拌，这使得蚀刻残留物从改变的伪栅极802去除并且允许新蚀刻剂进入到沟槽内以蚀刻伪栅极802。
在实施例中，用于伪栅极802的蚀刻剂对中间层804具有选择性，从而中间层804用作蚀刻剂的蚀刻停止层。因此，金属栅极凹槽1002的下面的沟道区804受到保护以免受蚀刻剂的影响。
在去除伪栅极802之后，去除中间层804。在实施例中，中间层804是氧化物并且可以被包括水性氢氟酸的蚀刻剂去除。在实施例中，使用具有1-2％体积的HF的蚀刻剂溶液。
参考图7和图11，在操作704中，以共形的方式在金属栅极凹槽1002内以及在ILD103的顶部上形成栅极介电层1102。在实施例中，栅极介电层1102是高k介电层，并且邻近衬底101的沟道区101e直接地形成高k介电层。
在实施例中，栅极介电层1102是沉积的电介质。沉积的电介质可以是金属氧化物电介质，诸如氧化钽(Ta2O5)和氧化钛(TiO2)、氧化钽、氧化铪、氧化锆、氧化铝、氧化镧、氧化镧铝和其硅酸盐或其他高k电介质。可以通过但不限于化学汽相沉积(CVD)或原子层沉积(ALD)来形成高k介电膜。
参考图7和图12，在操作705中，在栅极介电层1102上并且在金属栅极凹槽1002中形成覆盖层1202。如在以上段落中所描述的，覆盖层1202用作阻挡件以保护栅极介电层1102，并且覆盖层1202可以通过各种半导体沉积技术形成。
在一些实施例中，覆盖层1202可以包括复合膜堆叠件。例如，复合膜堆叠件可以由任意的两个金属碳氮化物层TiN和TaN制成。
参考图7和图13，在操作706中，在覆盖层1202上和在金属栅极凹槽1002中形成功函数层1302。可以应用图案化技术以形成功函数层1302。功函数层1302决定晶体管的类型，即，NFET或者PFET。如上述段落中所描述的，可以通过原子层沉积、物理汽相沉积、化学汽相沉积、溅射、或其他合适的操作形成功函数层1302。
在一些实施例中，通过ALD操作在功函数层1302内掺杂铝原子。在形成功函数层1302之后实施铝离子注入操作以调整形成FET的阈值电压。
参考图7和图14，在操作707中，在功函数层1302上和在金属栅极凹槽1002中形成阻挡层1402。可以通过诸如PVD、CVD、ALD、PECVD、RPCVD、MOCVD、溅射、镀、其他合适的方法、或它们的组合的各种沉积技术形成阻挡层1402。
参考图7和图15，在操作708中，在阻挡层1402上和在金属栅极凹槽1002中形成润湿层1502。可以通过诸如PVD、CVD、ALD、PECVD、RPCVD、MOCVD、溅射、镀、其他合适的方法、或它们的组合的各种沉积技术形成润湿层1502。
参考图7和图16，在操作709中，在润湿层1502上和在金属栅极凹槽1002中形成金属栅极层1602。金属栅极层1602的填充材料是提议的金属合金(例如，Al-Si-Cu)。在实施例中，填充材料过填充金属栅极凹槽1002以完全填充金属栅极凹槽1002。可以通过诸如PVD、CVD、ALD、PECVD、RPCVD、MOCVD、溅射、镀、其他合适的方法、或它们的组合各种沉积技术形成金属栅极层1602。
在一个实施例中，通过在润湿层1502上溅射Al-Si-Cu靶形成金属栅极层1602。值得注意的是，Al-Si-Cu靶的浓度可以与当前的金属合金的合金组分的百分比不同。
在另一个实施例中，首先在润湿层1502上方设置具有合金组分铝和铜的金属合金。然后，通过将硅掺杂至具有合金组分铝和铜的金属合金内来形成金属栅极层1602。
在另一个实施例中，首先将铝设置在润湿层1502上方。然后，通过将硅和铜掺杂至铝内来形成金属栅极层1602。
参考图7和图1，在操作710中，在金属栅极层1602上实施CMP操作或/和蚀刻操作以去除金属栅极层1602的过量的栅极填充金属。在实施例中，也从ILD 103的顶面去除栅极介电层1102、覆盖层1202、功函数层1302、阻挡层1402、和润湿层1502。如上文段落中提到的，具有Al-Si-Cu的金属合金的金属栅极层1602对蚀刻剂具有高耐腐蚀性，因此金属栅极层1602不被操作710中使用的蚀刻剂、酸或硫酸溶液过蚀刻。因此，如图1所示，在CMP操作和/或蚀刻操作之后，ILD103、栅极介电层102b、覆盖层102c、功函数层102d、阻挡层102e、润湿层102f、和金属栅极层102g的上表面是平坦和平滑的，并且在金属栅极层102g的上表面上没有形成回蚀刻沟槽。
简要地，通过使用具有合金组分硅和铜的铝合金作为金属栅极层102g的填充金属，金属栅极层102g在半导体器件100的制造工艺期间对蚀刻剂、酸或硫酸溶液具有高耐腐蚀性。因此，解决了金属栅极缺失/缺损问题。
此外，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。
因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
在一些实施例中，一种半导体器件包括：衬底，位于衬底上的第一和第二源极/漏极区和栅极堆叠件。第一和第二源极/漏极区设置在衬底上。栅极堆叠件设置在衬底上方以覆盖第一和第二S/D区之间的沟道区。栅极堆叠件包括：栅极介电层和金属合金。栅极介电层设置在衬底上方。金属合金设置在栅极介电层上并且配置为作为栅极堆叠件中的填充层；其中，金属合金具有对应于蚀刻剂的第一耐腐蚀性，蚀刻剂设计为用于去除含碳聚合物。
在一些实施例中，一种半导体器件包括：衬底，位于衬底上的第一和第二源极/漏极区和栅极堆叠件。第一和第二源极/漏极区设置在衬底上。栅极堆叠件设置在衬底上方以覆盖第一和第二S/D区之间的沟道区。栅极堆叠件包括栅极介电层和金属栅极层。栅极介电层设置在衬底上方。金属栅极层设置在栅极介电层上，并且金属栅极层包括具有硅组分的填充金属。
在一些实施例中，一种用于制造半导体器件的方法，包括：提供衬底；在衬底上形成第一和第二源极/漏极(S/D)区；以及在衬底上方形成栅极堆叠件以覆盖第一和第二S/D区之间的沟道区，在衬底上方形成栅极堆叠件以覆盖第一和第二S/D区之间的沟道区包括：在衬底上方形成栅极介电层；和在栅极介电层上形成将作为栅极堆叠件中的填充层的金属合金；其中，金属合金具有对应于蚀刻剂的第一耐腐蚀性，蚀刻剂设计为用于去除含碳聚合物。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
第一源极/漏极(S/D)区和第二源极/漏极(S/D)区，位于所述衬底上；以及
栅极堆叠件，设置在所述衬底上方以覆盖所述第一S/D区和所述第二S/D区之间的沟道区，所述栅极堆叠件包括：
栅极介电层，设置在所述衬底上方；和
金属合金，设置在所述栅极介电层上并且配置为作为所述栅极堆叠件中的填充层；
其中，所述金属合金具有对应于蚀刻剂的第一耐腐蚀性，所述蚀刻剂设计为用于去除含碳聚合物。
2.根据权利要求1所述的半导体器件，其中，所述金属合金包括至少约0.2％的硅的百分比。
3.根据权利要求2所述的半导体器件，其中，所述第一耐腐蚀性大于不具有硅的金属合金的第二耐腐蚀性。
4.根据权利要求2所述的半导体器件，其中，所述金属合金还包括至少约0.5％的铜的百分比。
5.根据权利要求1所述的半导体器件，其中，所述金属合金包括第一合金组分硅、第二合金组分铜和第三合金组分铝。
6.根据权利要求1所述的半导体器件，其中，所述栅极介电层围绕所述金属合金。
7.根据权利要求1所述的半导体器件，其中，所述栅极堆叠件还包括：
功函数层，设置在所述栅极介电层上方；
阻挡层，设置在所述功函数层上方；以及
润湿层，设置在所述阻挡层上方；
其中，所述金属合金设置在所述润湿层上方。
8.一种半导体器件，包括：
衬底；
第一源极/漏极(S/D)区和第二源极/漏极(S/D)区，位于所述衬底上；以及
栅极堆叠件，设置在所述衬底上方以覆盖所述第一S/D区和所述第二S/D区之间的沟道区，所述栅极堆叠件包括：
栅极介电层，设置在所述衬底上方；和
金属栅极层，设置在所述栅极介电层上，所述金属栅极层包括具有硅组分的填充金属。
9.根据权利要求8所述的半导体器件，其中，所述填充金属中的硅组分的百分比为至少约0.2％。
10.一种用于制造半导体器件的方法，包括：
提供衬底；
在所述衬底上形成第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；以及
在所述衬底上方形成栅极堆叠件以覆盖所述第一S/D区和所述第二S/D区之间的沟道区，包括：
在所述衬底上方形成栅极介电层；以及
在所述栅极介电层上形成将作为所述栅极堆叠件中的填充层的金属合金；
其中，所述金属合金具有对应于蚀刻剂的第一耐腐蚀性，所述蚀刻剂设计为用于去除含碳聚合物。
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