TWI416667B - 半導體元件及其製造方法 - Google Patents

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Description

半導體元件及其製造方法
本發明係有關於一種電子元件，特別是有關於一種半導體積體電路。
半導體積體電路工業經歷快速的成長，積體電路在材料技術和設計方面已經演進數個世代，其中每個世代均較前一個世代微縮且電路更複雜。然而，上述的演進係增加積體電路製程和製造上的困難度，因此，為了繼續演進，需要在製程和製造技術上有更進一步的發展。
在積體電路演進的過程中，功能密度(例如單位晶片面積的內連線元件密度)一般來說係增加，而幾何尺寸(例如製程所能製作出來最小的單元或線)係減小。此微縮製程一般具有增加製作效率和減低相關成本等好處，此外微縮製程尚產生相對較高的能量消耗，而其可以藉由使用低耗能元件(例如互補式金氧半導體CMOS元件)解決。互補式金氧半導體元件一般係形成有閘極氧化層和多晶矽閘電極。業界需要將閘極氧化層和多晶矽閘電極以高介電常數介電層和金屬閘電極取代，以在特徵尺寸持續的減小時，改進元件效能。然而，N型金氧半導體元件(NMOS)和P型金氧半導體元件(PMOS)在其對應的閘極結構需要不同的功能函數。
本發明一實施例在較大範圍之形式提供一種半導體元件之製造方法。提供一半導體基底，具有一第一區和一第二區，形成一高介電常數介電層於半導體基底上方，形成一蓋層於第一區之高介電常數介電層上方，形成一第一金屬層於第一區之蓋層上方和第二區之高介電常數介電層上方，形成一第一閘極堆疊於第一區中，和一第二閘極堆疊於第二區中，在第二閘極堆疊之第一金屬層上進行一處理製程時，保護第一閘極堆疊之第一金屬層，及形成一第二金屬層於第一閘極堆疊之第一金屬層上方和第二閘極堆疊之處理過的第一金屬層上方。
本發明另一實施例在較大範圍之形式提供一種半導體元件。半導體元件包括一半導體基底，一形成於半導體基底中之第一電晶體和一形成於半導體基底中之第二電晶體。第一電晶體具有一閘極結構，包括一形成於半導體基底上方之高介電常數介電層，一形成於高介電常數介電層上方之蓋層，一形成於蓋層上方之未處理之第一金屬層及一形成於未處理之第一金屬層上方之第二金屬層。第二電晶體具有一閘極結構，包括一形成於半導體基底上方之高介電常數介電層，一形成於高介電常數介電層上方之處理過之第一金屬層，及一形成於處理過之第一金屬層上方之第二金屬層。
本發明又另一實施例在較大範圍之形式提供一種半導體元件之製造方法。提供一半導體基底，具有一第一區和一第二區，形成一高介電常數介電層於半導體基底上方，形成一蓋層於第一區之高介電常數介電層上方，形成一第一金屬層於第一區之蓋層上方和第二區之高介電常數介電層上方，第一金屬層具有第一功函數，形成一第一閘極堆疊於第一區中，和一第二閘極堆疊於第二區中，形成一第二金屬層於第二閘極堆疊之第一金屬層上方，第二金屬層具有第二功函數，及形成一第三金屬層於第一閘極堆疊之第一金屬層上方和第二閘極堆疊之第二金屬層上方。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
以下係描述本發明之各種實施例或範例，以描述本發明之各種不同的特徵，以下描述係揭示本發明之技術特徵，但不用以限定本發明，並且以下描述於第一特徵上形成第二特徵可包括第一特徵和第二特徵直接接觸的實施例，或包括第一特徵和第二特徵間形成有額外特徵(第一特徵和第二特徵係不直接接觸)的實施例，為簡潔和清楚，各種特徵可以不同的比例描繪。
請參照第1圖，其揭示本發明一實施例包括雙金屬閘極結構之半導體元件的製造方法100，另外，請參照第2A圖至2I圖，其揭示第1圖方法100在不同階段半導體元件300的剖面圖。為更了解本發明步驟，第2A圖至2I圖係簡化至分別著重NMOS元件和PMOS元件之雙金屬閘極結構的形成。舉例來說，半導體元件300可包括以下沒有揭示的圖樣：輕摻雜汲極(LDD)區、間隙壁、源極/汲極區、矽化物區、接觸蝕刻停止層和其它適合之圖樣。此外，可理解的是，本發明之部份半導體元件300可以一般的CMOS製程流程製作，因此在以下僅簡要的描述一些製程。
半導體元件300可以包括閘極最初製程和閘極最後製程之混合製程製作。在閘極最初製程中，可先形成金屬閘極結構，且接著可利用CMOS製程製作最後的元件。在閘極最後製程中，可首先形成虛設(dummy)多晶矽閘極結構且後續可進行一般的CMOS製程，直到沉積一層間介電層，接著可移除虛設多晶矽閘極結構，將其以金屬閘極結構取代。在此混合製程中，可先形成元件之一種型態的金屬閘極結構，如以下所述，可再形成另一種型態的金屬閘極結構。舉例來說，可先形成NMOS元件之N型金屬，再形成PMOS元件之P型金屬。
方法100首先進行方塊110的步驟，提供一半導體基底，基底包括一第一區和一第二區，在第2A圖中，半導體元件300可包括例如矽基底之半導體基底302，此外，基底302也可包括鍺化矽、砷化鎵或其它適合的半導體材料。基底302可更包括其它圖樣，例如各種摻雜區，如P井、N井、埋藏層或磊晶層，另外，基底可包括例如絕緣層上有矽(SOI)之半導體層上有絕緣層之結構。在其它實施例中，半導體基底302可包括一摻雜磊晶層、梯度(gradient)半導體層及/或可包括一半導體層位於另一型態之半導體層上，例如矽層位於矽鍺層上。在另一範例中，化合物半導體結構可包括一多層矽結構或矽基底可包括多層化合物半導體結構。
半導體元件300可更包括形成於基底302中例如淺溝槽隔離圖樣之隔離結構304，以隔離基底中之主動區306和308，隔離結構可以下述材料形成：氧化矽、氮化矽、氮氧化矽、摻氟玻璃(FSG)及/或此技術領域中已知的低介電常數材料。主動區306可配置成為NMOS元件，而主動區308可配置成成為PMOS元件。
半導體元件300可更包括形成於基底302上之中間層，中間層可包括氧化矽層(例如熱氧化層或化學沉積氧化層)，其厚度可介於5埃~10埃。方法100接著進行方塊120所示的步驟，在基底上形成高介電常數介電層，半導體元件300可更包括形成於中間層上的高介電常數介電層312，其中高介電常數介電層312可以原子層沉積法(ALD)或其它適合的技術形成。高介電常數介電層312之厚度可以為10埃~30埃，高介電常數介電層312可包括氧化鉿(HfO2 )。另外，高介電常數介電層312可選擇性地包括以下高介電常數材料：矽氧化鉿(HfSiO)、氮氧化鉿矽(HfSiON)、鉭氧化鉿(HfTaO)、鈦氧化鉿(HfTiO)、鋯氧化鉿(HfZrO)和上述之組合。
方法100接著進行方塊130所示的步驟，於第一區的高介電常數介電層上形成一蓋層。半導體元件300可更包括一蓋層，以調整金屬層之功函數，適當地作為NMOS電晶體元件306或PMOS電晶體元件308。舉例來說，例如氧化鑭(LaOx )之蓋層314可形成於NMOS元件306上。蓋層314之厚度可以為3埃~20埃。蓋層314之形成方式可以為：沉積一蓋層於基底302上，使用光阻圖形化蓋層，以移除PMOS元件308上之部份。值得注意的是，蓋層314包括高熱預算(thermal budget)，以承受後續製程。另外，一例如氧化鋁(Al2 O3 )之蓋層(未繪示)可選擇性地形成於高介電常數介電層下之PMOS區308中。
方法100接著進行方塊140所示的步驟，形成第一金屬層於第一區之蓋層上和第二區之高介電常數介電層上。在第2B圖中，半導體元件300可更包括NMOS元件306中形成於蓋層314上方和PMOS元件中形成於高介電常數介電層312上方之金屬層316。金屬層316可包括N型功函數金屬(N型金屬)，舉例來說，金屬層316可包括厚度介於10埃~200埃氮化鈦。金屬層316可以各種的沉積技術形成，例如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、電鍍或其它適合的技術。另外，金屬層316也可選擇性的包括碳化鉭、氮化鉭或其它適合的金屬。
方法100接著進行方塊150所示的步驟，於第一金屬層上形成多晶矽層。在第2C圖中，半導體元件300可更包括以適當的沉積製程形成於N型金屬層316上方之多晶矽層(或多晶層)318。多晶層318之厚度可以約為400~800埃。值得注意的是，金屬層316有助於減少後續製程多晶層318和高介電常數介電層312間之費米能階釘札(fermi level pinning)效應。半導體元件300可更包括一形成於多晶層318上之硬式罩幕層320(例如氮化矽或氮氧化矽)，硬式罩幕層320的厚度可以為100埃~400埃。另外，半導體元件300可包括抗反射塗佈層或底部抗反射塗佈層，以改善圖形化光阻層之微影製程。舉例來說，圖形化光阻層可形成於硬式罩幕層320上，且於NMOS元件306上包括一圖案321，於PMOS元件308上包括一圖案322，上述圖案可321、322用來經由乾式或濕式蝕刻製程圖形化硬式罩幕層320。
方法100接著進行方塊160所示的步驟，於第一區形成第一閘極堆疊，於第二區形成第二閘極堆疊。在第2D圖中，圖形化硬式罩幕層可用來經由乾式蝕刻製程、濕式蝕刻製程或上述之組合於NMOS元件306形成閘極堆疊331，且於PMOS元件308形成閘極堆疊332。閘極堆疊331可包括一高介電常數介電層312n、一蓋層314n、一N型金屬層316n和一多晶矽層318n。閘極堆疊332可包括一中間層、一高介電常數介電層312p、一N型金屬層316p和一多晶矽層318p。可了解的是，半導體元件300可繼續進行CMOS元件製程，以形成各種結構，例如輕摻雜汲極(LDD)區、位於閘極堆疊側壁上之間隙壁、源極/汲極區等，直到沉積層間介電層。後續，可於閘極最後製程進行化學機械研磨(CMP)製程，以分別暴露閘極堆疊331、332之多晶層318n、318p。另外，可進行回蝕刻製程，暴露多晶層318n、318p。
方法100接著進行方塊170所示的步驟，多晶層可自第二閘極堆疊移除，且部份之多晶層可自第一閘極堆疊移除。在第2E圖中，可進行N/P圖形化製程，以部份移除PMOS元件308之多晶層318p。舉例來說，可進行N/P微影圖形化製程(PMOS之N/P圖形化)，以光阻保護NMOS元件306。微影製程可包括旋轉塗佈、軟烤、曝光、預烤、顯影、沖洗、乾燥和其它適合的製程。另外，可採用以下方式進行N/P圖形化製程：沈浸微影、電子束微影或其它適合的製程。可以乾式蝕刻、濕式蝕刻或其它適合的製程部份移除PMOS元件308中的多晶層318p。在部份移除PMOS元件308中的多晶層318p後，可以移除或進行灰化製程剝除光阻。
在第2F圖中，可以濕蝕刻製程移除PMOS元件308中多晶層318p剩下之部份和NMOS元件306中部份的多晶層318n，濕蝕刻製程可具有高選擇性，因此製程可停止在PMOS元件308中的N型金屬層316p。值得注意的是，PMOS元件308中的N型金屬層316p可用作蝕刻阻障層，因此，NMOS元件306中多晶層338n的部份可遺留在N型金屬層316n上。值得注意的是，可另外進行上述第2E圖至第2F圖討論之製程，其係藉由完全移除PMOS元件308側的多晶層318p，而不是部份地移除多晶層318p，且之後進行乾式或濕式蝕刻製程，選擇性的移除部份NMOS元件306側的多晶層318n。
方法100接著進行方塊180所示的步驟，於第二元件之第一金屬層上進行一處理製程。在第2G圖中，可於PMOS元件308之N型金屬層316p上進行處理製程340。NMOS元件306中剩餘的部份多晶層338n可保護其下的N型金屬層316n，避免該層進行處理製程340。處理製程340可包括氧退火製程或電漿處理製程。處理製程之溫度可小於500℃，壓力可介於2atm~10atm之間，溫度的設定要不損害半導體元件之其它結構，例如矽化物結構。另外，電漿處理製程可包括室溫下的CF4 或SF6 。於PMOS元件308之N型金屬層316p的處理製程340可將金屬層316p之功函數調整為P型功函數金屬(例如PMOS Vt/功函數工程)。
方法100接著進行方塊190所示的步驟，第二金屬層可沉積於第一區之部份移除的多晶層上方和第二區之處理之第一金屬層上方。在第2H圖中，可沉積各種的金屬層以於PMOS元件308中形成P型金屬，且用以完成閘極結構。舉例來說，一金屬層350可形成於NMOS元件306中剩餘的多晶層338n上，和PMOS元件304中處理之金屬層316p上。金屬層350可包括厚度為20埃~100埃之WN或TiN。金屬層350可藉由化學氣相沉積製程、原子層沉積製程、向上堆積物理氣相沉積製程(bottom-up PVD)或其它適合的方法形成。一例如鈦之阻障金屬層352可形成於金屬層350上。金屬層352之厚度可以為20埃~200埃，金屬層352可藉由化學氣相沉積製程、原子層沉積、製程向上堆積物理氣相沉積製程(bottom-up PVD)或其它適合的方法形成。一例如鋁、銅、鎢或其它適合之材料的填充金屬層354可藉由化學氣相沉積製程、原子層沉積、製程向上堆積物理氣相沉積製程或其它適合的方法形成於金屬層上。金屬層354之厚度可以為1000埃~8000埃。
可於金屬層350、352、354上進行化學機械研磨製程，平坦化NMOS元件306和PMOS元件308之閘極結構。化學機械研磨製程可具有高的選擇性，以使閘極和層間介電層具有大體上平坦的表面。化學機械研磨製程亦可具有低的淺碟效應(dishing effect)及/或金屬腐蝕(metal erosion effect)。第2I圖係揭示NMOS元件306和PMOS元件308之雙金屬閘極結構331、332。NMOS元件306之閘極結構331可包括高介電常數介電層312n、蓋層(LaOx )314n、第一金屬層(TiN)316n、多晶層338n、第二金屬層(WN或TiN)350、金屬阻障層(Ti)352和填充金屬層(Al)354。PMOS元件308之閘極結構332可包括高介電常數介電層312p(LaOx 之蓋層係移除)、第一金屬層(TiN)316p、第二金屬層(WN或TiN)350、金屬阻障層(Ti)352和填充金屬層(Al)354。值得注意的是，半導體元件可進一步進行CMOS製程，形成各種圖樣，例如接觸/插塞、內連接金屬層、內連接介電層、保護層等。
值得注意的是，多晶層338n剩餘之部份係遺留在NMOS元件304中。在第2C圖中可於多晶層318上進行預閘極摻雜製程(例如N+摻雜製程)，以降低NMOS元件306之最終閘極結構之剩餘多晶層338n的電阻。在另一實施例中，可進行第二自對準矽化(salicidation)製程，以降低P型金屬沉積和化學機械研磨製程後剩餘多晶層338n之電阻。另外，在一些其它的實施例中，在第2H圖討論之處理製程後340和在沉積各種P型金屬層之前，可完全移除剩餘的多晶層。然而，NMOS元件306中的N型金屬層316n可具有較大的厚度，以有效阻擋NMOS元件中其上各種金屬層，避免改變功函數。
此外，在另一實施例中，NMOS元件306和PMOS元件308之虛設多晶層318n、318p可分別藉由濕蝕刻或其它適合的製程自閘極堆疊移除。一犧牲氧化插塞可形成於溝槽(藉由移除虛設多晶層所形成的)中。接著，可進行N/P圖形化製程以保護NMOS元件306中的溝槽，且暴露PMOS元件308中的溝槽。可進行一乾蝕刻製程以移除PMOS元件308中的氧化插塞，後續可於PMOS元件308中的N型金屬層進行第2G圖之處理製程340(PMOS之Vt/功函數的工程)，NMOS元件306中的犧牲氧化插塞可在處理製程340中保護N型金屬層316p。在處理製程後，可移除犧牲氧化插塞，並且如第2H圖所討論的，NMOS元件306和PMOS元件308的溝槽可沉積第二金屬。
請參照第3圖，其揭示本發明另一方法400製造一對於NMOS元件和PMOS元件分別有雙閘極結構之半導體元件的流程圖。請參照第4A圖~第4G圖，其揭示第3圖方法在不同階段半導體元件500的剖面圖，半導體元件500係類似於第2圖之半導體元件300，因此，為了簡潔和清楚，第2圖和第4圖相類似的圖樣係採用相同的標號，另外，除了以下所討論的，方法400係和第1圖的方法100相類似。
在第4A圖中，方法400以方塊410作為開始，提供一半導體基底，其具有一第一區和一第二區(類似於第1圖之方塊110)。方法400接著進行方塊420所示的步驟，將高介電常數介電層形成於半導體基底上方(類似於第1圖之方塊120)。方法400接著進行方塊430所示的步驟，將一蓋層形成於高介電常數介電層之第一區上方(類似於第1圖之方塊130)。方法400接著進行方塊440所示的步驟，形成第一金屬層於蓋層之第一區上方和高介電常數介電層之第二區上方(類似於第1圖之方塊140)。第一金屬層可包括一薄N型金屬層，例如厚度約為20埃之氮化鈦。方法400接著進行方塊450所示的步驟，形成一多晶矽層於第一金屬層上方(類似於第1圖之方塊150)。方法400接著進行方塊460所示的步驟，形成第一閘極堆疊於第一區上方，形成第二閘極堆疊於第二區上方(類似於第1圖之方塊160)。
方法400接著進行方塊470所示的步驟，從第一閘極堆疊和第二閘極堆疊移除多晶層。在第4B圖中，分別藉由乾蝕刻製程、濕蝕刻製程或乾蝕刻製程與濕蝕刻製程之結合移除NMOS元件306和PMOS元件308之多晶層318n、318p，因此，NMOS元件306之閘極堆疊331和PMOS元件308之閘極堆疊332會分別產生溝槽502n、502p。方法400接著進行方塊480所示的步驟，將第二金屬層形成於第二閘極堆疊之第一金屬層上方。在第4C圖中，藉由化學氣相沉積製程、原子層沉積製程、向上堆積物理氣相沉積製程(bottom-up PVD)或其它適合的方法沉積一P型功函數金屬510，P型金屬510可分別填入閘極堆疊331、332之溝槽502n、502p中。在第4D圖和第4E圖，可藉由乾蝕刻製程、濕蝕刻製程或乾蝕刻製程與濕蝕刻製程之結合，選擇性的移除NMOS元件306之閘極堆疊331之溝槽502n中的P型金屬510，舉例來說，可進行一圖案化製程，以使用一光阻保護PMOS元件308，其微影製程可包括旋轉塗佈、軟烤、曝光、預烤、顯影、沖洗、乾燥和其它適合的製程。之後移除溝槽502n中未被保護之P型金屬510。因此，溝槽502n中之P型金屬510係未被蝕刻。
方法400接著進行方塊490所示的步驟，將第三金屬層形成於第一閘極堆疊之第一金屬層上方和第二閘極堆疊之第二金屬層上方。在一些實施例中，第三金屬層可包括低功函數之金屬。在第4F圖中，NMOS元件306之閘極堆疊331和PMOS元件308之閘極堆疊之溝槽502n、502p中剩餘的部份係分別以金屬作為結束，舉例來說，一例如鈦之阻障金屬層520可形成於NMOS元件306之N型金屬層316n上方和PMOS元件308之P型金屬510上方。後續，形成一例如鋁之填充金屬層530於阻障金屬層520上方。金屬層520、530可類似於第2H圖之金屬層352、354。於金屬層520、530上進行一CMP製程，以平坦化NMOS元件306和PMOS元件308之閘極堆疊。CMP製程可具有高的選擇性，以使閘極和層間介電層(ILD)大體上形成平坦的表面。化學機械研磨製程亦可具有低的淺碟效應(dishing effect)及/或金屬腐蝕(metal erosion effect)。
請參照第4G圖，其揭示NMOS元件306和PMOS元件308之雙金屬閘極結構331、332的剖面圖。NMOS元件306之閘極結構331可包括高介電常數介電層312n、蓋層(LaOx )314n、第一金屬層(TiN)316n、多晶層338n、金屬阻障層(Ti)520和填充金屬層(Al)530。PMOS元件308之閘極結構332可包括高介電常數介電層312p(蓋層LaOx 係移除)、第一金屬層(TiN)316p、第二金屬層(WN或TiN)510、金屬阻障層(Ti)520和填充金屬層(Al)530。值得注意的是，PMOS元件308中P型金屬層510的厚度可足夠厚，以調整閘極堆疊之有效功函數，使其表現為PMOS元件。另外，NMOS元件之蓋層(LaOx )314n可調整閘極堆疊之有效功函數，使其表現為NMOS元件306。此外，可使用薄N型金屬層(TiN)316n、316p減少閘極最初製程之多晶層318和高介電常數介電層312間的費米能階釘札(fermi level pinning，FLP)效應，且薄N型金屬層亦用作虛設多晶移除製程的蝕刻阻障層。
本發明在不同之實施例係達成各種功效，可了解的是，不同實施例提供不同的益處，而不是所有實施例均提供特定的優點，具例來說，本發明方法提供簡單且有成本效益之方法，用來製作CMOS製程流程之雙金屬閘極結構，另外，在此所揭示之方法和元件係可容易的和現今CMOS製程流程和半導體設備整合。在一些實施例中，PMOS Vt/功函數工程可藉由以氧或電漿處理製程處理金屬實施(在閘極最後製程之前)，且很容易和混和製程(hybrid process)整合，以提供NMOS元件和PMOS元件之雙金屬閘極。虛設多晶或犧牲氧化插塞可用來在處理製程中保護NMOS元件之N型金屬。在一些其它實施例中，NMOS元件和PMOS元件之雙高介電常數和雙金屬閘極堆疊可在混和製程(hybrid process)中形成，其NMOS元件係形成於閘極最初製程，PMOS元件係形成於閘極最後製程。因此，可在不犧牲任一的情形下，達成NMOS和PMOS Vt/功函數。NMOS Vt可藉由蓋層(第二高介電常數)調整，PMOS Vt可藉由閘極最後金屬閘極調整。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
100、400．．．方法
110、120、130、140、150、160、170、180、190、410、420、430、440、450、460、470、480、490．．．方塊
300．．．半導體元件
302．．．半導體基底
304．．．隔離結構
308．．．NMOS區
308．．．PMOS區
312、312n、312p．．．高介電常數介電層
314、314n．．．蓋層
316．．．金屬層
316n、316p．．．N型金屬層
318、338n．．．多晶層
318n、318p．．．多晶矽層
320．．．硬式罩幕層
321、322．．．圖案
331、332．．．閘極堆疊
340．．．處理製程
350、352．．．金屬層
354、530．．．填充金屬層
500．．．半導體元件
502n、502p．．．溝槽
510．．．P型金屬
520．．．阻障金屬層
第1圖顯示一流程圖，揭示本發明一實施例包括雙金屬閘極結構之半導體元件的製造方法。
第2A圖至2I圖揭示第1圖方法在不同階段半導體元件的剖面圖。
第3圖顯示一流程圖，揭示本發明另一實施例之半導體元件的製造方法。
第4A圖至4G圖揭示第3圖方法在不同階段半導體元件的剖面圖。
306．．．NMOS區
308．．．PMOS區
312n．．．高介電常數介電層
312p．．．高介電常數介電層
314n．．．蓋層
316n．．．N型金屬層
316p．．．N型金屬層
331．．．閘極堆疊
332．．．閘極堆疊
338n．．．多晶層
350．．．金屬層
352．．．金屬層
354．．．填充金屬層

Claims (20)

  1. 一種半導體元件之製造方法，包括：提供一半導體基底，具有一第一區和一第二區；形成一高介電常數介電層於該半導體基底上方；形成一蓋層於該第一區之高介電常數介電層上方；形成一第一金屬層於該第一區之蓋層上方和該第二區之高介電常數介電層上方；之後，形成一第一閘極堆疊於該第一區中，和一第二閘極堆疊於該第二區中；在該第二閘極堆疊之第一金屬層上進行一處理製程時，保護該第一閘極堆疊之第一金屬層；及形成一第二金屬層於該第一閘極堆疊之第一金屬層上方和該第二閘極堆疊之處理過的第一金屬層上方。
  2. 如申請專利範圍第1項所述之半導體元件之製造方法，其中該第一金屬層包括N型功函數金屬，該第二金屬層包括P型功函數金屬。
  3. 如申請專利範圍第2項所述之半導體元件之製造方法，其中該處理製程包括氧退火製程。
  4. 如申請專利範圍第3項所述之半導體元件之製造方法，其中該氧退火製程係在小於500℃的溫度下進行。
  5. 如申請專利範圍第2項所述之半導體元件之製造方法，其中該處理製程包括電漿處理製程，且該電漿處理製程係使用CF4 和SF6 之一。
  6. 如申請專利範圍第1項所述之半導體元件之製造方法，在形成該第一和第二閘極堆疊之前，更包括形成一多晶矽層於該第一金屬層上；及其中保護該第一金屬層包括從該第一閘極堆疊移除部份該多晶矽層，且從該第二閘極堆疊移除所有的多晶矽層。
  7. 如申請專利範圍第6項所述之半導體元件之製造方法，更包括摻雜該多晶矽層，以減小該多晶矽層之阻值；及其中形成該第二金屬層於該第一閘極堆疊之第一金屬層上方包括形成該第二金屬層於該第一閘極堆疊中部份移除之多晶矽層上。
  8. 如申請專利範圍第1項所述之半導體元件之製造方法，其中保護該第一閘極堆疊中之第一金屬層包括形成一犧牲氧化插塞於該第一閘極堆疊之第一金屬層上；且更包括在進行該處理製程之後，從該第一閘極堆疊移除該犧牲氧化插塞。
  9. 一種半導體元件，包括：一半導體基底；一第一電晶體，形成於該半導體基底中，該第一電晶體具有一閘極結構，包括：一高介電常數介電層，形成於該半導體基底上方；一蓋層，形成於該高介電常數介電層上方；一未處理之第一金屬層，形成於該蓋層上方；及一第二金屬層，形成於該未處理之第一金屬層上方；一第二電晶體，形成於該半導體基底中，該第二電晶體具有一閘極結構，包括：該高介電常數介電層，形成於該半導體基底上方；一處理過之第一金屬層，形成於該高介電常數介電層上方；及一第二金屬層，形成於該處理過之第一金屬層上方。
  10. 如申請專利範圍第9項所述之半導體元件，其中該第一電晶體是NMOS元件，該第二電晶體是PMOS元件。
  11. 如申請專利範圍第9項所述之半導體元件，其中該第一電晶體更包括一摻雜多晶矽層，形成於該未處理之第一金屬層和該第二金屬層間。
  12. 如申請專利範圍第9項所述之半導體元件，其中該第二金屬層包括P型功函數金屬。
  13. 如申請專利範圍第9項所述之半導體元件，其中該蓋層包括LaOx 。
  14. 如申請專利範圍第9項所述之半導體元件，其中該未處理之第一金屬層包括一N型功函數金屬，且該處理過之第一金屬層包括氧退火之N型功函數金屬和電漿處理過之N型功函數金屬之一。
  15. 一種半導體元件之製造方法，包括：提供一半導體基底，具有一第一區和一第二區；形成一高介電常數介電層於該半導體基底上方；形成一蓋層於該第一區之高介電常數介電層上方；形成一第一金屬層於該第一區之蓋層上方和該第二區之高介電常數介電層上方，該第一金屬層具有第一功函數；形成一第一閘極堆疊於該第一區中，和一第二閘極堆疊於該第二區中；形成一第二金屬層於該第二閘極堆疊之第一金屬層上方，該第二金屬層具有第二功函數；及形成一第三金屬層於該第一閘極堆疊之第一金屬層上方和該第二閘極堆疊之第二金屬層上方。
  16. 如申請專利範圍第15項所述之半導體元件之製造方法，其中該第一功函數包括N型功函數，該第二功函數包括P型功函數。
  17. 如申請專利範圍第15項所述之半導體元件之製造方法，更包括形成一中間層於該半導體基底和該高介電常數介電層間。
  18. 如申請專利範圍第15項所述之半導體元件之製造方法，其中形成該第三金屬層之步驟包括：形成一阻障金屬層；形成一填充金屬層於該阻障金屬層上方；於該填充金屬層和該阻障金屬層上進行一化學機械研磨製程，以平坦化該第一閘極堆疊和該第二閘極堆疊。
  19. 如申請專利範圍第15項所述之半導體元件之製造方法，更包括：在形成該第一和第二閘極堆疊之前，形成一多晶矽層於該第一金屬層上方；及在形成該第一和第二閘極堆疊之後，從該第一和第二閘極堆疊移除該多晶矽層，因此分別形成一第一溝槽和一第二溝槽。
  20. 如申請專利範圍第15項所述之半導體元件之製造方法，其中形成該蓋層於該第一區之高介電常數介電層上方包括：形成一氧化鑭層於該高介電常數介電層上方；圖形化一罩幕層，以保護該第一區之氧化鑭層；及蝕刻該未被保護之第二區的氧化鑭層。
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