CN105047552A - 一种制备金属栅极的方法 - Google Patents
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Abstract
本发明提供一种制备金属栅极的方法，在已经依次生长了二氧化硅层、沉积了栅极介质层的半导体衬底上沉积用于制作虚拟栅极的材料层，材料层的材料为多晶硅或者非晶硅，在材料层上进行离子注入，注入的离子为Ar+、Xe+、C+、F+、Si+、N+、N2+、Ge+、In+中的任意一种，材料层经过光刻和刻蚀后形成虚拟栅极后制备金属栅极。这种方法在沉积虚拟栅极的材料层后，对该材料层进行离子注入，减小了该材料层的晶粒尺寸和提高了该材料层的疏松度，使后续光刻和刻蚀虚拟栅极时，该材料层更容易形成光滑表面，提高了虚拟栅极侧面的平整度，并使后续刻蚀去除虚拟栅极时，该材料层更容易被去除，提高沟槽平整度并增加虚拟栅极去除的工艺窗口。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种制备金属栅极的方法。
背景技术
随着超大规模集成电路(VLSI，VeryLargeScaleIntegration)和特大规模集成电路(ULSI，ultralargescaleintegration)的飞速发展，MOS器件的尺寸不断地减小。MOS器件中，在半导体衬底上生长栅绝缘层用于覆盖栅极，一般栅绝缘层材料为绝缘的氧化物，常见的为二氧化硅，也叫栅氧化层，为增加MOS器件的反应速度、提高驱动电流与存储电容的容量，MOS器件中栅氧化层的厚度不断地降低。然而，随之而来的两个问题成为了阻碍集成电路进一步发展的重要因素：漏电和击穿。当技术节点到45纳米以下，传统的多晶硅栅极堆叠结构或者氮氧化硅栅极堆叠结构已经不能满足器件的漏电要求，由于漏电过大导致器件无法正常工作。经过技术人员的持续研究，晶体管的“高介电值栅介质层+金属栅极”堆叠所构成的高介电值金属栅极(HighKMetalGate)能够解决上述问题，从而改善器件的性能。其中的金属栅极的常用后栅工艺(Gate-Last)形成，后栅工艺的基本流程是：首先在半导体衬底中依次形成栅极介质层，然后在栅极介质层上覆盖一层用于制作虚拟栅极的多晶硅层，利用光刻和刻蚀制作形成虚拟栅极，接着在形成了虚拟栅极的半导体衬底上依次沉积氮氧化合物侧墙，并通过干法刻蚀工艺刻蚀侧墙，剩余虚拟栅极两侧竖直方向上的氮氧化合物壁，接着沉积层间介质层(ILD，interlayerdielectric)，使用化学机械抛光工艺对层间介质层进行平坦化至露出虚拟栅极；去除虚拟栅极，形成沟槽，然后在所述沟槽内部形成高介电值栅介质层，再沉积金属层填充所述沟槽形成金属栅。虚拟栅极的材料一般为多晶硅和非晶硅。
后栅工艺中，虚拟栅极的多晶硅或者非晶硅的晶粒尺寸具有关键的作用，直接影响用于沉积高介电值金属栅的沟槽的侧壁的平整度。在光刻和刻蚀形成虚拟栅极时，虚拟栅极的侧面的平整度能够直接影响沟槽侧壁的平整度，而良好的沟槽侧壁的平整度能够提高器件的漏电等性能。而晶粒尺寸越小，虚拟栅极侧面的平整度越高。综上所述，有必要发明一种能够改善虚拟栅极内晶粒尺寸的处理方法，提高虚拟栅极侧面的平整度。
发明内容
本发明提供一种制备金属栅极的方法，在沉积虚拟栅极的材料层后，对该材料层进行离子注入，减小了该材料层的晶粒尺寸和提高了该材料层的疏松度，使得后续光刻和刻蚀虚拟栅极时，该材料层更容易形成更光滑的表面，提高了虚拟栅极侧面的平整度，并且使得后续干法刻蚀或湿法刻蚀去除虚拟栅极时，该材料层更容易被去除，从而提高了沟槽的平整度和增加虚拟栅极去除的工艺窗口，为制备金属栅极提供了良好的基础。
为达到上述目的，本发明提供一种制备金属栅极的方法，包括以下步骤：
步骤一：提供所述半导体衬底；
步骤二：在经过酸槽清洗后的半导体衬底上依次生长所述二氧化硅层、沉积所述栅极介质层、所述材料层，所述材料层为非晶硅或者多晶硅；
步骤三：在所述材料层上进行离子注入，注入的离子为Ar+、Xe+、C+、F+、Si+、N+、N2+、Ge+、In+中的任意一种；
步骤四：将步骤三得到的所述材料层进行光刻和刻蚀形成所述虚拟栅极；
步骤五：在所述虚拟栅极上沉积氮氧化合物的侧墙，并通过干法刻蚀工艺刻蚀侧墙形成虚拟栅极两侧在竖直方向上的氮氧化合物壁；
步骤六：在所述虚拟栅极两侧的所述半导体衬底上进行N型和P型掺杂，形成源极和漏极；
步骤七：在步骤六得到的半导体衬底上沉积层间介质层，并将所述虚拟栅极顶部的所述层间介质层研磨去除；
步骤八：利用干法刻蚀或湿法刻蚀去除PMOS或者NMOS处的所述虚拟栅极，形成沟槽；
步骤九：在步骤八得到的半导体衬底上依次沉积功函数金属层、金属阻挡层和金属层，在所述沟槽内形成所述金属栅极。
作为优选，所述研磨为化学机械抛光工艺。
作为优选，所述栅极介质层为二氧化硅或者高介电值材料。
作为优选，当沉积所述材料层为多晶硅时，使用的气体为SiH4或者Si2H6，沉积气体压力为0.1torr～500torr，沉积温度为590℃～640℃。
作为优选，当沉积所述材料层为非晶硅时，使用的气体为SiH4或者Si2H6，沉积气体压力为0.1torr～500torr，沉积温度为480℃～550℃。
作为优选，进行Ge+注入时注入能量为6Kev～60Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃。
作为优选，进行In+注入时注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
作为优选，进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；
进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；
进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行N2+注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
作为优选，所述半导体衬底为具有浅沟槽隔离结构、P阱结构和N阱结构的CMOS晶片。
与现有技术相比，本发明的有益效果是：本发明提供一种制备金属栅极的方法，在已经依次生长了二氧化硅层、沉积了栅极介质层的半导体衬底上沉积用于制作虚拟栅极的材料层，所述材料层的材料为多晶硅或者非晶硅，在所述材料层上进行离子注入，注入的离子为Ar+、Xe+、C+、F+、Si+、N+、N2+、Ge+、In+中的任意一种，然后将所述材料层光刻和刻蚀形成所述虚拟栅极，并制备所述金属栅极。这种方法在沉积虚拟栅极的材料层后，对该材料层进行离子注入，减小了该材料层的晶粒尺寸和提高了该材料层的疏松度，使得后续光刻和刻蚀虚拟栅极时，该材料层更容易形成更光滑的表面，提高了虚拟栅极侧面的平整度，并且使得后续干法刻蚀或湿法刻蚀去除虚拟栅极时，该材料层更容易被去除，从而提高了沟槽的平整度和增加虚拟栅极去除的工艺窗口，为制备金属栅极提供了良好的基础。
附图说明
图1为本发明提供的表面处理方法流程图；
图2为本发明在半导体衬底上沉积材料层后的剖视图；
图3为本发明对材料层进行离子注入的剖视图；
图4为本发明形成虚拟栅极后的剖视图；
图5为本发明在半导体衬底上沉积层间介质层后的剖视图；
图6为本发明形成沟槽后的剖视图；
图7为本发明PMOS金属栅极和NMOS金属栅极形成后的剖视图。
图中：1-半导体衬底、2-二氧化硅层、3-栅极介质层、4-材料层、5-注入的离子、6-虚拟栅极、7-氮氧化合物壁、8-层间介质层、9-源极、10-漏极、11-沟槽、12-功函数金属层、13-金属阻挡层、14-金属层、15-金属栅极。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参照图1，本发明提供一种制备金属栅极的方法，包括以下步骤：
步骤一：提供半导体衬底1，较佳地，半导体衬底1为具有浅沟槽隔离结构、P阱结构和N阱结构的CMOS晶片；
步骤二：在半导体衬底1使用酸槽清洗，酸槽是指酸性槽液，主要用于清洗半导体衬底1上的金属离子，请参照图2，接着依次生长二氧化硅层2、沉积栅极介质层3、材料层4，这里生长的二氧化硅层2是一种超薄层，也可以用氮氧化硅层代替，这层超薄层用于抑制半导体衬底1与栅极介质层3反应生成的界面层。
这里的栅介质层3可以使用具有高介电值的Hf基、Zr或Al的氧化物。在MOS器件中，栅极介质层3是用于隔绝栅极和沟道的介质层之一，采用绝缘材料制成。
这里的材料层4采用非晶硅或者多晶硅，常见的采用非晶硅，主要用于制备虚拟栅极6。
当沉积所述材料层4为多晶硅时，使用的气体为SiH4或者Si2H6，沉积气体压力为0.1torr～500torr，沉积温度为590℃～640℃。
当沉积所述材料层4为非晶硅时，使用的气体为SiH4或者Si2H6，沉积气体压力为0.1torr～500torr，沉积温度为480℃～550℃。
步骤三：请参照图3，在材料层4上进行离子注入，注入的离子5为Ar+、Xe+、C+、F+、Si+、N+、N2+、Ge+、In+中的任意一种。
用于离子注入的注入装置上的参数根据注入的离子5不同而发生变化，当进行Ge+注入时，注入能量为6Kev～60Kev，注入剂量为1E14～1E16，其中1E14即为1014，1E16即为1016，注入剂量的计算单位为原子个数/cm2，注入温度为-100℃～25℃。
当进行In+注入时，注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
将气态的四氟化锗或者固态的三氟化铟放入离子注入装置中，离子注入装置会释放Ge+或者In+并轰击材料层4的表面，材料层4的非晶硅或者多晶硅被注入的离子5轰击后，晶格发生变化，晶体结构中被掺入了Ge+或者In+，导致晶粒尺寸减小和晶体结构变得疏松，原子之间的结合力下降。
此外也可以使用Ar+、Xe+、C+、F+、Si+、N+、N2+进行离子注入，原理与Ge+和In+相同，当进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
当进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；当进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
当进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；当进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
当进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
当进行N2+注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
步骤四：请参照图4，将步骤三得到的材料层4进行光刻形成所述虚拟栅极6，也就是在材料层4上先涂布一层掩膜层，并且将其掩膜层图案化，将需要蚀刻去除的部分暴露，然后将暴露的部分刻蚀去除，形成虚拟栅极6，由于材料层4的非晶硅或者多晶硅的晶体结构发生变化，晶粒尺寸减小，这样刻蚀形成的虚拟栅极6的侧面较为光滑平整。
步骤五：在虚拟栅极6上沉积氮氧化合物壁7，并通过干法刻蚀工艺刻蚀氮氧化合物壁7，剩余虚拟栅极6两侧竖直方向上的氮氧化合物壁7。
步骤六：在虚拟栅极6两侧的半导体衬底1上进行N型和P型掺杂，形成源极9和漏极10，形成常见的CMOS结构，具有NMOS和PMOS结构，然后使用目前半导体领域中普遍使用的新型镍硅自对准硅化物工艺，将源极9和漏极10处的半导体衬底1上的硅变成镍硅，镍硅是奥氏体镍硅合金，可用作N型热电偶的负极端。它在1000℃以上的热电稳定性好，并比E、J和K型热电偶的抗氧化性能好。
自对准硅化物工艺，是完成栅刻蚀及源漏注入以后，以溅射的方式在栅极上淀积一层金属层(一般为Ti、Co或Ni)，然后进行第一次快速升温退火处理，使多晶硅表面和淀积的金属发生反应，形成金属硅化物，如镍硅。根据退火温度设定，使得其它绝缘层上的淀积金属不能跟绝缘层反应产生不必要的硅化物，因此是一种自对准的过程。然后再用选择性强的湿法刻蚀清除不需要的金属淀积层，留下栅极及其它需要的硅化物。
步骤七：请参照图5，在步骤六得到的半导体衬底1上沉积层间介质层8，并使用化学机械研磨工艺将所述虚拟栅极6顶部的层间介质层8研磨去除，将虚拟栅极6露出；
步骤八：请参照图6，接着采用本领域常用的方法制备NMOS处和PMOS处的金属栅极15，即为使用光刻胶作为掩膜，形成的图案将NMOS处的虚拟栅极6，露出PMOS处的虚拟栅极6，经过湿法刻蚀去除PMOS处的虚拟栅极6，形成沟槽11，然后采用本领域惯用的技术手段制备PMOS处的金属栅极15，即在得到的半导体衬底1上依次沉积功函数金属层12、金属阻挡层13和金属层14，则在沟槽11内形成了金属栅极15，该金属栅极15为PMOS栅极；
步骤九：请参照图7，将层间介质层8上的功函数金属层12、金属阻挡层13和金属层14研磨去除，直至露出之前制备的虚拟栅极6。
步骤十：采用与步骤八类似的方法，使用光刻胶将PMOS处的金属栅极15覆盖，露出NMOS处的虚拟栅极6，然后用同样的方法去除NMOS处的虚拟栅极6形成沟槽11，然后用同样的方法制备NMOS处的金属栅极15。
综上所述，本发明在沉积用于制备虚拟栅极6的材料层4后，对该材料层4进行Ar+、Xe+、C+、F+、Si+、N+、N2+、Ge+或In+注入，提高了该材料层4的疏松度，使得后续光刻虚拟栅极6时，提高了虚拟栅极6侧面的平整度，在后续形成沟槽11时，增加形成沟槽11的工艺窗口并提高了沟槽11的平整度，为制备金属栅极15提供了良好的表面基础。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
Claims (9)
1.一种制备金属栅极的方法，其特征在于，包括以下步骤：
步骤一：提供所述半导体衬底；
步骤二：在经过酸槽清洗后的半导体衬底上依次生长所述二氧化硅层、沉积所述栅极介质层、所述材料层，所述材料层为非晶硅或者多晶硅；
步骤三：在所述材料层上进行离子注入，注入的离子为Ar+、Xe+、C+、F+、Si+、N+、N2+、Ge+、In+中的任意一种；
步骤四：将步骤三得到的所述材料层进行光刻和刻蚀形成所述虚拟栅极；
步骤五：在所述虚拟栅极上沉积氮氧化合物的侧墙，并通过干法刻蚀工艺刻蚀侧墙形成虚拟栅极两侧在竖直方向上的氮氧化合物壁；
步骤六：在所述虚拟栅极两侧的所述半导体衬底上进行N型和P型掺杂，形成源极和漏极；
步骤七：在步骤六得到的半导体衬底上沉积层间介质层，并将所述虚拟栅极顶部的所述层间介质层研磨去除；
步骤八：利用干法刻蚀或湿法刻蚀去除PMOS或者NMOS处的所述虚拟栅极，形成沟槽；
步骤九：在步骤八得到的半导体衬底上依次沉积功函数金属层、金属阻挡层和金属层，在所述沟槽内形成所述金属栅极。
2.如权利要求1所述的制备金属栅极的方法，其特征在于，所述研磨为化学机械抛光工艺。
3.如权利要求1所述的制备金属栅极的方法，其特征在于，所述栅极介质层为二氧化硅或者高介电值材料。
4.如权利要求1所述的制备金属栅极的方法，其特征在于，当沉积所述材料层为多晶硅时，使用的气体为SiH4或者Si2H6，沉积气体压力为0.1torr～500torr，沉积温度为590℃～640℃。
5.如权利要求1所述的制备金属栅极的方法，其特征在于，当沉积所述材料层为非晶硅时，使用的气体为SiH4或者Si2H6，沉积气体压力为0.1torr～500torr，沉积温度为480℃～550℃。
6.如权利要求1所述的制备金属栅极的方法，其特征在于，进行Ge+注入时注入能量为6Kev～60Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃。
7.如权利要求1所述的制备金属栅极的方法，其特征在于，进行In+注入时注入能量为10Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
8.如权利要求1所述的制备金属栅极的方法，其特征在于，
进行Ar+注入时，注入能量为3.3Kev～50Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行Xe+注入时，注入能量为11Kev～60Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；
进行C+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行F+注入时，注入能量为1.6Kev～24Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃；
进行Si+注入时，注入能量为1Kev～25Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行N+注入时，注入能量为1Kev～15Kev，注入剂量为1E14～1E16，注入温度为-100℃～25℃；
进行N2+注入时，注入能量为2Kev～30Kev，注入剂量为1E14～5E15，注入温度为-100℃～25℃。
9.如权利要求1所述的制备金属栅极的方法，其特征在于，所述半导体衬底为具有浅沟槽隔离结构、P阱结构和N阱结构的CMOS晶片。
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