CN115020335B - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN115020335B
CN115020335B CN202210947270.8A CN202210947270A CN115020335B CN 115020335 B CN115020335 B CN 115020335B CN 202210947270 A CN202210947270 A CN 202210947270A CN 115020335 B CN115020335 B CN 115020335B
Authority
CN
China
Prior art keywords
layer
polycrystalline silicon
forming
silicon layer
metal plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210947270.8A
Other languages
English (en)
Other versions
CN115020335A (zh
Inventor
龙思阳
朱红波
胡良斌
唐斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuexin Semiconductor Technology Co.,Ltd.
Original Assignee
Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou Yuexin Semiconductor Technology Co Ltd filed Critical Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority to CN202210947270.8A priority Critical patent/CN115020335B/zh
Publication of CN115020335A publication Critical patent/CN115020335A/zh
Application granted granted Critical
Publication of CN115020335B publication Critical patent/CN115020335B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体结构的形成方法，包括：提供一衬底，所述衬底上形成有多晶硅层；对所述多晶硅层的整个表面进行离子注入工艺，在所述多晶硅层的整个表面产生非晶层以降低所述多晶硅层的表面粗糙度；在所述多晶硅层的上方形成金属插塞，所述金属插塞与所述多晶硅层电连接。所述多晶硅层的表面粗糙度的降低，增大所述金属插塞与所述多晶硅层之间的接触面积，降低了所述金属插塞与所述多晶硅层之间接触电阻。并且，在进行所述多晶硅层的整个表面离子注入时，无需使用光罩和光刻胶作为掩模。进一步的，离子注入中的离子源可以为掺杂离子，也可以为非掺杂离子，非掺杂离子不会影响所述多晶硅层的电导率。

Description

半导体结构的形成方法
技术领域
本发明涉及集成电路制造工艺技术领域，特别涉及一种半导体结构的形成方法。
背景技术
在集成电路制造领域，互补型金属氧化物半导体晶体管(CMOS)普遍使用在超大规模集成电路的制造过程中。传统的互补型金属氧化物半导体晶体管的结构主要包括：衬底，形成在衬底上的栅极结构、形成在栅极结构上方的钨插塞以及形成在钨插塞上方的金属互连层等。其中，栅极结构主要包括位于衬底中的源漏极、位于衬底上方的栅极及位于栅极和衬底之间的栅极介质层等。
在CMOS 制造工艺中，会淀积多晶硅（poly）作为栅极。当淀积的多晶硅层表面粗糙度不佳时，有可能造成后续金属插塞和栅极无法正常连接，金属插塞与栅极之间的接触电阻大。
发明内容
本发明的目的在于提供一种半导体结构的形成方法，以解决多晶硅层表面粗糙度不佳时，造成后续金属插塞和栅极无法正常连接，金属插塞与栅极之间的接触电阻大的问题。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：
提供一衬底，所述衬底上形成有多晶硅层；
对所述多晶硅层的整个表面进行离子注入工艺，在所述多晶硅层的整个表面产生非晶层以降低所述多晶硅层的表面粗糙度；
在所述多晶硅层的上方形成金属插塞，所述金属插塞与所述多晶硅层电连接。
可选的，所述离子注入工艺的离子源为掺杂离子。
可选的，所述掺杂离子包括As、P或者In。
可选的，所述离子注入工艺的离子源为非掺杂离子。
可选的，所述非掺杂离子为Si或者Ge。
可选的，所述离子注入工艺的能量为20KeV~80KeV。
可选的，所述离子注入工艺的剂量为1E15 ions/cm2~1E16 ions/cm2。
可选的，对所述多晶硅层的整个表面进行离子注入工艺的步骤之后，对所述多晶硅层进行退火工艺以恢复所述多晶硅层的晶格。
可选的，在所述多晶硅层的上方形成金属插塞的步骤中包括：
对所述多晶硅层进行刻蚀，以形成栅极；
在所述栅极的侧壁和顶部形成侧墙；
形成介质层，所述介质层覆盖相邻所述栅极之间的衬底和所述侧墙；
在所述栅极上方的介质层内形成接触孔，所述接触孔暴露出所述栅极的顶面；
在所述接触孔内形成金属插塞，所述金属插塞与所述栅极接触。
可选的，所述半导体结构为互补金属氧化物半导体。
在本发明提供的半导体结构的形成方法中，通过对所述多晶硅层的整个表面进行离子注入工艺，在所述多晶硅层的整个表面产生非晶层以降低所述多晶硅层的表面粗糙度，在所述多晶硅层的上方形成金属插塞，所述金属插塞与所述多晶硅层电连接，所述多晶硅层的表面粗糙度的降低，增大所述金属插塞与所述多晶硅层之间的接触面积，降低了所述金属插塞与所述多晶硅层之间接触电阻，从而能够解决多晶硅层表面粗糙度不佳时，造成后续金属插塞和栅极无法正常连接，金属插塞与栅极之间的接触电阻大的问题。并且，在进行所述多晶硅层的整个表面离子注入时，无需使用光罩和光刻胶作为掩模。进一步的，离子注入中的离子源可以为掺杂离子，也可以为非掺杂离子，非掺杂离子不会影响所述多晶硅层的电导率。
附图说明
图1是一种半导体结构的形成多晶硅层后的扫描电子显微镜图；
图2是一种半导体结构的金属插塞与栅极接触不好的结构示意图；
图3是本发明实施例中的一种半导体结构形成方法的流程图；
图4是本发明实施例中的一种半导体结构的离子注入后的结构示意图；
图5是本发明实施例中的一种半导体结构的介质层形成后的结构示意图；
图6是本发明实施例中的一种半导体结构的接触孔形成后的结构示意图；
图7是本发明实施例中的一种半导体结构的金属插塞形成后的结构示意图；
图8是本发明实施例中的一种半导体结构的金属插塞形成离子注入后的扫描电子显微镜图。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体结构的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是一种半导体结构的形成多晶硅层后的扫描电子显微镜图；图2是一种半导体结构的金属插塞与栅极接触不好的结构示意图；如图1和图2所示，发明人研究发现，在互补金属氧化物半导体（CMOS）制造工艺中，会沉积多晶硅作为栅极。当沉积的多晶硅层的表面粗糙度不佳时，会造成后续金属插塞和栅极无法正常连接，出现金属插塞与栅极之间的接触电阻大的问题。如图1所示，在一个半导体结构中，包括衬底10、依次形成于衬底10上的栅氧化层11和多晶硅层12，多晶硅层12具有粗糙表面12b，表面凹凸不平，粗糙度大，导致栅极12a 和金属插塞13之间不能完全接触，因此，栅极12a 和金属插塞13的接触电阻较大。
基此，在本发明实的核心思想在于，通过对所述多晶硅层的整个表面进行离子注入工艺，在所述多晶硅层的整个表面产生非晶层以降低所述多晶硅层的表面粗糙度，在所述多晶硅层的上方形成金属插塞，所述金属插塞与所述多晶硅层电连接，所述多晶硅层的表面粗糙度的降低，增大所述金属插塞与所述多晶硅层之间的接触面积，降低了所述金属插塞与所述多晶硅层之间接触电阻，从而能够解决多晶硅层表面粗糙度不佳时，造成后续金属插塞和栅极无法正常连接，金属插塞与栅极之间的接触电阻大的问题。并且，在进行所述多晶硅层的整个表面离子注入时，无需使用光罩和光刻胶作为掩模。进一步的，离子注入中的离子源可以为掺杂离子，也可以为非掺杂离子，非掺杂离子不会影响所述多晶硅层的电导率。
具体的，请参考图3，其为本实施例中的一种半导体结构形成方法的流程图。如图1所示，本实施例提供一种半导体结构的形成方法，包括：
步骤S10，提供一衬底，所述衬底上形成有多晶硅层；
步骤S20，对所述多晶硅层的整个表面进行离子注入工艺，在所述多晶硅层的整个表面产生非晶层以降低所述多晶硅层的表面粗糙度；
步骤S30，在所述多晶硅层的上方形成金属插塞，所述金属插塞与所述多晶硅层电连接。
图4至图7是本发明实施例的一种半导体结构形成方法步骤对应结构示意图；为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合说明书附图4至图7对本发明的具体实施例做详细的说明。
请参考图4，在步骤S10中，提供一衬底20，所述衬底20的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底20还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底20为硅衬底。在本实施例中，所述半导体结构为互补金属氧化物半导体（CMOS）。
所述衬底20上形成有多晶硅层22；所述多晶硅层22可以是通过化学气相沉积工艺形成，形成的所述多晶硅层22的表面粗糙度很大，凹凸不平。
在所述衬底20和所述多晶硅层22之间还形成有栅氧化层21，所述栅氧化层21可以通过热氧化工艺形成。
请继续参考图4，在步骤S20中，对所述多晶硅层22的整个表面进行离子注入工艺，在所述多晶硅层22的整个表面产生非晶层以降低所述多晶硅层22的表面粗糙度。所述离子注入工艺的离子源可以为掺杂离子，所述掺杂离子例如是As、P、In或者是其他带电离子中的一种。所述离子注入工艺的离子源也可以是非掺杂离子，所述非掺杂离子例如是Si或者Ge。为达到所述多晶硅层22的表面非晶化效果来改善所述多晶硅层22的表面粗糙度，所述离子注入工艺的能量需要高但是又不穿透所述多晶硅层22，所述离子注入工艺的能量例如是20KeV~80KeV。所述离子注入工艺的具体能量根据所述多晶硅层22的厚度和所述离子注入工艺的离子种类决定。所述离子注入工艺的剂量也需要达到高剂量，所述离子注入工艺的剂量例如是1E15 ions/cm2~1E16 ions/cm2。本实施例中采用增加离子注入工艺的方式,通过具有一定能量的带电离子不停轰击所述多晶硅层22的整个表面，达到改善所述多晶硅层22表面粗糙度的目的。由于离子注入工艺轰击的是所述多晶硅层22的整个表面，因此，在离子注入工艺中或者离子注入工艺前无需使用光刻胶层作为掩模。
对所述多晶硅层22的整个表面进行离子注入工艺的步骤之后，所述多晶硅层22的整个表面产生非晶化，对所述多晶硅层22进行退火工艺以恢复所述多晶硅层22的晶格。所述退火工艺的处理方法例如是管炉退火(Furnace Annea1)或峰值退火(Spike Anneal)或快速热退火(Rapid Therma1 Annea1)。在本实施例中，选用管炉退火，所述退火工艺的温度例如是600℃~1000℃，时间为10分钟~ 30分钟。在其它实施例中，也可以采用其它退火方式。
请参考图5-图7，在步骤S30中，在所述多晶硅层22的上方形成金属插塞25a，所述金属插塞25a与所述多晶硅层22电连接。
所述多晶硅层22的上方形成金属插塞25a的步骤中包括：
步骤S31，对所述多晶硅层进行刻蚀，以形成栅极。
步骤S32，在所述栅极的侧壁和顶部形成侧墙。
步骤S33，形成介质层，所述介质层覆盖相邻所述栅极之间的衬底和所述侧墙。
步骤S34，在所述栅极上方的介质层内形成接触孔，所述接触孔暴露出所述栅极的顶面。
步骤S35，在所述接触孔内形成金属插塞，所述金属插塞与所述栅极接触。
请参考图5，在步骤S31中，对所述多晶硅层22进行刻蚀，以形成栅极22a；具体的，利用光刻方法在所述多晶硅层22上定义出栅极图形，所述光刻方法是现在所述多晶硅层22表面旋涂形成光刻胶层，再以具有目标栅极图形的光掩模板为掩膜，用紫外光照射光刻胶层，接着用显影液处理被曝光的光刻胶层，在光刻胶层上形成目标栅极图形，以具有目标栅极图形的光刻胶层为掩膜，依次刻蚀所述多晶硅层22和栅氧化层21，并暴露出衬底20，刻蚀后的多晶硅层22形成栅极22a。所述的刻蚀工艺可以是干法刻蚀或者湿法刻蚀。干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述的刻蚀可以是以二氟甲炕和六氟化硫的混合气体作为刻蚀气体的等离子刻蚀。
请继续参考图5，在步骤S32中，在所述栅极22a的侧壁和顶部形成侧墙23。所述侧墙23例如是NO（氧化硅-氮化硅）结构或者是ONO（氧化硅-氮化硅-氧化硅）结构。所述侧墙23可以通过化学气相沉积工艺形成。
请继续参考图5，在步骤S33中，形成介质层24，所述介质层24覆盖相邻所述栅极22a之间的衬20底和所述侧墙23。所述介质层24例如是氧化层，所述介质层24可以通过化学气相沉积工艺形成。
请参考图6，在步骤S34中，在所述栅极22a上方的介质层24内形成接触孔25，所述接触孔25暴露出所述栅极22a的顶面。形成接触孔25具体包括：在所述介质层24上形成图形化的光刻胶层，所述图形化的光刻胶层暴露出所述栅极上方的介质层24，以图形化的光刻胶层为掩膜，刻蚀所述介质层24，直到暴露出所述栅极22a的上表面。所述的刻蚀工艺可以是干法刻蚀或者湿法刻蚀。
请参考图7，在步骤S35中，在所述接触孔25内形成金属插塞25a，所述金属插塞25a与所述栅极22a接触。在接触孔25内形成金属层，所述金属层填充满所述接触孔25并覆盖所述介质层24，采用化学机械掩膜工艺去除所述介质层24上的金属层，并且研磨高于所述介质层顶面的接触孔内的金属层，以形成金属插塞25a。在接触孔25内形成金属层可以通过CVD工艺形成。所述金属层例如是钨。在接触孔内形成金属层之前，还在接触孔内依次形成Ti层和TiN层，所述Ti层可通过物理气相沉积（PVD）工艺形成。所述工艺的靶材例如是Ti靶材，所述工艺的气体例如是Ar。形成所述Ti层的工艺过程例如是：气体Ar被电离成等离子体，Ar等离子体对Ti靶材进行轰击，把Ti靶材轰击成Ti原子落在接触孔25内，在接触孔25内形成Ti层。所述Ti层是粘合层，用于粘合所述介质层24和所述金属插塞25a以及所述栅极22a和所述金属插塞25a的连接，保证金属互联的效果。在所述Ti层上形成TiN层，所述TiN层采用金属有机化合物化学气相沉积(MOCVD)工艺形成。所述TiN层形成过程包括两步，第一步，通入气体TDMAT（Tetrakis (dimethylamino) titanium，C8H24N4Ti，四（二甲胺）钛），所述气体TDMAT在高温下发送热反应，在接触孔的表面分解，分解为一种含有TiN以及有机化合物的薄膜；第二步，通入气体N2和H2，N2和H2被电离成等离子体，N2和H2等离子体轰击含有TiN以及有机化合物的薄膜，把有机化合物去除，使得所述TiN层的电阻率更低，以及使得所述TiN层密度更高，更稳定。所述TiN层为扩散阻挡层，防止所述栅极22a和所述金属插塞25a扩散到到半导体器件中或扩散到其他互连结构中，易造成短路，影响半导体器件的性能。
图8是本发明实施例中的一种半导体结构的金属插塞形成离子注入后的扫描电子显微镜图；如图8所示，显示了经过离子注入工艺的多晶硅层的表面和没有经过离子注入工艺的多晶硅层的表面，明显的可以看出，经过离子注入工艺的多晶硅层的表面粗糙度降低了。
综上可见，在本发明提供的半导体结构的形成方法中，通过对所述多晶硅层的整个表面进行离子注入工艺，在所述多晶硅层的整个表面产生非晶层以降低所述多晶硅层的表面粗糙度，在所述多晶硅层的上方形成金属插塞，所述金属插塞与所述多晶硅层电连接，所述多晶硅层的表面粗糙度的降低，增大所述金属插塞与所述多晶硅层之间的接触面积，降低了所述金属插塞与所述多晶硅层之间接触电阻，从而能够解决多晶硅层表面粗糙度不佳时，造成后续金属插塞和栅极无法正常连接，金属插塞与栅极之间的接触电阻大的问题。并且，在进行所述多晶硅层的整个表面离子注入时，无需使用光罩和光刻胶作为掩模。进一步的，离子注入中的离子源可以为掺杂离子，也可以为非掺杂离子，非掺杂离子不会影响所述多晶硅层的电导率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供一衬底，所述衬底上形成有多晶硅层；
对所述多晶硅层的整个表面进行离子注入工艺，在所述多晶硅层的整个表面产生非晶层以降低所述多晶硅层的表面粗糙度；
在所述多晶硅层的上方形成金属插塞，所述金属插塞与所述多晶硅层电连接。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的离子源为掺杂离子。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述掺杂离子包括As、P或者In。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的离子源为非掺杂离子。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述非掺杂离子为Si或者Ge。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的能量为20KeV~80KeV。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的剂量为1E15 ions/cm2~1E16 ions/cm2。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述多晶硅层的整个表面进行离子注入工艺的步骤之后，对所述多晶硅层进行退火工艺以恢复所述多晶硅层的晶格。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述多晶硅层的上方形成金属插塞的步骤中包括：
对所述多晶硅层进行刻蚀，以形成栅极；
在所述栅极的侧壁和顶部形成侧墙；
形成介质层，所述介质层覆盖相邻所述栅极之间的衬底和所述侧墙；
在所述栅极上方的介质层内形成接触孔，所述接触孔暴露出所述栅极的顶面；
在所述接触孔内形成金属插塞，所述金属插塞与所述栅极接触。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为互补金属氧化物半导体。
CN202210947270.8A 2022-08-09 2022-08-09 半导体结构的形成方法 Active CN115020335B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210947270.8A CN115020335B (zh) 2022-08-09 2022-08-09 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210947270.8A CN115020335B (zh) 2022-08-09 2022-08-09 半导体结构的形成方法

Publications (2)

Publication Number Publication Date
CN115020335A CN115020335A (zh) 2022-09-06
CN115020335B true CN115020335B (zh) 2022-11-04

Family

ID=83065916

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210947270.8A Active CN115020335B (zh) 2022-08-09 2022-08-09 半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN115020335B (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6288365A (ja) * 1985-10-15 1987-04-22 Sony Corp 薄膜トランジスタの作製方法
JPS6422068A (en) * 1987-07-17 1989-01-25 Fujitsu Ltd Manufacture of semiconductor device
JPH0193132A (ja) * 1987-10-02 1989-04-12 Mitsubishi Electric Corp 半導体装置の製造方法
JPH03265143A (ja) * 1990-03-15 1991-11-26 Matsushita Electron Corp 薄膜トランジスタの製造方法
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices
JPH1174381A (ja) * 1997-08-28 1999-03-16 Sony Corp 不揮発性半導体記憶装置の製造方法
TW410384B (en) * 1999-03-01 2000-11-01 Taiwan Semiconductor Mfg Method of reducing the surface roughness of the poly silicon gate
JP2002261041A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk ＳｉＣ半導体のイオン注入層及びその製造方法
US6482709B1 (en) * 2001-06-13 2002-11-19 Macronix International Co., Ltd. Manufacturing process of a MOS transistor
JP2005005690A (ja) * 2003-05-21 2005-01-06 Renesas Technology Corp 半導体装置および半導体装置の製造方法
CN101740390A (zh) * 2008-11-17 2010-06-16 中芯国际集成电路制造(上海)有限公司 Nmos晶体管的制作方法
JP2011129549A (ja) * 2009-12-15 2011-06-30 Renesas Electronics Corp 半導体集積回路装置の製造方法
CN102800574A (zh) * 2011-05-26 2012-11-28 中国科学院微电子研究所 多晶硅栅极的制造方法
CN105047552A (zh) * 2015-08-26 2015-11-11 上海华力微电子有限公司 一种制备金属栅极的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284282A (ja) * 2000-03-29 2001-10-12 Nec Corp バイポーラ半導体装置の製造方法
CN102064099B (zh) * 2009-11-16 2012-11-28 中芯国际集成电路制造(上海)有限公司 栅极结构的形成方法
CN113380624A (zh) * 2020-03-09 2021-09-10 长鑫存储技术有限公司 一种半导体器件及其制造方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6288365A (ja) * 1985-10-15 1987-04-22 Sony Corp 薄膜トランジスタの作製方法
JPS6422068A (en) * 1987-07-17 1989-01-25 Fujitsu Ltd Manufacture of semiconductor device
JPH0193132A (ja) * 1987-10-02 1989-04-12 Mitsubishi Electric Corp 半導体装置の製造方法
JPH03265143A (ja) * 1990-03-15 1991-11-26 Matsushita Electron Corp 薄膜トランジスタの製造方法
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices
JPH1174381A (ja) * 1997-08-28 1999-03-16 Sony Corp 不揮発性半導体記憶装置の製造方法
TW410384B (en) * 1999-03-01 2000-11-01 Taiwan Semiconductor Mfg Method of reducing the surface roughness of the poly silicon gate
JP2002261041A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk ＳｉＣ半導体のイオン注入層及びその製造方法
US6482709B1 (en) * 2001-06-13 2002-11-19 Macronix International Co., Ltd. Manufacturing process of a MOS transistor
JP2005005690A (ja) * 2003-05-21 2005-01-06 Renesas Technology Corp 半導体装置および半導体装置の製造方法
CN101740390A (zh) * 2008-11-17 2010-06-16 中芯国际集成电路制造(上海)有限公司 Nmos晶体管的制作方法
JP2011129549A (ja) * 2009-12-15 2011-06-30 Renesas Electronics Corp 半導体集積回路装置の製造方法
CN102800574A (zh) * 2011-05-26 2012-11-28 中国科学院微电子研究所 多晶硅栅极的制造方法
CN105047552A (zh) * 2015-08-26 2015-11-11 上海华力微电子有限公司 一种制备金属栅极的方法

Also Published As

Publication number Publication date
CN115020335A (zh) 2022-09-06

Similar Documents

Publication Publication Date Title
JP2006310749A (ja) 半導体素子のトランジスタ製造方法
JPH09186327A (ja) 半導体素子の製造方法
CN101784959B (zh) 为了改善制法边界的双曝光半导体制法
US20050095825A1 (en) Method of manufacturing semiconductor devices
CN115020335B (zh) 半导体结构的形成方法
US6048784A (en) Transistor having an improved salicided gate and method of construction
KR20050009482A (ko) 반도체 소자의 제조방법
KR20040008631A (ko) 반도체소자의 제조 방법
KR100258347B1 (ko) 반도체 장치의 제조 방법
TWI853496B (zh) 積體退火系統及其製造積體電路與場效電晶體的方法
KR100617068B1 (ko) 반도체 소자의 제조방법
KR20040007949A (ko) 반도체 소자의 제조 방법
KR100575620B1 (ko) 살리사이드막 형성방법
KR100772262B1 (ko) 반도체 소자의 살리사이드 방지막 제조 방법
KR100630769B1 (ko) 반도체 소자 및 그 소자의 제조 방법
KR100585009B1 (ko) 반도체 소자의 게이트 전극 형성 방법
JP2009510715A (ja) イオン注入方法
KR100913324B1 (ko) 반도체 장치의 실리사이드막 형성 방법
KR100400305B1 (ko) Ｃｍｏｓ의 제조 방법
KR101037691B1 (ko) 반도체 소자 및 그의 제조방법
KR100649868B1 (ko) 반도체 소자의 제조 방법
KR100905182B1 (ko) 반도체 소자 형성 방법
KR100298463B1 (ko) 반도체 소자 및 그의 제조방법
CN113611605A (zh) 图案化结构的制作方法
KR100720399B1 (ko) 반도체 소자의 실리사이드 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 510000 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong

Patentee after: Yuexin Semiconductor Technology Co.,Ltd.

Address before: 510000 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong

Patentee before: Guangzhou Yuexin Semiconductor Technology Co.,Ltd.

CP01 Change in the name or title of a patent holder