JPS6288365A - 薄膜トランジスタの作製方法 - Google Patents
薄膜トランジスタの作製方法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 33
- 150000002500 ions Chemical class 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000013078 crystal Substances 0.000 claims abstract description 20
- 230000007935 neutral effect Effects 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 11
- 239000010410 layer Substances 0.000 abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 28
- 239000010408 film Substances 0.000 abstract description 13
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 7
- 239000011574 phosphorus Substances 0.000 abstract description 7
- 239000010453 quartz Substances 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 description 22
- -1 silicon ions Chemical class 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001720 carbohydrates Chemical class 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000001055 reflectance spectroscopy Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜１ランジスタの作製方法に関する。
本発明は、Ｖｒｉｌｌ！！！トランジスタの作製方法に
おいて、基板、ｌユに形成した半導体層に中性イオンを
注入し熱処理を施して結晶粒を成しさせた後、再度活性
領域を含む領域にイオン注入を行って熱処理を施すこと
により、半導体層の結晶粒径が大きく口、つ表面の平坦
性が良好で電気的特性の優れた薄膜トランジスタが得ら
れるように１７たちのである。
おいて、基板、ｌユに形成した半導体層に中性イオンを
注入し熱処理を施して結晶粒を成しさせた後、再度活性
領域を含む領域にイオン注入を行って熱処理を施すこと
により、半導体層の結晶粒径が大きく口、つ表面の平坦
性が良好で電気的特性の優れた薄膜トランジスタが得ら
れるように１７たちのである。
一般に薄膜］・ランジスタは、石英、ガラス等の絶縁基
板上にシリ：１ン等の半導体薄膜を被着形成し、この半
導体薄膜に活性領域、ソース領域及びドレイン領域を形
成して電Ｗ効果型１ランジスタ（ＦＥＴ）を構成するよ
うにしている。このような薄膜トランジスタとして、多
結晶半導体層の活性領域に対応する部分にイオン注入を
行って非晶質化し熱処理して固相成長さ・ｌ結晶粒径を
増大さ・１！て特性向」二を図った薄膜トランジスタの
作製法が提案されている（特開昭６０−１６４３１６号
）。
板上にシリ：１ン等の半導体薄膜を被着形成し、この半
導体薄膜に活性領域、ソース領域及びドレイン領域を形
成して電Ｗ効果型１ランジスタ（ＦＥＴ）を構成するよ
うにしている。このような薄膜トランジスタとして、多
結晶半導体層の活性領域に対応する部分にイオン注入を
行って非晶質化し熱処理して固相成長さ・ｌ結晶粒径を
増大さ・１！て特性向」二を図った薄膜トランジスタの
作製法が提案されている（特開昭６０−１６４３１６号
）。
通常、例えば薄膜トランジスタより成るＣ−ＭＯ３半導
体装置の形成においては、しきい値電圧ｖｔｈを制御す
るために′１色導体薄膜に所望の導電形の不純物をイオ
ン注入し、熱処理することが行われる。
体装置の形成においては、しきい値電圧ｖｔｈを制御す
るために′１色導体薄膜に所望の導電形の不純物をイオ
ン注入し、熱処理することが行われる。
また、結晶粒径を大きくして特性向［−を図る場合には
、シリコンの半導体薄膜に中性の例えばシリコンイオン
Ｓ１＋を注入し、続いてＶｔｈ制御用のイオン注入を行
って後熱処理して結晶粒の成長と活性化を同時に行うよ
うにした方法がとられている。
、シリコンの半導体薄膜に中性の例えばシリコンイオン
Ｓ１＋を注入し、続いてＶｔｈ制御用のイオン注入を行
って後熱処理して結晶粒の成長と活性化を同時に行うよ
うにした方法がとられている。
■−述したようにｖｔｈを制御するためのイオン注入を
１回行った後、熱処理を１回施す従来の薄膜トランジス
タの作製方法においては、半導体薄膜の表面が平坦にな
らず、凹凸が存在していた。また、電気的特性を向上さ
せるために中性イオンの注入を行い、続いてｖｔｈを制
御するためのイオン注入を行った後、熱処理を１回施す
方法においても、半導体薄膜の粒径が大きくなって特性
は向−卜するが、半導体薄膜の表面は充分な平坦度が得
られない。このように半導体薄膜の表面が平坦化されな
い結果、ｖｔｈがゲート内で不均一になる、移動度μが
小さくなる、半導体薄膜上の５ｉ０２膜の耐圧が劣化す
る等の電気的特性の劣化が生じるものであった。
１回行った後、熱処理を１回施す従来の薄膜トランジス
タの作製方法においては、半導体薄膜の表面が平坦にな
らず、凹凸が存在していた。また、電気的特性を向上さ
せるために中性イオンの注入を行い、続いてｖｔｈを制
御するためのイオン注入を行った後、熱処理を１回施す
方法においても、半導体薄膜の粒径が大きくなって特性
は向−卜するが、半導体薄膜の表面は充分な平坦度が得
られない。このように半導体薄膜の表面が平坦化されな
い結果、ｖｔｈがゲート内で不均一になる、移動度μが
小さくなる、半導体薄膜上の５ｉ０２膜の耐圧が劣化す
る等の電気的特性の劣化が生じるものであった。
本発明は、上述の点に鑑み、結晶粒径を増大させると同
時に、表面の平坦性を良好にし、電気的特性を向、Ｆ、
さセることができる薄膜１ランジスタの作製方法を提供
するものである。
時に、表面の平坦性を良好にし、電気的特性を向、Ｆ、
さセることができる薄膜１ランジスタの作製方法を提供
するものである。
ｃ問題点を解決するための手段］
本発明は、基Ｆｊ、（１１上に形成した甲導体Ｊｉｍ
（２１に中性イオンを注入した後熱処理を施しで結晶粒
を成長させた後、再度活性領域（２ａ）を含む領域に第
２のイオン注入を行って熱処理を施す。これ以後は、通
常のように活性領域（２ａ） 、Ｉ： Ｌこゲート絶縁
膜（３）を介してゲー］・電極（４）を形成した後、ソ
ース領域（５）及びドレイン領域（６１に所望導電形の
不純物をイオン注入し、熱処理して活ＰＦ化する。次で
ｒ−間絶縁膜（７）を形成し、層間絶縁膜（７）に二Ｊ
ンタクト用窓孔を形成して後、例えばＡｌによるソース
電極（８）及びドレイン電極（９）を形成して薄膜トラ
ンジスタを得る。
（２１に中性イオンを注入した後熱処理を施しで結晶粒
を成長させた後、再度活性領域（２ａ）を含む領域に第
２のイオン注入を行って熱処理を施す。これ以後は、通
常のように活性領域（２ａ） 、Ｉ： Ｌこゲート絶縁
膜（３）を介してゲー］・電極（４）を形成した後、ソ
ース領域（５）及びドレイン領域（６１に所望導電形の
不純物をイオン注入し、熱処理して活ＰＦ化する。次で
ｒ−間絶縁膜（７）を形成し、層間絶縁膜（７）に二Ｊ
ンタクト用窓孔を形成して後、例えばＡｌによるソース
電極（８）及びドレイン電極（９）を形成して薄膜トラ
ンジスタを得る。
なお、ゲート絶縁膜（３）、ゲート電極（４）の形成及
びソース、ドレイン領域への不純物イオンの注入工程は
、上記第２のイオン注入の後に行い、その後に同時に熱
処理を行うようにしζもよい。ごのときには熱処理力月
回省略できる。
びソース、ドレイン領域への不純物イオンの注入工程は
、上記第２のイオン注入の後に行い、その後に同時に熱
処理を行うようにしζもよい。ごのときには熱処理力月
回省略できる。
例えば基板（１月二に多結晶Ｓｔ又は非晶質Ｓｉより成
る半導体Ｍ（２）を形成した場合には、中性イオンとし
てシリコンイオンＳｉ＋を注入する。また第２のイオン
注入としては、中性イオンを注入してもよく、又はＶｔ
ｈ制御用イオン注入を利用してもよく、又＃Ｊ： Ｖ
ｔｔｒ制御用イオン注入と中性イオン注入の組合せを利
用してもよい。第２のイオン注入は平坦化のためにｌ
Ｘ １０”個／ ｃＪ Ｊ以−Ｌのドーズ置が必要であ
る。
る半導体Ｍ（２）を形成した場合には、中性イオンとし
てシリコンイオンＳｉ＋を注入する。また第２のイオン
注入としては、中性イオンを注入してもよく、又はＶｔ
ｈ制御用イオン注入を利用してもよく、又＃Ｊ： Ｖ
ｔｔｒ制御用イオン注入と中性イオン注入の組合せを利
用してもよい。第２のイオン注入は平坦化のためにｌ
Ｘ １０”個／ ｃＪ Ｊ以−Ｌのドーズ置が必要であ
る。
また、ｖｔｈを制御するためのイオン注入を行う場合、
例えばＰ” 、 Ｂ” 、 ＢＦ２＋等を使用すること
ができる。結晶粒成長のための最初の中性イオン注入後
の熱処理及び第２のイオン注入後の熱処理は、それぞれ
６００℃以にの温度で行う。
例えばＰ” 、 Ｂ” 、 ＢＦ２＋等を使用すること
ができる。結晶粒成長のための最初の中性イオン注入後
の熱処理及び第２のイオン注入後の熱処理は、それぞれ
６００℃以にの温度で行う。
〔作用）
半導体（２）にイオン注入して熱処理する工程を２回行
うことで、半導体層（２）の表面の平坦性が良好となる
。また半導体層（２）は初めの中性イオンの注入で非晶
質化され、その後の熱処理によゲζ結品成長が起り結晶
粒径が増大する。（Ｍ−って、このミ１（導体層（２）
は結晶粒ｉ￥の増大と同時に表面の平ｉｌｌ性が確保さ
れる。この結果、移動度７１が大きくなる等の電気的特
性の向上が実現できる。
うことで、半導体層（２）の表面の平坦性が良好となる
。また半導体層（２）は初めの中性イオンの注入で非晶
質化され、その後の熱処理によゲζ結品成長が起り結晶
粒径が増大する。（Ｍ−って、このミ１（導体層（２）
は結晶粒ｉ￥の増大と同時に表面の平ｉｌｌ性が確保さ
れる。この結果、移動度７１が大きくなる等の電気的特
性の向上が実現できる。
以下、図面を参照して本発明の実施例をＮチャンネルＮ
膜ＭＯ３Ｉ−ランジスタの作製に適用した場合について
説明する。なお、Ｐチャンネル薄膜ＭＯＳトランジスタ
の作製についても同様に適用できる。
膜ＭＯ３Ｉ−ランジスタの作製に適用した場合について
説明する。なお、Ｐチャンネル薄膜ＭＯＳトランジスタ
の作製についても同様に適用できる。
先ず、第１図Ａに示すように、石英基板（１）上にＣＶ
Ｄ （化学気相ｒＡｈｌ法）で多結晶Ｓ（を例えば１０
０〜８００人の厚さに堆積して多結晶Ｓ１層（２）を形
成する。また、多結晶Ｓ１の代わりに水素化アモルファ
スシリコン（ａ−５ｉ ： ＩＩ ）を堆積してアモル
ファスＳｔ屓を形成しても良い。
Ｄ （化学気相ｒＡｈｌ法）で多結晶Ｓ（を例えば１０
０〜８００人の厚さに堆積して多結晶Ｓ１層（２）を形
成する。また、多結晶Ｓ１の代わりに水素化アモルファ
スシリコン（ａ−５ｉ ： ＩＩ ）を堆積してアモル
ファスＳｔ屓を形成しても良い。
次に第１図Ｂに示すように、多結晶Ｓ１層（２）Ｌこ中
性イオンのＳｔ＋を例えば２０〜４０ｋｅＶ、 ］、５
Ｘ１０１５ＩＩＩ ／ ｃＪの条件でイオン注入するこ
とにより、多結晶Ｓｌをアモルファス化さセる。
性イオンのＳｔ＋を例えば２０〜４０ｋｅＶ、 ］、５
Ｘ１０１５ＩＩＩ ／ ｃＪの条件でイオン注入するこ
とにより、多結晶Ｓｌをアモルファス化さセる。
次に、６００℃以１の熱処理を例えば１５時間施す。
これによりアモルファス化したＳｔが再び多結晶化され
、多結晶Ｓｉ中の結晶粒が成長して粒径が増大する。ま
た、多結晶シリコン層（２）はある程度平坦化される。
、多結晶Ｓｉ中の結晶粒が成長して粒径が増大する。ま
た、多結晶シリコン層（２）はある程度平坦化される。
次に第１図Ｃに示すように、多結晶Ｓｉ層（２）をエツ
チングして超薄膜化する。
チングして超薄膜化する。
次に第１図１）に示すように、活性領域（２ａ）を含む
領域にＳｉ＋をイオン注入する。このイオン注入は、平
坦化が］」的であるため、Ｓｉ＋は１．ＯＸ １０”１
１１ｄ ／ ｃ、Ａ以上の濃度で注入する必要がある。
領域にＳｉ＋をイオン注入する。このイオン注入は、平
坦化が］」的であるため、Ｓｉ＋は１．ＯＸ １０”１
１１ｄ ／ ｃ、Ａ以上の濃度で注入する必要がある。
次に第１図Ｅに示すよ・うに、多結晶Ｓｉ層（２１１の
所定部分にゲート酸化膜（３）と多結晶Ｓｉゲート電極
（４）を形成した後、リン［）＋をイオン注入してソー
ス領域（５）とドレイン領域（６）を形成する。
所定部分にゲート酸化膜（３）と多結晶Ｓｉゲート電極
（４）を形成した後、リン［）＋をイオン注入してソー
ス領域（５）とドレイン領域（６）を形成する。
次に６００℃以上の熱処理を施す。この熱処理で多結晶
シリコン層（２）の表面が平坦化され、同時にソース領
域（５）及びドレイン領域（６）の活性化がなされる。
シリコン層（２）の表面が平坦化され、同時にソース領
域（５）及びドレイン領域（６）の活性化がなされる。
次に第１図ドに示ずＪ、うに、眉間絶縁膜（７）とソー
ス電極（８）及びドレイン電極（９）を形成して本実施
例に係る薄膜ＭＯＳトランジスタ（１０）を得る。
ス電極（８）及びドレイン電極（９）を形成して本実施
例に係る薄膜ＭＯＳトランジスタ（１０）を得る。
このようにシリコンイオン注入後に熱処理を行い、百度
シリコンイオンを注入して熱処理を行うことにより、結
晶粒径を増大さ一１！ると共に、多結晶シリコン層（２
）の平ｉｌｌ性を向トさセることができる。
シリコンイオンを注入して熱処理を行うことにより、結
晶粒径を増大さ一１！ると共に、多結晶シリコン層（２
）の平ｉｌｌ性を向トさセることができる。
第２図は本発明の他の実施例である。
先ず、第２図Ａに示すように、石英基板ｆｌｉｔにＣＶ
Ｄで多結晶Ｓｉを例えば１００〜）（００人の厚さに堆
積して多結晶Ｓｉ層（２）を形成する。また、多結晶Ｓ
ｉのイ辷わりにアモルファスシリニ１ン（ａ−Ｓｉ ：
ＩＩ ）を堆積してアモルファス５ＩＩＷを形成して
も良い。
Ｄで多結晶Ｓｉを例えば１００〜）（００人の厚さに堆
積して多結晶Ｓｉ層（２）を形成する。また、多結晶Ｓ
ｉのイ辷わりにアモルファスシリニ１ン（ａ−Ｓｉ ：
ＩＩ ）を堆積してアモルファス５ＩＩＷを形成して
も良い。
次に第２図Ｂに示すように、多結晶Ｓｉ層（２）中に中
性イオンのＳｉ＋を２０〜４０ｋｅＶ、 １．５Ｘ １
０ト５個／（・−の条件でイオン注入することにより、
多結晶Ｓｔをアモルファス化さ・υる。
性イオンのＳｉ＋を２０〜４０ｋｅＶ、 １．５Ｘ １
０ト５個／（・−の条件でイオン注入することにより、
多結晶Ｓｔをアモルファス化さ・υる。
次に、６００℃以りの熱処理を１５時間施してアモルフ
ァス化したＳＬを肉び多結晶化さ・１！る。これにより
多結晶Ｓｉ中の結晶粒が成長して粒径が増大する。
ァス化したＳＬを肉び多結晶化さ・１！る。これにより
多結晶Ｓｉ中の結晶粒が成長して粒径が増大する。
次に第２図Ｃに示すように、多結晶Ｓｉ層（２）をエツ
チングして超薄膜化する。
チングして超薄膜化する。
次に第２図りに示すように、活性領域（２ａ）を含む領
域にしきい値電圧ｖｔｈ制御用のリンイオンＰ＋をイオ
ン注入する。
域にしきい値電圧ｖｔｈ制御用のリンイオンＰ＋をイオ
ン注入する。
次に第２図Ｅに示すように、多結晶Ｓｉ屓（２）上の所
定部分にゲート酸化膜（３）と多結晶Ｓｉゲート電極（
４）を形成した後、リンＰ＋をイオン注入してソース領
域（５）とドレイン領域（６）を形成する。
定部分にゲート酸化膜（３）と多結晶Ｓｉゲート電極（
４）を形成した後、リンＰ＋をイオン注入してソース領
域（５）とドレイン領域（６）を形成する。
次に６００ ’Ｃ以−Ｆの熱処理を１５時間施す。この
２回目の熱処理により、多結晶Ｓｉ層（２）の平坦性が
向上する。同時にソース領域（５）及びドレイン領域（
６）の活性化がなされる。
２回目の熱処理により、多結晶Ｓｉ層（２）の平坦性が
向上する。同時にソース領域（５）及びドレイン領域（
６）の活性化がなされる。
次に第２図Ｆに示すように、層間絶縁膜（７）とソース
電極（８）及びドレイン電極（９）を形成して本実施例
に係る薄膜ＭＯ３Ｉ−ランジスタ００）を得る。
電極（８）及びドレイン電極（９）を形成して本実施例
に係る薄膜ＭＯ３Ｉ−ランジスタ００）を得る。
第３図は本発明のさらに他の実施例である。本例は第２
図の例に於てｖｔｈ制御用のイオン注入では平坦化が不
充分な場合にさらに中性イオンの注入を行うようにした
場合である。
図の例に於てｖｔｈ制御用のイオン注入では平坦化が不
充分な場合にさらに中性イオンの注入を行うようにした
場合である。
先ず、第３図へに示すように、石英基板（１１トにＣＶ
Ｄで多結晶Ｓｉを例えば１００〜８００人の厚さに堆積
して多結晶Ｓ ｉｌ＃ （２１を形成する。
Ｄで多結晶Ｓｉを例えば１００〜８００人の厚さに堆積
して多結晶Ｓ ｉｌ＃ （２１を形成する。
次に第３図Ｂに示すように、多結晶Ｓｉ層（２）中に中
性イオンのＳｔ＋を２０〜４０ｋｅｖ、 １．５Ｘ １
０１５個／ ｃ＋Ａの条件でイオン注入して多結晶Ｓ１
をアモルファス化させる。
性イオンのＳｔ＋を２０〜４０ｋｅｖ、 １．５Ｘ １
０１５個／ ｃ＋Ａの条件でイオン注入して多結晶Ｓ１
をアモルファス化させる。
次に、６００℃以１−の熱処理を１５時間施してアモル
ファス化したＳｌを再び多結晶化させる。これにより多
結晶Ｓｉ中の結晶粒が成長して粒径が大きくなる。
ファス化したＳｌを再び多結晶化させる。これにより多
結晶Ｓｉ中の結晶粒が成長して粒径が大きくなる。
次に第３図Ｃに示すように、多結晶５ｌｆ２１をエツチ
ングで超薄膜化した後、第３図りに示すように活性領域
（２ａ）を含む領域にＶｔｈ制御用のリンイオンＰ＋を
イオン注入する。
ングで超薄膜化した後、第３図りに示すように活性領域
（２ａ）を含む領域にＶｔｈ制御用のリンイオンＰ＋を
イオン注入する。
次に第３図、Ｅに示すように、ト記リンイオンＰ＋のイ
オン注入によっては、ｊＩＺ ３１１化が不充分な場合
には中性イオンの３１＋を更にイオン注入する。
オン注入によっては、ｊＩＺ ３１１化が不充分な場合
には中性イオンの３１＋を更にイオン注入する。
次に第３図Ｆに示すように、多結晶Ｓｔ層（２）」−の
所定部分にゲート酸化膜（３）と多結晶Ｓｉゲート電極
（４）を形成した後、リンＰ＋をイオン注入してソース
領域（５）とドレイン領域（６）を形成する。
所定部分にゲート酸化膜（３）と多結晶Ｓｉゲート電極
（４）を形成した後、リンＰ＋をイオン注入してソース
領域（５）とドレイン領域（６）を形成する。
次に６００℃以上の熱処理を１５時間施す。これにより
、多結晶シリコン層（２）の表面は平坦化され、同時に
ソース領域（５）及びドレイン領域（６）の活性化がな
される。
、多結晶シリコン層（２）の表面は平坦化され、同時に
ソース領域（５）及びドレイン領域（６）の活性化がな
される。
次に第３図Ｇに示すように、絶縁層（７）とソース電極
（８）及びドレイン電極（９）を形成して本実施例に係
る薄膜ＭＯ３Ｉ−ランジスタ００）を得る。
（８）及びドレイン電極（９）を形成して本実施例に係
る薄膜ＭＯ３Ｉ−ランジスタ００）を得る。
第４図に本発明に基づき平坦化した多結晶ＳＩＮの平坦
化度を紫外反射分光スペクトル（４，４ｅＶ ）で測定
したグラフを示す。この実験に係る多結晶Ｓ１層は、５
１基板上にＣＶＤで５ｔ０２を４９２７人の厚さに堆積
し、この３１０２層上にＣＶＤ（６１０°Ｃ）で多結晶
Ｓｔを８００人の厚さに堆積することにより形成したも
のである。そして、この多結晶Ｓｉ層に対して先ず４０
ｋｅＶ 、 １．５Ｘ ｔｏ”個／ ｃＪの条件でＳ
ｉ”をイオン注入してアモルファス化した後、６００℃
で２４時間熱処理して再び多結晶化さゼ（粒径は約１１
７ｍになる）、次に４０ｋｅＶ、５ Ｘ １０” ＩＩ
ＩＪ／Ｃｄの条件でＰ＋をイオン注入した後、 ６００
’（：で３０時間熱処理を施すことにより平）１４化
した。また、第５図は比較例として、−１−記実験にお
けるＳｌ＋のイオン注入後の熱処理を施さない多結晶Ｓ
１層、即ちアモルファス化させた状態の多結晶Ｓｉ層に
続けてリンイオンＰ＋をイオン注入し、しかる後同時に
熱処理を施した多結晶５ｉｒｉＷ！こついて紫外反射分
光スペクトルを測定したグラフである。第４図及び第５
図より、本発明によれば、平１１１度の良好な多結晶Ｓ
ｉ層が得られることがわかる。
化度を紫外反射分光スペクトル（４，４ｅＶ ）で測定
したグラフを示す。この実験に係る多結晶Ｓ１層は、５
１基板上にＣＶＤで５ｔ０２を４９２７人の厚さに堆積
し、この３１０２層上にＣＶＤ（６１０°Ｃ）で多結晶
Ｓｔを８００人の厚さに堆積することにより形成したも
のである。そして、この多結晶Ｓｉ層に対して先ず４０
ｋｅＶ 、 １．５Ｘ ｔｏ”個／ ｃＪの条件でＳ
ｉ”をイオン注入してアモルファス化した後、６００℃
で２４時間熱処理して再び多結晶化さゼ（粒径は約１１
７ｍになる）、次に４０ｋｅＶ、５ Ｘ １０” ＩＩ
ＩＪ／Ｃｄの条件でＰ＋をイオン注入した後、 ６００
’（：で３０時間熱処理を施すことにより平）１４化
した。また、第５図は比較例として、−１−記実験にお
けるＳｌ＋のイオン注入後の熱処理を施さない多結晶Ｓ
１層、即ちアモルファス化させた状態の多結晶Ｓｉ層に
続けてリンイオンＰ＋をイオン注入し、しかる後同時に
熱処理を施した多結晶５ｉｒｉＷ！こついて紫外反射分
光スペクトルを測定したグラフである。第４図及び第５
図より、本発明によれば、平１１１度の良好な多結晶Ｓ
ｉ層が得られることがわかる。
本発明によれば、基板上に形成した半導体層に中性イオ
ンを注入した後に熱処理を行って、結晶粒を成長させ、
次で再度活性領域を含む領域にイオン注入を行った後に
熱処理を行うことにより、半導体層の平坦性を向上させ
ることができる。即ち、結晶粒径を増大させると同時に
半導体層の平坦性を良好ならしめ得る。従って、結晶粒
径が大きくなることによる特性向上と併せて、平坦性が
同一ヒすることによって、移動度μが大きくなること、
ｖｔｈがゲート内で均一になること、半導体層」二の５
ｉ０２膜の耐圧が向上すること等の電気的特性が向上す
る。
ンを注入した後に熱処理を行って、結晶粒を成長させ、
次で再度活性領域を含む領域にイオン注入を行った後に
熱処理を行うことにより、半導体層の平坦性を向上させ
ることができる。即ち、結晶粒径を増大させると同時に
半導体層の平坦性を良好ならしめ得る。従って、結晶粒
径が大きくなることによる特性向上と併せて、平坦性が
同一ヒすることによって、移動度μが大きくなること、
ｖｔｈがゲート内で均一になること、半導体層」二の５
ｉ０２膜の耐圧が向上すること等の電気的特性が向上す
る。
第１図Ａ−Ｆ、第２図Ａ−Ｆ及び第３図Ａ−Ｇは本実施
例の工程図、第４図は本発明に係る多結晶Ｓ１層につい
て紫外反射分光スペクトルを測定したグラフ、第５図は
比較例について紫外反射分光スペクトルを測定したグラ
フである。 （１１は石英基板、（２）は多結晶Ｓｔ層、ＯＩは薄膜
ＭＯＳトランジスタである。 二 − づ ツ ー 旧 型 可 坤 軍 叩 く ＝ Ｈ区 （。 雰塚 麺 ネζ ζコ 二 − 一 口 □□□ ｌ−１区 μｓ 弐 坤 室 叩 −＝ 口１ Ｎ 主塚 鼻 Ｑり ミ１ チ Ｃ旧 摩 １← 水 叩 ＜ ＝ Ｑ口 上乙 単変 イ列 に イ爪 第５図 る７″フフ
例の工程図、第４図は本発明に係る多結晶Ｓ１層につい
て紫外反射分光スペクトルを測定したグラフ、第５図は
比較例について紫外反射分光スペクトルを測定したグラ
フである。 （１１は石英基板、（２）は多結晶Ｓｔ層、ＯＩは薄膜
ＭＯＳトランジスタである。 二 − づ ツ ー 旧 型 可 坤 軍 叩 く ＝ Ｈ区 （。 雰塚 麺 ネζ ζコ 二 − 一 口 □□□ ｌ−１区 μｓ 弐 坤 室 叩 −＝ 口１ Ｎ 主塚 鼻 Ｑり ミ１ チ Ｃ旧 摩 １← 水 叩 ＜ ＝ Ｑ口 上乙 単変 イ列 に イ爪 第５図 る７″フフ
Claims (1)
- 基板上に形成した半導体層に中性イオンを注入した後熱
処理を施して結晶粒を成長させた後、再度活性領域を含
む領域にイオン注入を行って、熱処理を施すことを特徴
とする薄膜トランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22918285A JPS6288365A (ja) | 1985-10-15 | 1985-10-15 | 薄膜トランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22918285A JPS6288365A (ja) | 1985-10-15 | 1985-10-15 | 薄膜トランジスタの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288365A true JPS6288365A (ja) | 1987-04-22 |
Family
ID=16888083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22918285A Pending JPS6288365A (ja) | 1985-10-15 | 1985-10-15 | 薄膜トランジスタの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288365A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415982A (en) * | 1987-07-09 | 1989-01-19 | Ricoh Kk | Thin film transistor |
| JPH0320084A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
| JPH06349856A (ja) * | 1993-03-18 | 1994-12-22 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH07231095A (ja) * | 1994-02-01 | 1995-08-29 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
| CN115020335A (zh) * | 2022-08-09 | 2022-09-06 | 广州粤芯半导体技术有限公司 | 半导体结构的形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176930A (ja) * | 1982-04-12 | 1983-10-17 | Yukio Yasuda | 半導体装置の製造方法 |
| JPS60164316A (ja) * | 1984-02-06 | 1985-08-27 | Sony Corp | 半導体薄膜の形成方法 |
-
1985
- 1985-10-15 JP JP22918285A patent/JPS6288365A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176930A (ja) * | 1982-04-12 | 1983-10-17 | Yukio Yasuda | 半導体装置の製造方法 |
| JPS60164316A (ja) * | 1984-02-06 | 1985-08-27 | Sony Corp | 半導体薄膜の形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415982A (en) * | 1987-07-09 | 1989-01-19 | Ricoh Kk | Thin film transistor |
| JPH0320084A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
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| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH07231095A (ja) * | 1994-02-01 | 1995-08-29 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
| CN115020335A (zh) * | 2022-08-09 | 2022-09-06 | 广州粤芯半导体技术有限公司 | 半导体结构的形成方法 |
| CN115020335B (zh) * | 2022-08-09 | 2022-11-04 | 广州粤芯半导体技术有限公司 | 半导体结构的形成方法 |
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