JP2556850B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- 239000010409 thin film Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 title description 17
- 239000010408 film Substances 0.000 claims description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 238000005984 hydrogenation reaction Methods 0.000 description 11
- 239000010410 layer Substances 0.000 description 8
- 238000002513 implantation Methods 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 239000005297 pyrex Substances 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は大面積のアクティブ・マトリックス液晶ディ
スプレイ並びに三次元素子等に応用される多結晶シリコ
ンを用いた薄膜トランジスタに関するものであり、特に
多結晶シリコンゲートの薄膜化によって高性能化を図る
ようにした薄膜トランジスタの製造方法に関するもので
ある。
スプレイ並びに三次元素子等に応用される多結晶シリコ
ンを用いた薄膜トランジスタに関するものであり、特に
多結晶シリコンゲートの薄膜化によって高性能化を図る
ようにした薄膜トランジスタの製造方法に関するもので
ある。
〈従来の技術〉 近年、多結晶シリコン薄膜を能動領域として用いるMI
S型FETはSOI（Sillicon on Insulator）デバイスへの適
用や、液晶ディスプレイ表示素子用の薄膜トランジスタ
（TFT）としての応用などに関し、盛んに研究が進めら
れている。これ等の素子特性は活性層として用いられる
多結晶シリコン薄膜に大きく影響される。多結晶シリコ
ン薄膜の膜質は主に薄膜を構成する結晶粒の粒径及び結
晶粒界に存在するダングリングボンドにより決定され、
一般にダングリングボンドが少ないほど良好である。膜
質を改善する手段として高温アニールを行なうことで結
晶粒の粒径を拡大し、結晶粒界中のダングリングボンド
の密度を低減させることが行なわれるが、これだけでは
粒界のダングリングボンドを消滅させることはできず、
通常さらに水素プラズマによりダングリングボンドをタ
ーミネイトすること（水素化）でバンドギャップ中に形
成している局在準位を減少させている。
S型FETはSOI（Sillicon on Insulator）デバイスへの適
用や、液晶ディスプレイ表示素子用の薄膜トランジスタ
（TFT）としての応用などに関し、盛んに研究が進めら
れている。これ等の素子特性は活性層として用いられる
多結晶シリコン薄膜に大きく影響される。多結晶シリコ
ン薄膜の膜質は主に薄膜を構成する結晶粒の粒径及び結
晶粒界に存在するダングリングボンドにより決定され、
一般にダングリングボンドが少ないほど良好である。膜
質を改善する手段として高温アニールを行なうことで結
晶粒の粒径を拡大し、結晶粒界中のダングリングボンド
の密度を低減させることが行なわれるが、これだけでは
粒界のダングリングボンドを消滅させることはできず、
通常さらに水素プラズマによりダングリングボンドをタ
ーミネイトすること（水素化）でバンドギャップ中に形
成している局在準位を減少させている。
〈発明が解決しようとする問題点〉 しかしながら水素プラズマによる水素化の効果は充分
とは言えない状況にある。
とは言えない状況にある。
その理由は水素化すべきチャンネル領域の真上に厚い
ゲート電極が存在するためにゲート電極である多結晶シ
リコン中の局在準位により水素化の効果が著しく低下す
ることにある。従って、充分な水素化効率を得るために
はゲート電極を薄膜化することが必要であった。
ゲート電極が存在するためにゲート電極である多結晶シ
リコン中の局在準位により水素化の効果が著しく低下す
ることにある。従って、充分な水素化効率を得るために
はゲート電極を薄膜化することが必要であった。
しかしゲート電極の膜厚は（Ｉ）ゲート用多結晶シリ
コンを低抵抗化することが可能な膜厚を有すること、
（II）ソース，ドレイン部形成のための不純物注入に際
しチャンネル領域への不純物注入が阻止できる膜厚を有
すること、等の条件を満たさなくてはならない。
コンを低抵抗化することが可能な膜厚を有すること、
（II）ソース，ドレイン部形成のための不純物注入に際
しチャンネル領域への不純物注入が阻止できる膜厚を有
すること、等の条件を満たさなくてはならない。
加えて従来のプロセスに於てはゲート表面で不純物濃
度が最大となってゲート電極と配線金属のコンタクト抵
抗を低減しうるように不純物の投影飛程（Projection R
ange）に相当する深さまでゲート多結晶シリコン最表面
をエッチング除去する必要があった。このため精度を要
するエッチング工程が増えることになり、再現性確保の
ために工程誤差を考慮して多結晶シリコンを厚くする必
要があり、その薄膜化が困難であった。
度が最大となってゲート電極と配線金属のコンタクト抵
抗を低減しうるように不純物の投影飛程（Projection R
ange）に相当する深さまでゲート多結晶シリコン最表面
をエッチング除去する必要があった。このため精度を要
するエッチング工程が増えることになり、再現性確保の
ために工程誤差を考慮して多結晶シリコンを厚くする必
要があり、その薄膜化が困難であった。
本発明は上記の点に鑑みて創案されたものであり、多
結晶シリコンを活性層及びゲート電極とするMIS型電界
効果トランジスタにおいて水素化を容易にすることが可
能な極薄ゲート構造を提供し、ひいては低い閾値電圧と
高い移動度を実現する薄型トランジスタの製造方法を提
供することを目的としている。
結晶シリコンを活性層及びゲート電極とするMIS型電界
効果トランジスタにおいて水素化を容易にすることが可
能な極薄ゲート構造を提供し、ひいては低い閾値電圧と
高い移動度を実現する薄型トランジスタの製造方法を提
供することを目的としている。
〈問題点を解決するための手段及び作用〉 上記の目的を達成するため、本発明においては少なく
とも表面が絶縁物質である基板の一主面上に形成された
シリコン活性層にMIS型電界効果トランジスタを形成す
る薄膜トランジスタの製造方法において、ゲート電極を
形成する多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜上にシリコン酸化膜を堆積し、しかる後にゲート電
極となる領域及びその真上のシリコン酸化膜のみを残し
て剰余のシリコン酸化膜及び多結晶シリコン膜を除去
し、かかる状態でソース，ドレイン及びゲート領域に不
純物をイオン注入し、その後、上記シリコン活性層に水
素化処理をするように構成している。また、好ましく
は、上記のシリコン酸化膜の膜厚を、不純物注入濃度が
ゲート多結晶シリコン表面で最大に近くなり、かつ薄膜
化したゲートの下の活性層中に不純物が１×1013cm-2以
上注入されないように選ぶように構成している。
とも表面が絶縁物質である基板の一主面上に形成された
シリコン活性層にMIS型電界効果トランジスタを形成す
る薄膜トランジスタの製造方法において、ゲート電極を
形成する多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜上にシリコン酸化膜を堆積し、しかる後にゲート電
極となる領域及びその真上のシリコン酸化膜のみを残し
て剰余のシリコン酸化膜及び多結晶シリコン膜を除去
し、かかる状態でソース，ドレイン及びゲート領域に不
純物をイオン注入し、その後、上記シリコン活性層に水
素化処理をするように構成している。また、好ましく
は、上記のシリコン酸化膜の膜厚を、不純物注入濃度が
ゲート多結晶シリコン表面で最大に近くなり、かつ薄膜
化したゲートの下の活性層中に不純物が１×1013cm-2以
上注入されないように選ぶように構成している。
即ち、本発明においては少なくとも表面が絶縁物質で
ある基板の一主面上に形成された活性層にMIS型電界効
果トランジスタを形成する薄膜トランジスタにおいて、
ゲート絶縁膜上にゲート用多結晶シリコンを堆積し、次
いでシリコン酸化膜を堆積して、ゲート電極直上に位置
するシリコン酸化膜のみを残してエッチング除去し、さ
らにゲート電極となる多結晶シリコンをパターニング
し、そののちにソース、ドレイン及びゲートへの不純物
注入を行うことで、多結晶シリコンゲート電極の極薄膜
化を実現し、水素化を容易にしてトランジスタ特性を向
上させるものである。
ある基板の一主面上に形成された活性層にMIS型電界効
果トランジスタを形成する薄膜トランジスタにおいて、
ゲート絶縁膜上にゲート用多結晶シリコンを堆積し、次
いでシリコン酸化膜を堆積して、ゲート電極直上に位置
するシリコン酸化膜のみを残してエッチング除去し、さ
らにゲート電極となる多結晶シリコンをパターニング
し、そののちにソース、ドレイン及びゲートへの不純物
注入を行うことで、多結晶シリコンゲート電極の極薄膜
化を実現し、水素化を容易にしてトランジスタ特性を向
上させるものである。
多結晶シリコン上のシリコン酸化膜の膜厚は、ソース
及びドレイン領域を形成するための不純物注入工程によ
ってゲート多結晶シリコンは最表面近傍において不純物
濃度が最大となるようにドーピングされる。本発明に係
る工程を用いると水素化の阻止要因となる多結晶シリコ
ンゲートは以下に示すような理由により不純物注入に対
する阻止能を低下することなく極薄膜化が可能となる。
及びドレイン領域を形成するための不純物注入工程によ
ってゲート多結晶シリコンは最表面近傍において不純物
濃度が最大となるようにドーピングされる。本発明に係
る工程を用いると水素化の阻止要因となる多結晶シリコ
ンゲートは以下に示すような理由により不純物注入に対
する阻止能を低下することなく極薄膜化が可能となる。
（Ｉ） 多結晶シリコン中の不純物の投影飛程に相当す
る厚みを多結晶シリコン上のシリコン酸化膜が担うた
め、該投影飛程の厚みだけ多結晶シリコンは薄くでき
る。
る厚みを多結晶シリコン上のシリコン酸化膜が担うた
め、該投影飛程の厚みだけ多結晶シリコンは薄くでき
る。
（II） 酸化膜の存在によって多結晶シリコン中でのイ
オンチャンネリングが減少して更に薄くしても阻止能が
低下しない。
オンチャンネリングが減少して更に薄くしても阻止能が
低下しない。
（III） 前述したエッチング工程が不要のため、再現
性確保の為の膜厚余裕が小さくて済む。
性確保の為の膜厚余裕が小さくて済む。
以上のような作用，効果により極薄化されたゲート多
結晶シリコンは、水素化処理工程における効率が大幅に
向上し、その結果移動度が高く、閾値電圧が低くまたオ
ン−オフ比の大きなTFTが実現できる。
結晶シリコンは、水素化処理工程における効率が大幅に
向上し、その結果移動度が高く、閾値電圧が低くまたオ
ン−オフ比の大きなTFTが実現できる。
〈実施例〉 従来のプロセス、特に低温プロセスにおいては充分な
水素化効率が得られていない。
水素化効率が得られていない。
そこで、本発明の一実施例として低温プロセスによる
多結晶薄膜トランジスタの作製で詳細に説明する。
多結晶薄膜トランジスタの作製で詳細に説明する。
第１図（ａ）〜（ｆ）はそれぞれ本発明の一実施例と
しての各製造プロセスにおける素子断面を示す図であ
る。
しての各製造プロセスにおける素子断面を示す図であ
る。
本発明を実施するにあたり、少なくとも表面が絶縁物
質である基板として、パイレックスガラス基板１を用
い、第１図（ａ）に示すように、まず有機洗浄及び酸洗
浄したパイレックスガラス基板１上に真空蒸着法により
1000Åの多結晶シリコン薄膜２を蒸着し、活性層部をパ
ターニングして形成した。次いで第１図（ｂ）に示すよ
うに常圧CVD法により420℃でゲート絶縁膜となるシリコ
ン酸化膜３を500Å堆積し、酸素雰囲気中550℃で２時間
アニールを行ないシリコン酸化膜３の緻密化をはかっ
た。
質である基板として、パイレックスガラス基板１を用
い、第１図（ａ）に示すように、まず有機洗浄及び酸洗
浄したパイレックスガラス基板１上に真空蒸着法により
1000Åの多結晶シリコン薄膜２を蒸着し、活性層部をパ
ターニングして形成した。次いで第１図（ｂ）に示すよ
うに常圧CVD法により420℃でゲート絶縁膜となるシリコ
ン酸化膜３を500Å堆積し、酸素雰囲気中550℃で２時間
アニールを行ないシリコン酸化膜３の緻密化をはかっ
た。
次いで第１図（ｃ）に示すように、前述の真空蒸着法
で多結晶シリコン膜４を500Å堆積した後、この上に常
圧CVD法でシリコン酸化膜５を500Å堆積した後パターニ
ングしてゲート電極を形成した。次に第１図（ｄ）に示
すようにリンイオン（31Ｐ+）を50keVで1.5×1015個/cm
2注入した。そののち層間絶縁膜となるシリコン酸化膜
６を常圧CVD法で5000Å堆積し、リンイオン（31Ｐ+）活
性化のために窒素雰囲気中550℃で70時間アニールを行
なった。次に第１図（ｅ）に示すようにソース及びドレ
イン部のコンタクトホール７及び８を開孔し、スパッタ
法でAlSiを5000Å堆積した後、第１図（ｆ）に示すよう
にソース電極９及びドレイン電極10をパターニングし
た。最後に水素雰囲気中440℃で30分間アニールを行な
った後、水素プラズマで水素化を行なった。水素化は基
板温度300℃水素／窒素比1:1,圧力１Torr,Rfpower280mW
/cm2，処理時間５時間で行なった。
で多結晶シリコン膜４を500Å堆積した後、この上に常
圧CVD法でシリコン酸化膜５を500Å堆積した後パターニ
ングしてゲート電極を形成した。次に第１図（ｄ）に示
すようにリンイオン（31Ｐ+）を50keVで1.5×1015個/cm
2注入した。そののち層間絶縁膜となるシリコン酸化膜
６を常圧CVD法で5000Å堆積し、リンイオン（31Ｐ+）活
性化のために窒素雰囲気中550℃で70時間アニールを行
なった。次に第１図（ｅ）に示すようにソース及びドレ
イン部のコンタクトホール７及び８を開孔し、スパッタ
法でAlSiを5000Å堆積した後、第１図（ｆ）に示すよう
にソース電極９及びドレイン電極10をパターニングし
た。最後に水素雰囲気中440℃で30分間アニールを行な
った後、水素プラズマで水素化を行なった。水素化は基
板温度300℃水素／窒素比1:1,圧力１Torr,Rfpower280mW
/cm2，処理時間５時間で行なった。
第２図は上記のようにして作製した薄膜トランジスタ
のゲート電圧対ドレイン電流特性を示したものであり、
同図においてＡはゲート電極の膜厚が1500Åで水素化を
施してないもの、Ｂはゲート電極の膜厚が1500Åで水素
化を施しているもの、Ｃは上記の実施例で作製したゲー
ト電極の膜厚が500Åで水素化を施しているものであ
る。尚この薄膜トランジスタのチャンネル長及びチャン
ネル幅は共に10μｍであり、ソースに対するドレインの
バイアス電圧は＋1Vである。
のゲート電圧対ドレイン電流特性を示したものであり、
同図においてＡはゲート電極の膜厚が1500Åで水素化を
施してないもの、Ｂはゲート電極の膜厚が1500Åで水素
化を施しているもの、Ｃは上記の実施例で作製したゲー
ト電極の膜厚が500Åで水素化を施しているものであ
る。尚この薄膜トランジスタのチャンネル長及びチャン
ネル幅は共に10μｍであり、ソースに対するドレインの
バイアス電圧は＋1Vである。
この第２図より明らかなようにゲート電極を薄膜化す
ることにより水素化が容易になり閾値電圧が減少し、オ
ン電流が増大していることがわかる。
ることにより水素化が容易になり閾値電圧が減少し、オ
ン電流が増大していることがわかる。
なお、上記実施例ではゲート電極の膜厚に500Åを採
ったが、ゲート電極の膜質または要求されるトランジス
タ特性に応じてゲート電極及びその上のシリコン酸化膜
の膜厚を最適化する必要がある。また多結晶シリコンは
真空蒸着法に限らず、他の成膜法或いは低温で形成した
微結晶状態のシリコン膜、アモルファスシリコン膜、多
結晶シリコン膜にシリコンイオン（28Si+）を注入して
一部アモルファス化したシリコン膜を固相成長させたも
のを用いてもよい。またアニール温度に関しては基板及
び素子に悪影響を及ぼさない限りにおいてできるだけ高
温で行なうことが望ましい。
ったが、ゲート電極の膜質または要求されるトランジス
タ特性に応じてゲート電極及びその上のシリコン酸化膜
の膜厚を最適化する必要がある。また多結晶シリコンは
真空蒸着法に限らず、他の成膜法或いは低温で形成した
微結晶状態のシリコン膜、アモルファスシリコン膜、多
結晶シリコン膜にシリコンイオン（28Si+）を注入して
一部アモルファス化したシリコン膜を固相成長させたも
のを用いてもよい。またアニール温度に関しては基板及
び素子に悪影響を及ぼさない限りにおいてできるだけ高
温で行なうことが望ましい。
〈発明の効果〉 以上のように本発明によれば表面が絶縁物質である基
板上に薄膜トランジスタを形成するにあたって、ゲート
電極を形成する多結晶シリコン膜を薄膜化することが可
能となり、水素化工程の効率化を上げトランジスタの特
性を向上させることができる。これにより良好な特性を
有するTFTの製造が可能となりSOIデバイスや液晶ディス
プレイ表示素子用の薄膜トランジスタへの応用が期待さ
れる。
板上に薄膜トランジスタを形成するにあたって、ゲート
電極を形成する多結晶シリコン膜を薄膜化することが可
能となり、水素化工程の効率化を上げトランジスタの特
性を向上させることができる。これにより良好な特性を
有するTFTの製造が可能となりSOIデバイスや液晶ディス
プレイ表示素子用の薄膜トランジスタへの応用が期待さ
れる。
第１図（ａ）〜（ｆ）はそれぞれ本発明の一実施例とし
ての多結晶シリコン薄膜トランジスタの作製の各プロセ
スに於ける素子断面を示す図、第２図は本発明の一実施
例として作製した薄膜トランジスタ及び比較として作製
したトランジスタのゲート電圧対ドレイン電流特性を示
した図である。 １……パイレックスガラス（絶縁基板）、２……多結晶
シリコン薄膜（活性層）、３……シリコン酸化膜（ゲー
ト絶縁膜）、４……多結晶シリコン膜（ゲート電極）、
５……シリコン酸化膜（不純物注入深さ制御酸化膜）、
６……シリコン酸化膜（層間絶縁膜）、７……コンタク
トホール（ソース部）、８……コンタクトホール（ドレ
イン部）、９……AlSi（ソース電極）、10……AlSi（ド
レイン電極）。
ての多結晶シリコン薄膜トランジスタの作製の各プロセ
スに於ける素子断面を示す図、第２図は本発明の一実施
例として作製した薄膜トランジスタ及び比較として作製
したトランジスタのゲート電圧対ドレイン電流特性を示
した図である。 １……パイレックスガラス（絶縁基板）、２……多結晶
シリコン薄膜（活性層）、３……シリコン酸化膜（ゲー
ト絶縁膜）、４……多結晶シリコン膜（ゲート電極）、
５……シリコン酸化膜（不純物注入深さ制御酸化膜）、
６……シリコン酸化膜（層間絶縁膜）、７……コンタク
トホール（ソース部）、８……コンタクトホール（ドレ
イン部）、９……AlSi（ソース電極）、10……AlSi（ド
レイン電極）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保田 靖 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (72)発明者 木場 正義 大阪市阿倍野区長池町22番22号 シャー プ株式会社内
Claims (1)
- 【請求項１】少なくとも表面が絶縁物質である基板の一
主面上に形成されたシリコン活性層にMIS型電界効果ト
ランジスタを形成する薄膜トランジスタの製造方法にお
いて、 ゲート電極を形成する多結晶シリコン膜を堆積し、 該多結晶シリコン膜上にシリコン酸化膜を堆積し、 しかる後にゲート電極となる領域及びその直上のシリコ
ン酸化膜のみを残して余剰のシリコン酸化膜及び多結晶
シリコン膜を除去し、かかる状態でソース、ドレイン及
びゲート領域に不純物をイオン注入し、その後、上記シ
リコン活性層に水素化処理をすることを特徴とする薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3427287A JP2556850B2 (ja) | 1987-02-16 | 1987-02-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3427287A JP2556850B2 (ja) | 1987-02-16 | 1987-02-16 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200571A JPS63200571A (ja) | 1988-08-18 |
| JP2556850B2 true JP2556850B2 (ja) | 1996-11-27 |
Family
ID=12409523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3427287A Expired - Fee Related JP2556850B2 (ja) | 1987-02-16 | 1987-02-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556850B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0687503B2 (ja) * | 1987-03-11 | 1994-11-02 | 株式会社日立製作所 | 薄膜半導体装置 |
-
1987
- 1987-02-16 JP JP3427287A patent/JP2556850B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63200571A (ja) | 1988-08-18 |
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