JP3500157B2 - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＩＳ型の電界効果トラ
ンジスタの製造方法に関するものである。 【０００２】 【従来の技術】アクティブマトリクス型液晶表示装置な
どに用いられる薄膜トランジスタ（ＴＦＴ）は、基本的
には図７（ａ）のように構成される。すなわち、ガラ
ス、セラミックスなどの基板１上にポリシリコンなどの
半導体薄膜２が形成されてパターニングされ、上面がＳ
ｉＯ2 などのゲート絶縁膜３で被覆される。薄膜トラン
ジスタのチャネル領域２Ｃのゲート絶縁膜３上にはタン
タル、ポリシリコンなどのゲート電極４が形成され、こ
れと自己整合的に不純物が半導体薄膜２にドーピングさ
れてソース領域２Ｓとドレイン領域２Ｄが形成される。
さらに、ＳｉＯ2 などの層間絶縁膜５が形成され、コン
タクトホールを介してソース領域２Ｓとドレイン領域２
Ｄに接続されたソース電極６Ｓとドレイン電極６Ｄが設
けられる。 【０００３】この様な構造の薄膜トランジスタを工程最
高温度が６００℃程度の低温工程で作成する場合、半導
体薄膜２はソース・ドレイン領域の活性化を行う為に通
常１０００オングストローム以上の膜厚が必要とされ
る。図８は半導体薄膜２のチャンネル領域２Ｃの厚さと
オン／オフ比の関係を示している。薄膜が５０ｎｍ（５
００オングストローム）を越えると、オフ電流が急増す
る為、オン／オフ比が大きく劣化する。 【０００４】一方、従来構造の薄膜トランジスタを高温
工程で作成する場合はソース・ドレイン領域の活性化を
１０００℃程度の高温で行う事ができるため、半導体膜
２の膜厚を５００オングストローム程度と薄くすること
が可能となり、比較的高いオン／オフ比が確保され得
る。 【０００５】 【発明が解決しようとする課題】しかるに従来の技術に
は以下に記するような課題がある。まず、従来構造の薄
膜トランジスタを採用した場合、工程最高温度が１００
０℃以上の高温工程でしか自己整合型薄膜半導体装置を
製造出来ない為、高価な溶融石英基板の使用が義務づけ
られ製品価格の高騰という問題がある。加えて、高温工
程が故、基板のそり、ゆがみ等の変型が生じ、小型の石
英基板以外は使用し得ず、大型化が困難であった。更に
小型基板に高温工程で製造した場合であっても、ソース
・ドレイン電極形成のコンタクト・ホール開穴の際、し
ばしば半導体薄膜２が基板から剥がれたり、電極形成後
もコンタクト抵抗が大きくなり、トランジスタ特性を実
質的に低下させてしまうなど、生産性を低める原因とな
り、安定的な大量生産が難しかった。 【０００６】一方、低温工程で従来構造の薄膜トランジ
スタを作成した場合、前述の如く、半導体膜の薄膜化が
困難である為、オフ電流が高く、結果としてオン／オフ
比の小さい薄膜トランジスタ以外製造し得ず、実用化に
至っていない。 【０００７】本発明は上記の課題の解決を目指したもの
で、その目的とする所は、オン／オフ比の高い良好な薄
膜トランジスタを安定的に製造し得る薄膜半導体装置の
製造方法を提供することにある。 【０００８】 【課題を解決するための手段】少なくとも表面が絶縁性
物質である基板の一方面上に、ドナーまたはアクセプタ
となる不純物を含むソース領域及びドレイン領域と、前
記ソース領域と前記ドレイン領域を結ぶチャンネル領域
とを構成する半導体膜と、少なくとも前記チャンネル領
域を被覆するように形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されたゲート電極とを具備し、前記
チャンネル領域の半導体膜は少なくとも二種類の異なっ
た膜厚を有する部分により形成されてなるＭＩＳ型電界
効果トランジスタの製造方法において、基板に第１半導
体膜を堆積する工程と、前記第１半導体膜をパターニン
グする工程と、前記基板上及びパターニングされた前記
第１半導体膜上に第２半導体膜を堆積する工程と、一対
の拡大部とこれらを一体連結する等幅状連結部とからな
るダンベル状に前記第２半導体膜をパターニングするこ
とで、前記第２半導体膜の前記等幅状連結部の一部及び
前記一対の拡大部、並びに前記第１半導体膜の一部が重
なってなる膜厚の厚い部位、前記第２半導体膜のみから
なり前記等幅状連結部の他の部分からなる膜厚の薄い部
位、及び前記第１半導体膜のみからなる膜厚の薄い部位
を形成する工程と、ゲート絶縁膜を形成する工程と、前
記膜厚の厚い部位の一部であって前記等幅状連結部を含
む部分、前記第２半導体膜のみからなる膜厚の薄い部位
の全体、及び前記第１半導体膜のみからなる膜厚の薄い
部位の一部に平面的に重なるようにゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記第１及び
前記第２半導体膜にイオン注入装置を用いて前記不純物
を添加し、ソース領域、ドレイン領域及びチャンネル領
域を形成する工程と、を備えてなり、前記チャンネル領
域において、前記第２半導体膜の幅が前記第１半導体膜
の幅よりも小さくなるように前記パターニングするとと
もに、前記チャンネル領域内の前記膜厚の厚い部位を前
記ソース領域及び前記ドレイン領域と接する領域に形成
することを特徴とする。 【０００９】 【００１０】 【００１１】 【作用】本発明による薄膜トランジスタは、チャネル領
域の半導体薄膜において、一部が厚くされ、したがって
他の薄い部分によって十分なオン／オフ比が確保され
る。そして、ソース領域およびドレイン領域が厚くされ
ることで、添加された不純物の低温での十分な活性化が
可能になる。 【００１２】 【実施例】以下、添付図面により本発明の実施例を説明
するが、同一要素には同一符号を付すこととして、重複
する説明を省略する。 【００１３】図１は実施例に係る薄膜トランジスタの基
本構成を示す断面図である。図示の通り、基板１には半
導体薄膜２がパターン形成されているが、この半導体薄
膜２はチャネル領域２Ｃの中央部分において薄く、ソー
ス領域２Ｓおよびドレイン領域２Ｄとその近傍のチャネ
ル領域２Ｃの両側部分において厚くされている。そし
て、ゲート電極４と整合してポリシリコンなどの半導体
薄膜２にドナーまたはアクセプタとなる不純物がドーピ
ングされている。 【００１４】この構造において、チャネル領域２Ｃの中
央部の薄厚を５００オングストローム以下とすると、十
分なオン／オフ比が確保される。そして、イオン注入は
厚い部分の半導体薄膜２にのみなされるので、６００℃
以下の低温による活性化をなし得る。また、ソース電極
６Ｓおよびドレイン電極６Ｄのコンタクト部において半
導体薄膜２が厚くされているので、コンタクトホール開
穴時に半導体薄膜が剥れる問題を回避出来、またソース
・ドレイン電極のコンタクトを良好にできる。 【００１５】次に、図２および図３を参照して、第１実
施例の製造方法を説明する。なお、図２（ａ）〜（ｄ）
は図３（ａ）〜（ｄ）の断面図である。まず、ガラス、
セラミックスなどの板材１１上に膜質の良好な絶縁膜１
２を形成し、これを基板１とする。次に、下側半導体薄
膜２１をポリシリコンで形成し、パターニングする（図
２，３（ａ）参照）。ここで、堆積は温度６００℃で減
圧ＣＶＤ法を用い、ＳｉＨ4 の流量は１１［ＳＣＣ
Ｍ］、シラン分圧は５．７ｍｔｏｒｒ、厚さは１５００
オングストロームとする。 【００１６】次に、下側半導体薄膜２１と同一条件で上
側半導体薄膜２２を形成する。但し、その厚さは２５０
オングストロームとし、パターニングにより薄膜トラン
ジスタをなす半導体薄膜２を形成する（図２，３（ｂ）
参照）。 【００１７】次に、ＥＣＲ−ＣＶＤ法によりＳｉＯ2 を
堆積し、ゲート絶縁膜３を形成する。このとき、基板１
の温度は１００℃で、厚さは１５００オングストローム
とする。 【００１８】次に、減圧ＣＶＤ法によりリン（Ｐ）をド
ープしたポリシリコンを、６００℃で３０００オングス
トロームの厚さに堆積し、次に常圧ＣＶＤ法によりＳｉ
Ｏ2 を３００℃で１５００オングストロームの厚さに堆
積し、パターニングしてゲート電極４とキャップ絶縁膜
４１の２層構造を薄膜トランジスタのチャネル領域２Ｃ
上に形成する。そして、この２層構造をマスクとして、
質量分析器の付いたイオン注入装置を用いてリン（31Ｐ
+ ）イオンを注入することにより、ｎ型のドレイン領域
２Ｄとソース領域２Ｓを形成する（図２，３（ｃ）参
照）。本実施例では31Ｐ+ を１１０ＫｅＶで３×１０15
／ｃｍ2 打ち込んだ。 【００１９】しかる後、Ｎ2 ガスの雰囲気中で、６００
℃で２時間のアニールを行ない、不純物のドーピング部
を活性化する。本実施例では、厚い半導体薄膜２の部分
にのみ不純物がドーピングがされているので、活性化が
容易であり、ソース領域２Ｓおよびドレイン領域２Ｄの
シート抵抗は２，４２４オーム程度となる。 【００２０】次に、常圧ＣＶＤ法により３００℃でＳｉ
Ｏ2 を５０００オングストローム堆積し、層間絶縁膜５
を形成する。そして、Ｈ2 （水素）のドーピングを９５
ＫｅＶで２×１０16／ｃｍ2 の濃度で行ない、シリコン
の未結合手を水素で終端する。そして、３５０℃で２時
間の熱処理を行ない、コンタクトホールを形成して蒸着
法やスパッタ法によりソース電極６Ｓおよびドレイン電
極６Ｄを形成する（図２，３（ｄ）図示）。 【００２１】この際、ソース領域およびドレイン領域の
膜厚は１７５０オングストローム程度ある為、シリコン
膜の剥れや電極とのコンタクト不良等の問題は全く生ぜ
ぬように改善し得た。 【００２２】このようにして作製される自己整合型の薄
膜トランジスタは、次のようなものである。 【００２３】 長さ ；Ｌ＝５＋１０＋５μｍ 幅 ；Ｗ＝１０μｍ 移動度 ；μO ＝３．８ｃｍ2 ／Ｖ・ｓｅｃ オン電流；ＩON＝６．５４×１０-8Ａ オフ電流；ＩOFF ＝１．９１×１０-13 Ａ（ＶgS＝−
０．５Ｖ時） ここでチャンネル部の膜厚はソース領域側では１７５０
オングストローム、中心部が２５０オングストローム、
ドレイン領域側は１７５０オングストロームとなる。そ
れぞれの長さは５μｍ、１０μｍ、５μｍで、チャンネ
ル部全域の総計チャンネル長は２０μｍとなる。又、オ
ン電流ＩONはソース・ドレイン電圧ＶdS＝４Ｖ、ゲート
電圧ＶgS＝１０Ｖでトランジスタをオンにした状態に於
けるソース・ドレイン電流とした。更にオフ電流として
はソースドレイン電圧ＶdS＝４Ｖでのソース・ドレイン
電流の最小値を持って定義した。本実施例ではゲート電
圧ＶgS＝−０．５Ｖでオフ状態が得られた。 【００２４】この実施例が示す如く、本発明に限りばら
つきの原因となった制御不能なレーザー照射等を行う事
なく、低温工程でソース・ドレイン領域の活性化に成功
し、更に、チャンネル部の中心付近の膜厚を２５０オン
グストロームと薄くした為、トランジスタ・オフ時に於
けるリーク電流を十分低く抑えることが可能となった。
これに依り、低温工程であっても、ゲート電圧１０Ｖ程
度の変調に対して、５．５桁ものオン／オフ比を有する
自己整合型薄膜トランジスタが実現し得た。また、上側
半導体薄膜２２の平面形状については図３に代えて図４
のようになっていてもよい。図４（ａ）〜（ｄ）は図２
（ａ）〜（ｄ）に対応している。そして、図４（ｄ）に
おいて、膜厚の厚い部位を含むチャンネル領域と化す部
位の幅Ｗ１は、膜厚の薄いチャンネル領域と化す部位の
幅Ｗ２よりも大きくなるようにパターニングされてい
る。 【００２５】さらに、図５および図６のようになってい
てもよい。ここで、図５（ａ）〜（ｅ）の断面は図６
（ａ）〜（ｅ）の中心線での断面図である。まず、ガラ
ス、セラミックスなどの板材１１上に膜質の良好な絶縁
膜１２を形成し、これを基板１とする。次に、半導体薄
膜２１をポリシリコンで形成し、続いて後に薄い膜厚の
チャンネル領域と化す部位と、その近傍から該半導体薄
膜を除去するようにパターニングして、下側半導体薄膜
２１を形成する。 【００２６】（図５，６（ａ）参照）。ここで、堆積は
温度６００℃で減圧ＣＶＤ法を用い、ＳｉＨ4 の流量は
１１［ＳＣＣＭ］、シラン分圧は５．７ｍｔｏｒｒ、厚
さは１５００オングストロームとする。 【００２７】次に、下側半導体薄膜２１と同一条件で上
側半導体薄膜２２を形成する。（図５，６（ｂ）参照）
但し、その厚さは２５０オングストロームとし、トラン
ジスタ領域以外の下側半導体薄膜２１と上側半導体薄膜
２２を除去するパターニングにより、薄膜トランジスタ
のソース・ドレインおよびチャネル領域をなす半導体薄
膜２を形成する（図５，６（ｃ）参照）。 【００２８】次に、ＥＣＲ−ＣＶＤ法によりＳｉＯ2 を
堆積し、ゲート絶縁膜３を形成する。このとき、基板１
の温度は１００℃で、厚さは１５００オングストローム
とする。 【００２９】次に、減圧ＣＶＤ法により不純物としてリ
ン（Ｐ）をドープしたポリシリコンを、６００℃で３０
００オングストロームの厚さに堆積し、次に常圧ＣＶＤ
法によりＳｉＯ2 を３００℃で１５００オングストロー
ムの厚さに堆積し、パターニングしてゲート電極４とキ
ャップ絶縁膜４１の２層構造を薄膜トランジスタのチャ
ネル領域２Ｃ上に形成する。そして、この２層構造をマ
スクとして、質量分析器の付いたイオン注入装置を用い
てリン（31Ｐ+ ）イオンを注入することにより、ｎ型の
ドレイン領域２Ｄとソース領域２Ｓを形成する（図５，
６（ｄ）参照）。本実施例では31Ｐ+ を１１０ＫｅＶで
３×１０15／ｃｍ2 打ち込んだ。 【００３０】しかる後、Ｎ2 ガスの雰囲気中で、６００
℃で２時間のアニールを行ない、不純物のドーピング部
を活性化する。本実施例では、厚い半導体薄膜２の部分
にのみ不純物がドーピングがされているので、活性化が
容易であり、ソース領域２Ｓおよびドレイン領域２Ｄの
シート抵抗は２，４２４オーム程度となる。 【００３１】次に、常圧ＣＶＤ法により３００℃でＳｉ
Ｏ2 を５０００オングストローム堆積し、層間絶縁膜５
を形成する。そして、Ｈ2 （水素）のドーピングを９５
ＫｅＶで２×１０16／ｃｍ2 の濃度で行ない、シリコン
の未結合手を水素で終端する。そして、３５０℃で２時
間の熱処理を行ない、コンタクトホールを形成して蒸着
法やスパッタ法によりソース電極６Ｓおよびドレイン電
極６Ｄを形成する（図５，６（ｅ）図示）。 【００３２】上記の第１実施例によれば、ガラス基板を
用いた低温工程のみによって、特性のよい（オフ電流が
低くオン電流の高い）ｎチャネル型の自己整合型薄膜ト
ランジスタが得られる。また、本発明の構造を採用する
ことにより、高温工程に於いても歩留りを向上させ、多
くの薄膜トランジスタを安定的に製造することが可能と
なる。本実施例では下側半導体薄膜２１の膜厚を１５０
０オングストロームと厚くした為、オン／オフ比も５．
５桁程度しかないが、下側半導体膜を３００オングスト
ローム程度迄薄膜化することで更に特性は大きく改善さ
れる。この事は後の別な実施例で示される。一般にソー
ス・ドレイン領域の膜厚が５００オングストローム程度
以下であると、シリコン膜の剥れとか、コンタクト不良
といった問題が生じる一方、チャンネル領域の膜厚が５
００オングストローム程度以上となるとオフ電流が増大
しオン・オフ比が低くなる為（図８）、好ましくは、下
側半導体膜と上側半導体膜の膜厚が其々２５０オングス
トローム程度で、結果として、ソース・ドレイン領域と
膜厚の厚い部分のチャンネル領域の膜厚が５００オング
ストローム程度、膜厚の薄い部分のチャンネル領域の膜
厚が２５０オングストローム程度となるのが最良であ
る。 【００３３】次に、第２実施例の製造工程を説明する。
まず、温度が６２０℃、シラン分圧が７．５３ｍｔｏｒ
ｒの条件でＳｉＨ4 を１７［ＳＣＣＭ］供給し、減圧Ｃ
ＶＤ法により基板１上に１５００オングストロームのポ
リシリコンの下側半導体薄膜２１を形成し、パターニン
グする（図２，３，４（ａ）参照）。そして、同一条件
下で２５０オングストロームの上側半導体薄膜２２を形
成し、パターニングする。これにより、薄膜トランジス
タ用の半導体薄膜２が形成される（図２，３，４（ｂ）
参照）。 【００３４】次に、基板温度１００℃でＥＣＲ−ＣＶＤ
法によりＳｉＯ2 のゲート絶縁膜３を１５００オングス
トロームに形成する。しかる後に、原料ガスにＳｉＨ4
とＰＨ3 を用い、減圧ＣＶＤ法で３０００オングストロ
ームのドープドポリシリコンを６００℃で形成し、次に
常圧ＣＶＤ法で３００℃の条件とし、ＳｉＯ2 を１５０
０オングストローム堆積する。そして、パターニングす
ることにより、図２，３，４（ｃ）に示すゲート電極４
とキャップ絶縁膜４１の二重構造を得る。 【００３５】次に質量分析器の付いていない質量非分離
型イオン注入装置を用いてリンイオンの注入を行い、ソ
ース・ドレイン領域を形成した。本実施例では原料ガス
として水素中に希釈された５％濃度のフォスフィン（Ｐ
Ｈ3 ）を用い、加速電圧１１０ＫＶで３×１０15／ｃｍ
2 の濃度でリンを添加した。次に、水素を３％含んだ還
元性雰囲気で３００℃、２時間の熱処理を施した。この
時、ソース領域２Ｓ及びドレイン領域２Ｄのシート抵抗
は３８８８Ω／□であった。従来、添加不純物元素の活
性化には６００℃程度以上の熱処理が必要であったが、
質量非分離型イオン注入装置にて水素希釈されたフォス
フィンを打ち込んだことにより、リン添加時に水素イオ
ンも同時に添加されこの水素イオンにより、シリコン中
未結合手が終端された。この為、ｎ型シリコン中の電子
の未結合手による散乱が抑制され、抵抗を低くすること
が可能となった。加えて、ゲートＳｉＯ2 中からの水素
の離脱を少なくすることができ、後の水素ドーピング等
の水素化処理を低減或いは省略することができる。一般
に水素化処理はトランジスタのバラツキやロット間変動
の大きな原因となっている為、本実施例により、水素化
処理を低減または省略し得ることは、大量安定生産上か
かせない技術的進展である。 【００３６】次に、常圧ＣＶＤ法により３００℃で５０
００オングストロームの層間絶縁膜５を形成し、９０ｋ
ｅＶ、１．２×１０16／ｃｍ2 のより低濃度、低電圧の
水素注入を行ない、３５０℃、２時間の熱処理を行な
う。そして、コンタクトホールを設けてソース電極６Ｓ
およびドレイン電極６Ｄを形成する（図２，３，４
（ｄ）参照）。 【００３７】このように形成された薄膜トランジスタ
は、μO ＝４．８２ｃｍ2 ／Ｖ・ｓｅｃ、ＩON＝１．４
９×１０-7Ａ、ＩOFF ＝１．５６×１０-13 Ａ（ＶgS＝
１．０Ｖ時）であった。本実施例では、ソース領域２Ｓ
およびドレイン領域２Ｄへの不純物注入時に水素も同時
に注入しているので、より低温の処理が可能になる。ま
た、シリコンの未結合手を終端させるための水素化の条
件を緩和することができる。 【００３８】なお、上記の第２実施例のプロセスについ
ても、薄膜トランジスタの構造は図４，５，６に示すも
のとすることができる。 【００３９】次に、第３実施例の製造方法を説明する。
この場合には、下側半導体薄膜２１は減圧ＣＶＤ法で６
００℃、ＳｉＨ4 の流量が１３［ＳＣＣＭ］、その分圧
が６．３ｍｔｏｒｒの条件で１５００オングストローム
の厚さに形成され、上側半導体薄膜２２は上記の条件で
２５０オングストロームに形成される。以下のプロセス
は、第２実施例と同じである。 【００４０】この場合には、ソース領域２Ｓおよびドレ
イン領域２Ｄのシート抵抗は２９０４オームとなり、薄
膜トランジスタのμO ＝５．０５ｃｍ2 ／Ｖ・ｓｅｃ、
ＩON＝３．４１×１０-7Ａ、ＩOFF ＝１．０４×１０
-12 Ａ（ＶdS＝１．５Ｖ時）であった。第２実施例と比
べると、半導体薄膜堆積時のシラン分圧を低めている
為、工程最高温度が６００℃とより低温であるにもかか
わらず、オン電流が向上されている。 【００４１】次に、第４実施例の製造方法を説明する。
この場合には、第２実施例と同様に下側半導体薄膜２
１、上側半導体薄膜２２およびゲート絶縁膜３を形成す
る。そして、ゲート電極４は１００〜２００℃でのスパ
ッタ法による２０００オングストロームのクロム（Ｃ
ｒ）膜とし、キャップ絶縁膜４１は常圧ＣＶＤ法による
３００℃、３０００オングストロームのＳｉＯ2 とす
る。また、ＰＨ3 によるリンと水素のドーピングおよび
その後の熱処理も第２実施例と同様とした後、常圧ＣＶ
Ｄ法により３００℃で５０００オングストロームのＳｉ
Ｏ2 からなる層間絶縁膜５を形成する。そして、ソース
電極６Ｓおよびドレイン電極６Ｄを形成する。 【００４２】このようにして得られた薄膜トランジスタ
は、ソース領域２Ｓおよびドレイン領域２Ｄのシート抵
抗が２３００オーム、μO ＝５．４３ｃｍ2 ／Ｖ・ｓｅ
ｃ、ＩON＝１．７３×１０-7Ａ、ＩOFF ＝１．４６×１
０-13 Ａ（ＶgS＝−３．２Ｖ時）であった。本実施例で
はゲート電極をスパッター法により、クロムで作成し、
更に本発明によるソース・ドレイン領域の形成を３００
℃の低温活性化により行っている為、ゲート絶縁膜形成
後の熱工程の最高温度が３００℃と低く押えることがで
きた。この為ばらつきや変動の主原因である水素化処理
を排除して尚、トランジスタ特性を向上せしめたのであ
る。 【００４３】次に、第５実施例の製造方法を説明する。
下側半導体薄膜２１については、減圧ＣＶＤ法により温
度は５７０℃とし、ＳｉＨ4 は１００［ＳＣＣＭ］でシ
ラン分圧を０．８ｍｔｏｒｒとし、厚さは２５０オング
ストロームとする。次に、上側半導体薄膜２２について
は同一条件で２５０オングストロームの厚さとし、ゲー
ト絶縁膜３は第２実施例と同様にする。スパッタ法によ
る２０００オングストロームのＩＴＯを堆積後、キャッ
プ絶縁膜４１については、常圧ＣＶＤ法により３００℃
で３５００オングストロームのＳｉＯ2 とする。そし
て、ＰＨ3 によるリンと水素のドーピングを１１０ｋｅ
Ｖ、６×１０15／ｃｍ2 で行ない、３５０℃で２時間の
熱処理を行なう。このような低温処理によるソース領域
２Ｓとドレイン領域２Ｄのシート抵抗は、４９６４オー
ムであった。そして、第２実施例と同様に層間絶縁膜５
とソース電極６Ｓおよびドレイン電極６Ｄを形成する。
こうして得られた薄膜トランジスタはＷ＝３０μｍでト
ランジスタ長Ｌがソース側とドレイン側の薄膜の厚いチ
ャンネル部で其々５μｍ、中央の膜厚の薄い部分で５μ
ｍの総計１５μｍに対して、μ0 ＝１３．６ｃｍ2 ／Ｖ
・ｓｅｃ、ＩON＝１．６８×１０-6Ａ、ＩOFF ＝２．６
６×１０-13 Ａ（ＶgS＝ＯＶ）とゲート電圧１０Ｖの変
調でオン・オフ比が７桁近くとなるきわめて良好な薄膜
トランジスタが作成された。これは前述の如く、下側半
導体膜と上側半導体膜の膜厚が、其々２５０オングスト
ロームと薄くし、これによりソース・ドレイン部では５
００オングストロームの膜厚を有し、又、チャンネル部
の薄い膜厚が２５０オングストロームと極めて薄くでき
た為である。又、これは非質量分離型のイオン注入装置
を用いて添加イオン種の水素化物を水素に希釈くして打
ち込んだ為、低温活性化が可能となり、余分な熱工程を
排除し得たためである。 【００４４】 【発明の効果】以上、詳細に説明した通り、本発明に係
る薄膜半導体装置は、チャネル領域の半導体薄膜におい
て、一部が厚くされ、したがって他の薄い（例えば５０
０オングストローム以下）部分によって十分なオン／オ
フ比が確保される。そして、ソース領域およびドレイン
領域が厚くされることで、低温での十分な活性化が可能
になり、またコンタクトを良好にすることが可能にな
る。また、本発明においては、チャンネル領域と化す部
位の一部の膜厚を薄くすることにより電流量をかせぎ、
また膜厚の厚い部分を含むチャンネル領域と化す部位の
幅を、膜厚の薄いチャンネル領域と化す部位の幅よりも
大きくすることにより厚膜化による電流量の減少を防ぐ
ことができる。
ンジスタの製造方法に関するものである。 【０００２】 【従来の技術】アクティブマトリクス型液晶表示装置な
どに用いられる薄膜トランジスタ（ＴＦＴ）は、基本的
には図７（ａ）のように構成される。すなわち、ガラ
ス、セラミックスなどの基板１上にポリシリコンなどの
半導体薄膜２が形成されてパターニングされ、上面がＳ
ｉＯ2 などのゲート絶縁膜３で被覆される。薄膜トラン
ジスタのチャネル領域２Ｃのゲート絶縁膜３上にはタン
タル、ポリシリコンなどのゲート電極４が形成され、こ
れと自己整合的に不純物が半導体薄膜２にドーピングさ
れてソース領域２Ｓとドレイン領域２Ｄが形成される。
さらに、ＳｉＯ2 などの層間絶縁膜５が形成され、コン
タクトホールを介してソース領域２Ｓとドレイン領域２
Ｄに接続されたソース電極６Ｓとドレイン電極６Ｄが設
けられる。 【０００３】この様な構造の薄膜トランジスタを工程最
高温度が６００℃程度の低温工程で作成する場合、半導
体薄膜２はソース・ドレイン領域の活性化を行う為に通
常１０００オングストローム以上の膜厚が必要とされ
る。図８は半導体薄膜２のチャンネル領域２Ｃの厚さと
オン／オフ比の関係を示している。薄膜が５０ｎｍ（５
００オングストローム）を越えると、オフ電流が急増す
る為、オン／オフ比が大きく劣化する。 【０００４】一方、従来構造の薄膜トランジスタを高温
工程で作成する場合はソース・ドレイン領域の活性化を
１０００℃程度の高温で行う事ができるため、半導体膜
２の膜厚を５００オングストローム程度と薄くすること
が可能となり、比較的高いオン／オフ比が確保され得
る。 【０００５】 【発明が解決しようとする課題】しかるに従来の技術に
は以下に記するような課題がある。まず、従来構造の薄
膜トランジスタを採用した場合、工程最高温度が１００
０℃以上の高温工程でしか自己整合型薄膜半導体装置を
製造出来ない為、高価な溶融石英基板の使用が義務づけ
られ製品価格の高騰という問題がある。加えて、高温工
程が故、基板のそり、ゆがみ等の変型が生じ、小型の石
英基板以外は使用し得ず、大型化が困難であった。更に
小型基板に高温工程で製造した場合であっても、ソース
・ドレイン電極形成のコンタクト・ホール開穴の際、し
ばしば半導体薄膜２が基板から剥がれたり、電極形成後
もコンタクト抵抗が大きくなり、トランジスタ特性を実
質的に低下させてしまうなど、生産性を低める原因とな
り、安定的な大量生産が難しかった。 【０００６】一方、低温工程で従来構造の薄膜トランジ
スタを作成した場合、前述の如く、半導体膜の薄膜化が
困難である為、オフ電流が高く、結果としてオン／オフ
比の小さい薄膜トランジスタ以外製造し得ず、実用化に
至っていない。 【０００７】本発明は上記の課題の解決を目指したもの
で、その目的とする所は、オン／オフ比の高い良好な薄
膜トランジスタを安定的に製造し得る薄膜半導体装置の
製造方法を提供することにある。 【０００８】 【課題を解決するための手段】少なくとも表面が絶縁性
物質である基板の一方面上に、ドナーまたはアクセプタ
となる不純物を含むソース領域及びドレイン領域と、前
記ソース領域と前記ドレイン領域を結ぶチャンネル領域
とを構成する半導体膜と、少なくとも前記チャンネル領
域を被覆するように形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されたゲート電極とを具備し、前記
チャンネル領域の半導体膜は少なくとも二種類の異なっ
た膜厚を有する部分により形成されてなるＭＩＳ型電界
効果トランジスタの製造方法において、基板に第１半導
体膜を堆積する工程と、前記第１半導体膜をパターニン
グする工程と、前記基板上及びパターニングされた前記
第１半導体膜上に第２半導体膜を堆積する工程と、一対
の拡大部とこれらを一体連結する等幅状連結部とからな
るダンベル状に前記第２半導体膜をパターニングするこ
とで、前記第２半導体膜の前記等幅状連結部の一部及び
前記一対の拡大部、並びに前記第１半導体膜の一部が重
なってなる膜厚の厚い部位、前記第２半導体膜のみから
なり前記等幅状連結部の他の部分からなる膜厚の薄い部
位、及び前記第１半導体膜のみからなる膜厚の薄い部位
を形成する工程と、ゲート絶縁膜を形成する工程と、前
記膜厚の厚い部位の一部であって前記等幅状連結部を含
む部分、前記第２半導体膜のみからなる膜厚の薄い部位
の全体、及び前記第１半導体膜のみからなる膜厚の薄い
部位の一部に平面的に重なるようにゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記第１及び
前記第２半導体膜にイオン注入装置を用いて前記不純物
を添加し、ソース領域、ドレイン領域及びチャンネル領
域を形成する工程と、を備えてなり、前記チャンネル領
域において、前記第２半導体膜の幅が前記第１半導体膜
の幅よりも小さくなるように前記パターニングするとと
もに、前記チャンネル領域内の前記膜厚の厚い部位を前
記ソース領域及び前記ドレイン領域と接する領域に形成
することを特徴とする。 【０００９】 【００１０】 【００１１】 【作用】本発明による薄膜トランジスタは、チャネル領
域の半導体薄膜において、一部が厚くされ、したがって
他の薄い部分によって十分なオン／オフ比が確保され
る。そして、ソース領域およびドレイン領域が厚くされ
ることで、添加された不純物の低温での十分な活性化が
可能になる。 【００１２】 【実施例】以下、添付図面により本発明の実施例を説明
するが、同一要素には同一符号を付すこととして、重複
する説明を省略する。 【００１３】図１は実施例に係る薄膜トランジスタの基
本構成を示す断面図である。図示の通り、基板１には半
導体薄膜２がパターン形成されているが、この半導体薄
膜２はチャネル領域２Ｃの中央部分において薄く、ソー
ス領域２Ｓおよびドレイン領域２Ｄとその近傍のチャネ
ル領域２Ｃの両側部分において厚くされている。そし
て、ゲート電極４と整合してポリシリコンなどの半導体
薄膜２にドナーまたはアクセプタとなる不純物がドーピ
ングされている。 【００１４】この構造において、チャネル領域２Ｃの中
央部の薄厚を５００オングストローム以下とすると、十
分なオン／オフ比が確保される。そして、イオン注入は
厚い部分の半導体薄膜２にのみなされるので、６００℃
以下の低温による活性化をなし得る。また、ソース電極
６Ｓおよびドレイン電極６Ｄのコンタクト部において半
導体薄膜２が厚くされているので、コンタクトホール開
穴時に半導体薄膜が剥れる問題を回避出来、またソース
・ドレイン電極のコンタクトを良好にできる。 【００１５】次に、図２および図３を参照して、第１実
施例の製造方法を説明する。なお、図２（ａ）〜（ｄ）
は図３（ａ）〜（ｄ）の断面図である。まず、ガラス、
セラミックスなどの板材１１上に膜質の良好な絶縁膜１
２を形成し、これを基板１とする。次に、下側半導体薄
膜２１をポリシリコンで形成し、パターニングする（図
２，３（ａ）参照）。ここで、堆積は温度６００℃で減
圧ＣＶＤ法を用い、ＳｉＨ4 の流量は１１［ＳＣＣ
Ｍ］、シラン分圧は５．７ｍｔｏｒｒ、厚さは１５００
オングストロームとする。 【００１６】次に、下側半導体薄膜２１と同一条件で上
側半導体薄膜２２を形成する。但し、その厚さは２５０
オングストロームとし、パターニングにより薄膜トラン
ジスタをなす半導体薄膜２を形成する（図２，３（ｂ）
参照）。 【００１７】次に、ＥＣＲ−ＣＶＤ法によりＳｉＯ2 を
堆積し、ゲート絶縁膜３を形成する。このとき、基板１
の温度は１００℃で、厚さは１５００オングストローム
とする。 【００１８】次に、減圧ＣＶＤ法によりリン（Ｐ）をド
ープしたポリシリコンを、６００℃で３０００オングス
トロームの厚さに堆積し、次に常圧ＣＶＤ法によりＳｉ
Ｏ2 を３００℃で１５００オングストロームの厚さに堆
積し、パターニングしてゲート電極４とキャップ絶縁膜
４１の２層構造を薄膜トランジスタのチャネル領域２Ｃ
上に形成する。そして、この２層構造をマスクとして、
質量分析器の付いたイオン注入装置を用いてリン（31Ｐ
+ ）イオンを注入することにより、ｎ型のドレイン領域
２Ｄとソース領域２Ｓを形成する（図２，３（ｃ）参
照）。本実施例では31Ｐ+ を１１０ＫｅＶで３×１０15
／ｃｍ2 打ち込んだ。 【００１９】しかる後、Ｎ2 ガスの雰囲気中で、６００
℃で２時間のアニールを行ない、不純物のドーピング部
を活性化する。本実施例では、厚い半導体薄膜２の部分
にのみ不純物がドーピングがされているので、活性化が
容易であり、ソース領域２Ｓおよびドレイン領域２Ｄの
シート抵抗は２，４２４オーム程度となる。 【００２０】次に、常圧ＣＶＤ法により３００℃でＳｉ
Ｏ2 を５０００オングストローム堆積し、層間絶縁膜５
を形成する。そして、Ｈ2 （水素）のドーピングを９５
ＫｅＶで２×１０16／ｃｍ2 の濃度で行ない、シリコン
の未結合手を水素で終端する。そして、３５０℃で２時
間の熱処理を行ない、コンタクトホールを形成して蒸着
法やスパッタ法によりソース電極６Ｓおよびドレイン電
極６Ｄを形成する（図２，３（ｄ）図示）。 【００２１】この際、ソース領域およびドレイン領域の
膜厚は１７５０オングストローム程度ある為、シリコン
膜の剥れや電極とのコンタクト不良等の問題は全く生ぜ
ぬように改善し得た。 【００２２】このようにして作製される自己整合型の薄
膜トランジスタは、次のようなものである。 【００２３】 長さ ；Ｌ＝５＋１０＋５μｍ 幅 ；Ｗ＝１０μｍ 移動度 ；μO ＝３．８ｃｍ2 ／Ｖ・ｓｅｃ オン電流；ＩON＝６．５４×１０-8Ａ オフ電流；ＩOFF ＝１．９１×１０-13 Ａ（ＶgS＝−
０．５Ｖ時） ここでチャンネル部の膜厚はソース領域側では１７５０
オングストローム、中心部が２５０オングストローム、
ドレイン領域側は１７５０オングストロームとなる。そ
れぞれの長さは５μｍ、１０μｍ、５μｍで、チャンネ
ル部全域の総計チャンネル長は２０μｍとなる。又、オ
ン電流ＩONはソース・ドレイン電圧ＶdS＝４Ｖ、ゲート
電圧ＶgS＝１０Ｖでトランジスタをオンにした状態に於
けるソース・ドレイン電流とした。更にオフ電流として
はソースドレイン電圧ＶdS＝４Ｖでのソース・ドレイン
電流の最小値を持って定義した。本実施例ではゲート電
圧ＶgS＝−０．５Ｖでオフ状態が得られた。 【００２４】この実施例が示す如く、本発明に限りばら
つきの原因となった制御不能なレーザー照射等を行う事
なく、低温工程でソース・ドレイン領域の活性化に成功
し、更に、チャンネル部の中心付近の膜厚を２５０オン
グストロームと薄くした為、トランジスタ・オフ時に於
けるリーク電流を十分低く抑えることが可能となった。
これに依り、低温工程であっても、ゲート電圧１０Ｖ程
度の変調に対して、５．５桁ものオン／オフ比を有する
自己整合型薄膜トランジスタが実現し得た。また、上側
半導体薄膜２２の平面形状については図３に代えて図４
のようになっていてもよい。図４（ａ）〜（ｄ）は図２
（ａ）〜（ｄ）に対応している。そして、図４（ｄ）に
おいて、膜厚の厚い部位を含むチャンネル領域と化す部
位の幅Ｗ１は、膜厚の薄いチャンネル領域と化す部位の
幅Ｗ２よりも大きくなるようにパターニングされてい
る。 【００２５】さらに、図５および図６のようになってい
てもよい。ここで、図５（ａ）〜（ｅ）の断面は図６
（ａ）〜（ｅ）の中心線での断面図である。まず、ガラ
ス、セラミックスなどの板材１１上に膜質の良好な絶縁
膜１２を形成し、これを基板１とする。次に、半導体薄
膜２１をポリシリコンで形成し、続いて後に薄い膜厚の
チャンネル領域と化す部位と、その近傍から該半導体薄
膜を除去するようにパターニングして、下側半導体薄膜
２１を形成する。 【００２６】（図５，６（ａ）参照）。ここで、堆積は
温度６００℃で減圧ＣＶＤ法を用い、ＳｉＨ4 の流量は
１１［ＳＣＣＭ］、シラン分圧は５．７ｍｔｏｒｒ、厚
さは１５００オングストロームとする。 【００２７】次に、下側半導体薄膜２１と同一条件で上
側半導体薄膜２２を形成する。（図５，６（ｂ）参照）
但し、その厚さは２５０オングストロームとし、トラン
ジスタ領域以外の下側半導体薄膜２１と上側半導体薄膜
２２を除去するパターニングにより、薄膜トランジスタ
のソース・ドレインおよびチャネル領域をなす半導体薄
膜２を形成する（図５，６（ｃ）参照）。 【００２８】次に、ＥＣＲ−ＣＶＤ法によりＳｉＯ2 を
堆積し、ゲート絶縁膜３を形成する。このとき、基板１
の温度は１００℃で、厚さは１５００オングストローム
とする。 【００２９】次に、減圧ＣＶＤ法により不純物としてリ
ン（Ｐ）をドープしたポリシリコンを、６００℃で３０
００オングストロームの厚さに堆積し、次に常圧ＣＶＤ
法によりＳｉＯ2 を３００℃で１５００オングストロー
ムの厚さに堆積し、パターニングしてゲート電極４とキ
ャップ絶縁膜４１の２層構造を薄膜トランジスタのチャ
ネル領域２Ｃ上に形成する。そして、この２層構造をマ
スクとして、質量分析器の付いたイオン注入装置を用い
てリン（31Ｐ+ ）イオンを注入することにより、ｎ型の
ドレイン領域２Ｄとソース領域２Ｓを形成する（図５，
６（ｄ）参照）。本実施例では31Ｐ+ を１１０ＫｅＶで
３×１０15／ｃｍ2 打ち込んだ。 【００３０】しかる後、Ｎ2 ガスの雰囲気中で、６００
℃で２時間のアニールを行ない、不純物のドーピング部
を活性化する。本実施例では、厚い半導体薄膜２の部分
にのみ不純物がドーピングがされているので、活性化が
容易であり、ソース領域２Ｓおよびドレイン領域２Ｄの
シート抵抗は２，４２４オーム程度となる。 【００３１】次に、常圧ＣＶＤ法により３００℃でＳｉ
Ｏ2 を５０００オングストローム堆積し、層間絶縁膜５
を形成する。そして、Ｈ2 （水素）のドーピングを９５
ＫｅＶで２×１０16／ｃｍ2 の濃度で行ない、シリコン
の未結合手を水素で終端する。そして、３５０℃で２時
間の熱処理を行ない、コンタクトホールを形成して蒸着
法やスパッタ法によりソース電極６Ｓおよびドレイン電
極６Ｄを形成する（図５，６（ｅ）図示）。 【００３２】上記の第１実施例によれば、ガラス基板を
用いた低温工程のみによって、特性のよい（オフ電流が
低くオン電流の高い）ｎチャネル型の自己整合型薄膜ト
ランジスタが得られる。また、本発明の構造を採用する
ことにより、高温工程に於いても歩留りを向上させ、多
くの薄膜トランジスタを安定的に製造することが可能と
なる。本実施例では下側半導体薄膜２１の膜厚を１５０
０オングストロームと厚くした為、オン／オフ比も５．
５桁程度しかないが、下側半導体膜を３００オングスト
ローム程度迄薄膜化することで更に特性は大きく改善さ
れる。この事は後の別な実施例で示される。一般にソー
ス・ドレイン領域の膜厚が５００オングストローム程度
以下であると、シリコン膜の剥れとか、コンタクト不良
といった問題が生じる一方、チャンネル領域の膜厚が５
００オングストローム程度以上となるとオフ電流が増大
しオン・オフ比が低くなる為（図８）、好ましくは、下
側半導体膜と上側半導体膜の膜厚が其々２５０オングス
トローム程度で、結果として、ソース・ドレイン領域と
膜厚の厚い部分のチャンネル領域の膜厚が５００オング
ストローム程度、膜厚の薄い部分のチャンネル領域の膜
厚が２５０オングストローム程度となるのが最良であ
る。 【００３３】次に、第２実施例の製造工程を説明する。
まず、温度が６２０℃、シラン分圧が７．５３ｍｔｏｒ
ｒの条件でＳｉＨ4 を１７［ＳＣＣＭ］供給し、減圧Ｃ
ＶＤ法により基板１上に１５００オングストロームのポ
リシリコンの下側半導体薄膜２１を形成し、パターニン
グする（図２，３，４（ａ）参照）。そして、同一条件
下で２５０オングストロームの上側半導体薄膜２２を形
成し、パターニングする。これにより、薄膜トランジス
タ用の半導体薄膜２が形成される（図２，３，４（ｂ）
参照）。 【００３４】次に、基板温度１００℃でＥＣＲ−ＣＶＤ
法によりＳｉＯ2 のゲート絶縁膜３を１５００オングス
トロームに形成する。しかる後に、原料ガスにＳｉＨ4
とＰＨ3 を用い、減圧ＣＶＤ法で３０００オングストロ
ームのドープドポリシリコンを６００℃で形成し、次に
常圧ＣＶＤ法で３００℃の条件とし、ＳｉＯ2 を１５０
０オングストローム堆積する。そして、パターニングす
ることにより、図２，３，４（ｃ）に示すゲート電極４
とキャップ絶縁膜４１の二重構造を得る。 【００３５】次に質量分析器の付いていない質量非分離
型イオン注入装置を用いてリンイオンの注入を行い、ソ
ース・ドレイン領域を形成した。本実施例では原料ガス
として水素中に希釈された５％濃度のフォスフィン（Ｐ
Ｈ3 ）を用い、加速電圧１１０ＫＶで３×１０15／ｃｍ
2 の濃度でリンを添加した。次に、水素を３％含んだ還
元性雰囲気で３００℃、２時間の熱処理を施した。この
時、ソース領域２Ｓ及びドレイン領域２Ｄのシート抵抗
は３８８８Ω／□であった。従来、添加不純物元素の活
性化には６００℃程度以上の熱処理が必要であったが、
質量非分離型イオン注入装置にて水素希釈されたフォス
フィンを打ち込んだことにより、リン添加時に水素イオ
ンも同時に添加されこの水素イオンにより、シリコン中
未結合手が終端された。この為、ｎ型シリコン中の電子
の未結合手による散乱が抑制され、抵抗を低くすること
が可能となった。加えて、ゲートＳｉＯ2 中からの水素
の離脱を少なくすることができ、後の水素ドーピング等
の水素化処理を低減或いは省略することができる。一般
に水素化処理はトランジスタのバラツキやロット間変動
の大きな原因となっている為、本実施例により、水素化
処理を低減または省略し得ることは、大量安定生産上か
かせない技術的進展である。 【００３６】次に、常圧ＣＶＤ法により３００℃で５０
００オングストロームの層間絶縁膜５を形成し、９０ｋ
ｅＶ、１．２×１０16／ｃｍ2 のより低濃度、低電圧の
水素注入を行ない、３５０℃、２時間の熱処理を行な
う。そして、コンタクトホールを設けてソース電極６Ｓ
およびドレイン電極６Ｄを形成する（図２，３，４
（ｄ）参照）。 【００３７】このように形成された薄膜トランジスタ
は、μO ＝４．８２ｃｍ2 ／Ｖ・ｓｅｃ、ＩON＝１．４
９×１０-7Ａ、ＩOFF ＝１．５６×１０-13 Ａ（ＶgS＝
１．０Ｖ時）であった。本実施例では、ソース領域２Ｓ
およびドレイン領域２Ｄへの不純物注入時に水素も同時
に注入しているので、より低温の処理が可能になる。ま
た、シリコンの未結合手を終端させるための水素化の条
件を緩和することができる。 【００３８】なお、上記の第２実施例のプロセスについ
ても、薄膜トランジスタの構造は図４，５，６に示すも
のとすることができる。 【００３９】次に、第３実施例の製造方法を説明する。
この場合には、下側半導体薄膜２１は減圧ＣＶＤ法で６
００℃、ＳｉＨ4 の流量が１３［ＳＣＣＭ］、その分圧
が６．３ｍｔｏｒｒの条件で１５００オングストローム
の厚さに形成され、上側半導体薄膜２２は上記の条件で
２５０オングストロームに形成される。以下のプロセス
は、第２実施例と同じである。 【００４０】この場合には、ソース領域２Ｓおよびドレ
イン領域２Ｄのシート抵抗は２９０４オームとなり、薄
膜トランジスタのμO ＝５．０５ｃｍ2 ／Ｖ・ｓｅｃ、
ＩON＝３．４１×１０-7Ａ、ＩOFF ＝１．０４×１０
-12 Ａ（ＶdS＝１．５Ｖ時）であった。第２実施例と比
べると、半導体薄膜堆積時のシラン分圧を低めている
為、工程最高温度が６００℃とより低温であるにもかか
わらず、オン電流が向上されている。 【００４１】次に、第４実施例の製造方法を説明する。
この場合には、第２実施例と同様に下側半導体薄膜２
１、上側半導体薄膜２２およびゲート絶縁膜３を形成す
る。そして、ゲート電極４は１００〜２００℃でのスパ
ッタ法による２０００オングストロームのクロム（Ｃ
ｒ）膜とし、キャップ絶縁膜４１は常圧ＣＶＤ法による
３００℃、３０００オングストロームのＳｉＯ2 とす
る。また、ＰＨ3 によるリンと水素のドーピングおよび
その後の熱処理も第２実施例と同様とした後、常圧ＣＶ
Ｄ法により３００℃で５０００オングストロームのＳｉ
Ｏ2 からなる層間絶縁膜５を形成する。そして、ソース
電極６Ｓおよびドレイン電極６Ｄを形成する。 【００４２】このようにして得られた薄膜トランジスタ
は、ソース領域２Ｓおよびドレイン領域２Ｄのシート抵
抗が２３００オーム、μO ＝５．４３ｃｍ2 ／Ｖ・ｓｅ
ｃ、ＩON＝１．７３×１０-7Ａ、ＩOFF ＝１．４６×１
０-13 Ａ（ＶgS＝−３．２Ｖ時）であった。本実施例で
はゲート電極をスパッター法により、クロムで作成し、
更に本発明によるソース・ドレイン領域の形成を３００
℃の低温活性化により行っている為、ゲート絶縁膜形成
後の熱工程の最高温度が３００℃と低く押えることがで
きた。この為ばらつきや変動の主原因である水素化処理
を排除して尚、トランジスタ特性を向上せしめたのであ
る。 【００４３】次に、第５実施例の製造方法を説明する。
下側半導体薄膜２１については、減圧ＣＶＤ法により温
度は５７０℃とし、ＳｉＨ4 は１００［ＳＣＣＭ］でシ
ラン分圧を０．８ｍｔｏｒｒとし、厚さは２５０オング
ストロームとする。次に、上側半導体薄膜２２について
は同一条件で２５０オングストロームの厚さとし、ゲー
ト絶縁膜３は第２実施例と同様にする。スパッタ法によ
る２０００オングストロームのＩＴＯを堆積後、キャッ
プ絶縁膜４１については、常圧ＣＶＤ法により３００℃
で３５００オングストロームのＳｉＯ2 とする。そし
て、ＰＨ3 によるリンと水素のドーピングを１１０ｋｅ
Ｖ、６×１０15／ｃｍ2 で行ない、３５０℃で２時間の
熱処理を行なう。このような低温処理によるソース領域
２Ｓとドレイン領域２Ｄのシート抵抗は、４９６４オー
ムであった。そして、第２実施例と同様に層間絶縁膜５
とソース電極６Ｓおよびドレイン電極６Ｄを形成する。
こうして得られた薄膜トランジスタはＷ＝３０μｍでト
ランジスタ長Ｌがソース側とドレイン側の薄膜の厚いチ
ャンネル部で其々５μｍ、中央の膜厚の薄い部分で５μ
ｍの総計１５μｍに対して、μ0 ＝１３．６ｃｍ2 ／Ｖ
・ｓｅｃ、ＩON＝１．６８×１０-6Ａ、ＩOFF ＝２．６
６×１０-13 Ａ（ＶgS＝ＯＶ）とゲート電圧１０Ｖの変
調でオン・オフ比が７桁近くとなるきわめて良好な薄膜
トランジスタが作成された。これは前述の如く、下側半
導体膜と上側半導体膜の膜厚が、其々２５０オングスト
ロームと薄くし、これによりソース・ドレイン部では５
００オングストロームの膜厚を有し、又、チャンネル部
の薄い膜厚が２５０オングストロームと極めて薄くでき
た為である。又、これは非質量分離型のイオン注入装置
を用いて添加イオン種の水素化物を水素に希釈くして打
ち込んだ為、低温活性化が可能となり、余分な熱工程を
排除し得たためである。 【００４４】 【発明の効果】以上、詳細に説明した通り、本発明に係
る薄膜半導体装置は、チャネル領域の半導体薄膜におい
て、一部が厚くされ、したがって他の薄い（例えば５０
０オングストローム以下）部分によって十分なオン／オ
フ比が確保される。そして、ソース領域およびドレイン
領域が厚くされることで、低温での十分な活性化が可能
になり、またコンタクトを良好にすることが可能にな
る。また、本発明においては、チャンネル領域と化す部
位の一部の膜厚を薄くすることにより電流量をかせぎ、
また膜厚の厚い部分を含むチャンネル領域と化す部位の
幅を、膜厚の薄いチャンネル領域と化す部位の幅よりも
大きくすることにより厚膜化による電流量の減少を防ぐ
ことができる。
【図面の簡単な説明】
【図１】実施例に係る薄膜トランジスタの基本構造を示
す断面図である。 【図２】実施例に係る薄膜トランジスタの製造方法を示
す断面図である。 【図３】図２に対応する平面図である。 【図４】図２に対応する平面図である。 【図５】実施例に係る薄膜トランジスタの製造方法を示
す断面図である。 【図６】図５に対応する平面図である。 【図７】従来の薄膜トランジスタの断面図である。 【図８】ポリシリコンの膜厚と薄膜トランジスタのオン
／オフ比の関係を示す図である。 【符号の説明】 １…基板、２…半導体薄膜、２Ｃ…チャネル領域、２Ｓ
…ソース領域、２Ｄ…ドレイン領域、２１…下側半導体
薄膜、２２…上側半導体薄膜、３…ゲート絶縁膜、４…
ゲート電極、４１…キャップ絶縁膜、５…層間絶縁膜、
６Ｓ…ソース電極、６Ｄ…ドレイン電極。
す断面図である。 【図２】実施例に係る薄膜トランジスタの製造方法を示
す断面図である。 【図３】図２に対応する平面図である。 【図４】図２に対応する平面図である。 【図５】実施例に係る薄膜トランジスタの製造方法を示
す断面図である。 【図６】図５に対応する平面図である。 【図７】従来の薄膜トランジスタの断面図である。 【図８】ポリシリコンの膜厚と薄膜トランジスタのオン
／オフ比の関係を示す図である。 【符号の説明】 １…基板、２…半導体薄膜、２Ｃ…チャネル領域、２Ｓ
…ソース領域、２Ｄ…ドレイン領域、２１…下側半導体
薄膜、２２…上側半導体薄膜、３…ゲート絶縁膜、４…
ゲート電極、４１…キャップ絶縁膜、５…層間絶縁膜、
６Ｓ…ソース電極、６Ｄ…ドレイン電極。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 少なくとも表面が絶縁性物質である基板
の一方面上に、ドナーまたはアクセプタとなる不純物を
含むソース領域及びドレイン領域と、前記ソース領域と
前記ドレイン領域を結ぶチャンネル領域とを構成する半
導体膜と、少なくとも前記チャンネル領域を被覆するよ
うに形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極とを具備し、前記チャンネル領域
の半導体膜は少なくとも二種類の異なった膜厚を有する
部分により形成されてなるＭＩＳ型電界効果トランジス
タの製造方法において、 基板に第１半導体膜を堆積する工程と、 前記第１半導体膜をパターニングする工程と、 前記基板上及びパターニングされた前記第１半導体膜上
に第２半導体膜を堆積する工程と、 一対の拡大部とこれらを一体連結する等幅状連結部とか
らなるダンベル状に前記第２半導体膜をパターニングす
ることで、前記第２半導体膜の前記等幅状連結部の一部
及び前記一対の拡大部、並びに前記第１半導体膜の一部
が重なってなる膜厚の厚い部位、前記第２半導体膜のみ
からなり前記等幅状連結部の他の部分からなる膜厚の薄
い部位、及び前記第１半導体膜のみからなる膜厚の薄い
部位を形成する工程と、 ゲート絶縁膜を形成する工程と、 前記膜厚の厚い部位の一部であって前記等幅状連結部を
含む部分、前記第２半導体膜のみからなる膜厚の薄い部
位の全体、及び前記第１半導体膜のみからなる膜厚の薄
い部位の一部に平面的に重なるようにゲート電極を形成
する工程と、 前記ゲート電極をマスクとして前記第１及び前記第２半
導体膜にイオン注入装置を用いて前記不純物を添加し、
ソース領域、ドレイン領域及びチャンネル領域を形成す
る工程と、を備えてなり、 前記チャンネル領域において、前記第２半導体膜の幅が
前記第１半導体膜の幅よりも小さくなるように前記パタ
ーニングするとともに、前記チャンネル領域内の前記膜
厚の厚い部位を前記ソース領域及び前記ドレイン領域と
接する領域に形成することを特徴とするＭＩＳ型電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01226492A JP3500157B2 (ja) | 1992-01-27 | 1992-01-27 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01226492A JP3500157B2 (ja) | 1992-01-27 | 1992-01-27 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206464A JPH05206464A (ja) | 1993-08-13 |
| JP3500157B2 true JP3500157B2 (ja) | 2004-02-23 |
Family
ID=11800513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01226492A Expired - Lifetime JP3500157B2 (ja) | 1992-01-27 | 1992-01-27 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
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|---|---|
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| JP4030758B2 (ja) | 2001-12-28 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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| KR101056431B1 (ko) | 2010-06-04 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 이를 구비한 표시 장치 및 그 제조 방법 |
| US20130240875A1 (en) * | 2012-03-14 | 2013-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-01-27 JP JP01226492A patent/JP3500157B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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