JP3574421B2 - 薄膜半導体装置 - Google Patents

Description

【０００１】
本発明はＭＩＳ型の電界効果トランジスタを構成する薄膜半導体装置に関するものである。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示装置などに用いられる薄膜トランジスタ（ＴＦＴ）は、基本的には図７（ａ）のように構成される。すなわち、ガラス、セラミックスなどの基板１上にポリシリコンなどの半導体薄膜２が形成されてパターニングされ、上面がＳｉＯ_２ などのゲート絶縁膜３で被覆される。薄膜トランジスタのチャネル領域２Ｃのゲート絶縁膜３上にはタンタル、ポリシリコンなどのゲート電極４が形成され、これと自己整合的に不純物が半導体薄膜２にドーピングされてソース領域２Ｓとドレイン領域２Ｄが形成される。さらに、ＳｉＯ_２ などの層間絶縁膜５が形成され、コンタクトホールを介してソース領域２Ｓとドレイン領域２Ｄに接続されたソース電極６Ｓとドレイン電極６Ｄが設けられる。
【０００３】
この様な構造の薄膜トランジスタを工程最高温度が６００℃程度の低温工程で作成する場合、半導体薄膜２はソース・ドレイン領域の活性化を行う為に通常１０００オングストローム以上の膜厚が必要とされる。図８は半導体薄膜２のチャンネル領域２Ｃの厚さとオン／オフ比の関係を示している。薄膜が５０ｎｍ（５００オングストローム）を越えると、オフ電流が急増する為、オン／オフ比が大きく劣化する。
【０００４】
一方、従来構造の薄膜トランジスタを高温工程で作成する場合はソース・ドレイン領域の活性化を１０００℃程度の高温で行う事ができるため、半導体膜２の膜厚を５００オングストローム程度と薄くすることが可能となり、比較的高いオン／オフ比が確保され得る。
【０００５】
【発明が解決しようとする課題】
しかるに従来の技術には以下に記するような課題がある。まず、従来構造の薄膜トランジスタを採用した場合、工程最高温度が１０００℃以上の高温工程でしか自己整合型薄膜半導体装置を製造出来ない為、高価な溶融石英基板の使用が義務づけられ製品価格の高騰という問題がある。加えて、高温工程が故、基板のそり、ゆがみ等の変型が生じ、小型の石英基板以外は使用し得ず、大型化が困難であった。更に小型基板に高温工程で製造した場合であっても、ソース・ドレイン電極形成のコンタクト・ホール開穴の際、しばしば半導体薄膜２が基板から剥がれたり、電極形成後もコンタクト抵抗が大きくなり、トランジスタ特性を実質的に低下させてしまうなど、生産性を低める原因となり、安定的な大量生産が難しかった。
【０００６】
一方、低温工程で従来構造の薄膜トランジスタを作成した場合、前述の如く、半導体膜の薄膜化が困難である為、オフ電流が高く、結果としてオン／オフ比の小さい薄膜トランジスタ以外製造し得ず、実用化に至っていない。
【０００７】
本発明は上記の課題の解決を目指したもので、その目的とする所は、オン／オフ比の高い良好な薄膜トランジスタを安定的に製造し得る構造を有するＭＩＳ型電界効果トランジスタを構成する薄膜半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、少なくとも表面が絶縁性物質である基板の一方面上に、ドナーまたはアクセプタとなる不純物を含むソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域を結ぶチャンネル領域とを構成する半導体膜と、少なくとも前記チャンネル領域を被覆するように配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを具備する薄膜半導体装置において、前記半導体膜は、少なくとも第１半導体膜と、前記第１半導体膜及び前記基板上に配置された第２半導体膜からなり、前記チャンネル領域内の前記半導体膜は、前記ソース領域と接する領域及び前記ドレイン領域と接する領域において、前記第１及び前記第２半導体膜からなる膜厚の厚い部位、並びに前記第１半導体膜のみからなる膜厚の薄い部位を有し、且つ、前記ソース領域と接する領域及び前記ドレイン領域と接する領域の間に位置する領域において、前記第２半導体膜のみからならなる膜厚の薄い部位を有し、前記ゲート電極は、前記膜厚の厚い部位、前記第１の半導体膜のみからなる前記膜厚の薄い部位、並びに前記第２半導体膜のみからなる前記膜厚の薄い部位に平面的に重なるように配置されてなり、前記チャンネル領域の幅は、前記ソース領域と接する領域及び前記ドレイン領域と接する領域よりも、前記ソース領域と接する領域及び前記ドレイン領域と接する領域の間に位置する領域の方が平面視して小さいことを特徴とする。
【００１１】
【作用】
本発明による薄膜トランジスタは、チャネル領域の半導体薄膜において、一部が厚くされ、したがって他の薄い部分によって十分なオン／オフ比が確保される。そして、ソース領域およびドレイン領域が厚くされることで、添加された不純物の低温での十分な活性化が可能になる。
【００１２】
【実施例】
以下、添付図面により本発明の実施例を説明するが、同一要素には同一符号を付すこととして、重複する説明を省略する。
【００１３】
図１は実施例に係る薄膜トランジスタの基本構成を示す断面図である。図示の通り、基板１には半導体薄膜２がパターン形成されているが、この半導体薄膜２はチャネル領域２Ｃの中央部分において薄く、ソース領域２Ｓおよびドレイン領域２Ｄとその近傍のチャネル領域２Ｃの両側部分において厚くされている。そして、ゲート電極４と整合してポリシリコンなどの半導体薄膜２にドナーまたはアクセプタとなる不純物がドーピングされている。
【００１４】
この構造において、チャネル領域２Ｃの中央部の薄厚を５００オングストローム以下とすると、十分なオン／オフ比が確保される。そして、イオン注入は厚い部分の半導体薄膜２にのみなされるので、６００℃以下の低温による活性化をなし得る。また、ソース電極６Ｓおよびドレイン電極６Ｄのコンタクト部において半導体薄膜２が厚くされているので、コンタクトホール開穴時に半導体薄膜が剥れる問題を回避出来、またソース・ドレイン電極のコンタクトを良好にできる。次に、図２および図３を参照して、第１実施例の製造方法を説明する。なお、図２（ａ）〜（ｄ）は図３（ａ）〜（ｄ）の断面図である。まず、ガラス、セラミックスなどの板材１１上に膜質の良好な絶縁膜１２を形成し、これを基板１とする。次に、下側半導体薄膜２１をポリシリコンで形成し、パターニングする （図２，３（ａ）参照）。ここで、堆積は温度６００℃で減圧ＣＶＤ法を用い、ＳｉＨ_４ の流量は１１［ＳＣＣＭ］、シラン分圧は５．７ｍｔｏｒｒ、厚さは１５００オングストロームとする。
【００１５】
次に、下側半導体薄膜２１と同一条件で上側半導体薄膜２２を形成する。但し、その厚さは２５０オングストロームとし、パターニングにより薄膜トランジスタをなす半導体薄膜２を形成する（図２，３（ｂ）参照）。
【００１６】
次に、ＥＣＲ−ＣＶＤ法によりＳｉＯ_２を堆積し、ゲート絶縁膜３を形成する。このとき、基板１の温度は１００℃で、厚さは１５００オングストロームとする。
【００１７】
次に、減圧ＣＶＤ法によりリン（Ｐ）をドープしたポリシリコンを、６００℃で３０００オングストロームの厚さに堆積し、次に常圧ＣＶＤ法によりＳｉＯ_２を３００℃で１５００オングストロームの厚さに堆積し、パターニングしてゲート電極４とキャップ絶縁膜４１の２層構造を薄膜トランジスタのチャネル領域２Ｃ上に形成する。そして、この２層構造をマスクとして、質量分析器の付いたイオン注入装置を用いてリン（^３１Ｐ^＋）イオンを注入することにより、ｎ型のドレイン領域２Ｄとソース領域２Ｓを形成する（図２，３（ｃ）参照）。本実施例では^３１Ｐ^＋を１１０ＫｅＶで３×１０^１５／ｃｍ^２打ち込んだ。
【００１８】
しかる後、Ｎ_２ガスの雰囲気中で、６００℃で２時間のアニールを行ない、不純物のドーピング部を活性化する。本実施例では、厚い半導体薄膜２の部分にのみ不純物がドーピングがされているので、活性化が容易であり、ソース領域２Ｓおよびドレイン領域２Ｄのシート抵抗は２，４２４オーム程度となる。
【００１９】
次に、常圧ＣＶＤ法により３００℃でＳｉＯ_２を５０００オングストローム堆積し、層間絶縁膜５を形成する。そして、Ｈ_２（水素）のドーピングを９５ＫｅＶで２×１０^１６／ｃｍ^２の濃度で行ない、シリコンの未結合手を水素で終端する。そして、３５０℃で２時間の熱処理を行ない、コンタクトホールを形成して蒸着法やスパッタ法によりソース電極６Ｓおよびドレイン電極６Ｄを形成する（図２，３（ｄ）図示）。
【００２０】
この際、ソース領域およびドレイン領域の膜厚は１７５０オングストローム程度ある為、シリコン膜の剥れや電極とのコンタクト不良等の問題は全く生ぜぬように改善し得た。
【００２１】
このようにして作製される自己整合型の薄膜トランジスタは、次のようなものである。
【００２２】
長さ ；Ｌ＝５＋１０＋５μｍ
幅 ；Ｗ＝１０μｍ
移動度 ；μ_Ｏ＝３．８ｃｍ^２／Ｖ・ｓｅｃ
オン電流；Ｉ_ＯＮ＝６．５４×１０^−８Ａ
オフ電流；Ｉ_ＯＦＦ＝１．９１×１０^−１３Ａ（Ｖ_ｇＳ＝−０．５Ｖ時）ここでチャンネル部の膜厚はソース領域側では１７５０オングストローム、中心部が２５０オングストローム、ドレイン領域側は１７５０オングストロームとなる。それぞれの長さは５μｍ、１０μｍ、５μｍで、チャンネル部全域の総計チャンネル長は２０μｍとなる。又、オン電流Ｉ_ＯＮはソース・ドレイン電圧Ｖ_ｄＳ＝４Ｖ、ゲート電圧Ｖ_ｇＳ＝１０Ｖでトランジスタをオンにした状態に於けるソース・ドレイン電流とした。更にオフ電流としてはソースドレイン電圧Ｖ_ｄＳ＝４Ｖでのソース・ドレイン電流の最小値を持って定義した。本実施例ではゲート電圧Ｖ_ｇＳ＝−０．５Ｖでオフ状態が得られた。
【００２３】
この実施例が示す如く、本発明に限りばらつきの原因となった制御不能なレーザー照射等を行う事なく、低温工程でソース・ドレイン領域の活性化に成功し、更に、チャンネル部の中心付近の膜厚を２５０オングストロームと薄くした為、トランジスタ・オフ時に於けるリーク電流を十分低く抑えることが可能となった。これに依り、低温工程であっても、ゲート電圧１０Ｖ程度の変調に対して、５．５桁ものオン／オフ比を有する自己整合型薄膜トランジスタが実現し得た。また、上側半導体薄膜２２の平面形状については図３に代えて図４のようになっていてもよい。図４（ａ）〜（ｄ）は図２（ａ）〜（ｄ）に対応している。そして、図４（ｄ）において、膜厚の厚い部位を含むチャンネル領域と化す部位の幅Ｗ１は、膜厚の薄いチャンネル領域と化す部位の幅Ｗ２よりも大きくなるようにパターニングされている。
【００２４】
さらに、図５および図６のようになっていてもよい。ここで、図５（ａ）〜（ｅ）の断面は図６（ａ）〜（ｅ）の中心線での断面図である。まず、ガラス、セラミックスなどの板材１１上に膜質の良好な絶縁膜１２を形成し、これを基板１とする。次に、半導体薄膜２１をポリシリコンで形成し、続いて後に薄い膜厚のチャンネル領域と化す部位と、その近傍から該半導体薄膜を除去するようにパターニングして、下側半導体薄膜２１を形成する。
（図５，６（ａ）参照）。ここで、堆積は温度６００℃で減圧ＣＶＤ法を用い、ＳｉＨ_４の流量は１１［ＳＣＣＭ］、シラン分圧は５．７ｍｔｏｒｒ、厚さは１５００オングストロームとする。
【００２５】
次に、下側半導体薄膜２１と同一条件で上側半導体薄膜２２を形成する。（図５，６（ｂ）参照）但し、その厚さは２５０オングストロームとし、トランジスタ領域以外の下側半導体薄膜２１と上側半導体薄膜２２を除去するパターニングにより、薄膜トランジスタのソース・ドレインおよびチャネル領域をなす半導体薄膜２を形成する（図５，６（ｃ）参照）。
【００２６】
次に、ＥＣＲ−ＣＶＤ法によりＳｉＯ_２を堆積し、ゲート絶縁膜３を形成する。このとき、基板１の温度は１００℃で、厚さは１５００オングストロームとする。
【００２７】
次に、減圧ＣＶＤ法により不純物としてリン（Ｐ）をドープしたポリシリコンを、６００℃で３０００オングストロームの厚さに堆積し、次に常圧ＣＶＤ法によりＳｉＯ_２を３００℃で１５００オングストロームの厚さに堆積し、パターニングしてゲート電極４とキャップ絶縁膜４１の２層構造を薄膜トランジスタのチャネル領域２Ｃ上に形成する。そして、この２層構造をマスクとして、質量分析器の付いたイオン注入装置を用いてリン（^３１Ｐ^＋）イオンを注入することにより、ｎ型のドレイン領域２Ｄとソース領域２Ｓを形成する（図５，６（ｄ）参照）。本実施例では^３１Ｐ^＋を１１０ＫｅＶで３×１０^１５／ｃｍ^２打ち込んだ。
【００２８】
しかる後、Ｎ_２ガスの雰囲気中で、６００℃で２時間のアニールを行ない、不純物のドーピング部を活性化する。本実施例では、厚い半導体薄膜２の部分にのみ不純物がドーピングがされているので、活性化が容易であり、ソース領域２Ｓおよびドレイン領域２Ｄのシート抵抗は２，４２４オーム程度となる。
【００２９】
次に、常圧ＣＶＤ法により３００℃でＳｉＯ_２を５０００オングストローム堆積し、層間絶縁膜５を形成する。そして、Ｈ_２（水素）のドーピングを９５ＫｅＶで２×１０^１６／ｃｍ^２の濃度で行ない、シリコンの未結合手を水素で終端する。そして、３５０℃で２時間の熱処理を行ない、コンタクトホールを形成して蒸着法やスパッタ法によりソース電極６Ｓおよびドレイン電極６Ｄを形成する（図５，６（ｅ）図示）。
【００３０】
上記の第１実施例によれば、ガラス基板を用いた低温工程のみによって、特性のよい（オフ電流が低くオン電流の高い）ｎチャネル型の自己整合型薄膜トランジスタが得られる。また、本発明の構造を採用することにより、高温工程に於いても歩留りを向上させ、多くの薄膜トランジスタを安定的に製造することが可能となる。本実施例では下側半導体薄膜２１の膜厚を１５００オングストロームと厚くした為、オン／オフ比も５．５桁程度しかないが、下側半導体膜を３００オングストローム程度迄薄膜化することで更に特性は大きく改善される。この事は後の別な実施例で示される。一般にソース・ドレイン領域の膜厚が５００オングストローム程度以下であると、シリコン膜の剥れとか、コンタクト不良といった問題が生じる一方、チャンネル領域の膜厚が５００オングストローム程度以上となるとオフ電流が増大しオン・オフ比が低くなる為（図８）、好ましくは、下側半導体膜と上側半導体膜の膜厚が其々２５０オングストローム程度で、結果として、ソース・ドレイン領域と膜厚の厚い部分のチャンネル領域の膜厚が５００オングストローム程度、膜厚の薄い部分のチャンネル領域の膜厚が２５０オングストローム程度となるのが最良である。
【００３１】
次に、第２実施例の製造工程を説明する。まず、温度が６２０℃、シラン分圧が７．５３ｍｔｏｒｒの条件でＳｉＨ_４を１７［ＳＣＣＭ］供給し、減圧ＣＶＤ法により基板１上に１５００オングストロームのポリシリコンの下側半導体薄膜２１を形成し、パターニングする（図２，３，４（ａ）参照）。そして、同一条件下で２５０オングストロームの上側半導体薄膜２２を形成し、パターニングする。これにより、薄膜トランジスタ用の半導体薄膜２が形成される（図２，３，４（ｂ）参照）。
【００３２】
次に、基板温度１００℃でＥＣＲ−ＣＶＤ法によりＳｉＯ_２のゲート絶縁膜３を１５００オングストロームに形成する。しかる後に、原料ガスにＳｉＨ_４ とＰＨ_３ を用い、減圧ＣＶＤ法で３０００オングストロームのドープドポリシリコンを６００℃で形成し、次に常圧ＣＶＤ法で３００℃の条件とし、ＳｉＯ_２を１５００オングストローム堆積する。そして、パターニングすることにより、図２，３，４（ｃ）に示すゲート電極４とキャップ絶縁膜４１の二重構造を得る。
【００３３】
次に質量分析器の付いていない質量非分離型イオン注入装置を用いてリンイオンの注入を行い、ソース・ドレイン領域を形成した。本実施例では原料ガスとして水素中に希釈された５％濃度のフォスフィン（ＰＨ_３）を用い、加速電圧１１０ＫＶで３×１０^１５／ｃｍ^２の濃度でリンを添加した。次に、水素を３％含んだ還元性雰囲気で３００℃、２時間の熱処理を施した。この時、ソース領域２Ｓ及びドレイン領域２Ｄのシート抵抗は３８８８Ω／□であった。従来、添加不純物元素の活性化には６００℃程度以上の熱処理が必要であったが、質量非分離型イオン注入装置にて水素希釈されたフォスフィンを打ち込んだことにより、リン添加時に水素イオンも同時に添加されこの水素イオンにより、シリコン中未結合手が終端された。この為、ｎ型シリコン中の電子の未結合手による散乱が抑制され、抵抗を低くすることが可能となった。加えて、ゲートＳｉＯ_２中からの水素の離脱を少なくすることができ、後の水素ドーピング等の水素化処理を低減或いは省略することができる。一般に水素化処理はトランジスタのバラツキやロット間変動の大きな原因となっている為、本実施例により、水素化処理を低減または省略し得ることは、大量安定生産上かかせない技術的進展である。
【００３４】
次に、常圧ＣＶＤ法により３００℃で５０００オングストロームの層間絶縁膜５を形成し、９０ｋｅＶ、１．２×１０^１６／ｃｍ^２のより低濃度、低電圧の水素注入を行ない、３５０℃、２時間の熱処理を行なう。そして、コンタクトホールを設けてソース電極６Ｓおよびドレイン電極６Ｄを形成する（図２，３，４（ｄ）参照）。
【００３５】
このように形成された薄膜トランジスタは、μ_Ｏ＝４．８２ｃｍ^２／Ｖ・ｓｅｃ、Ｉ_ＯＮ＝１．４９×１０^−７Ａ、Ｉ_ＯＦＦ＝１．５６×１０^−１３Ａ（Ｖ_ｇＳ＝１．０Ｖ時）であった。本実施例では、ソース領域２Ｓおよびドレイン領域２Ｄへの不純物注入時に水素も同時に注入しているので、より低温の処理が可能になる。また、シリコンの未結合手を終端させるための水素化の条件を緩和することができる。
【００３６】
なお、上記の第２実施例のプロセスについても、薄膜トランジスタの構造は図４，５，６に示すものとすることができる。
【００３７】
次に、第３実施例の製造方法を説明する。この場合には、下側半導体薄膜２１は減圧ＣＶＤ法で６００℃、ＳｉＨ_４ の流量が１３［ＳＣＣＭ］、その分圧が６．３ｍｔｏｒｒの条件で１５００オングストロームの厚さに形成され、上側半導体薄膜２２は上記の条件で２５０オングストロームに形成される。以下のプロセスは、第２実施例と同じである。
【００３８】
この場合には、ソース領域２Ｓおよびドレイン領域２Ｄのシート抵抗は２９０４オームとなり、薄膜トランジスタのμ_Ｏ＝５．０５ｃｍ^２／Ｖ・ｓｅｃ、Ｉ_ＯＮ＝３．４１×１０^−７Ａ、Ｉ_ＯＦＦ＝１．０４×１０^−１２Ａ（Ｖ_ｄＳ＝１．５Ｖ時）であった。第２実施例と比べると、半導体薄膜堆積時のシラン分圧を低めている為、工程最高温度が６００℃とより低温であるにもかかわらず、オン電流が向上されている。
【００３９】
次に、第４実施例の製造方法を説明する。この場合には、第２実施例と同様に下側半導体薄膜２１、上側半導体薄膜２２およびゲート絶縁膜３を形成する。そして、ゲート電極４は１００〜２００℃でのスパッタ法による２０００オングストロームのクロム（Ｃｒ）膜とし、キャップ絶縁膜４１は常圧ＣＶＤ法による３００℃、３０００オングストロームのＳｉＯ_２ とする。また、ＰＨ_３ によるリンと水素のドーピングおよびその後の熱処理も第２実施例と同様とした後、常圧ＣＶＤ法により３００℃で５０００オングストロームのＳｉＯ_２ からなる層間絶縁膜５を形成する。そして、ソース電極６Ｓおよびドレイン電極６Ｄを形成する。このようにして得られた薄膜トランジスタは、ソース領域２Ｓおよびドレイン領域２Ｄのシート抵抗が２３００オーム、μ_Ｏ ＝５．４３ｃｍ^２ ／Ｖ・ｓｅｃ、Ｉ_ＯＮ＝１．７３×１０^−７Ａ、Ｉ_ＯＦＦ ＝１．４６×１０^−１３ Ａ（Ｖ_ｇＳ＝−３．２Ｖ時）であった。本実施例ではゲート電極をスパッター法により、クロムで作成し、更に本発明によるソース・ドレイン領域の形成を３００℃の低温活性化により行っている為、ゲート絶縁膜形成後の熱工程の最高温度が３００℃と低く押えることができた。この為ばらつきや変動の主原因である水素化処理を排除して尚、トランジスタ特性を向上せしめたのである。
【００４０】
次に、第５実施例の製造方法を説明する。下側半導体薄膜２１については、減圧ＣＶＤ法により温度は５７０℃とし、ＳｉＨ_４ は１００［ＳＣＣＭ］でシラン分圧を０．８ｍｔｏｒｒとし、厚さは２５０オングストロームとする。次に、上側半導体薄膜２２については同一条件で２５０オングストロームの厚さとし、ゲート絶縁膜３は第２実施例と同様にする。スパッタ法による２０００オングストロームのＩＴＯを堆積後、キャップ絶縁膜４１については、常圧ＣＶＤ法により３００℃で３５００オングストロームのＳｉＯ_２ とする。そして、ＰＨ_３ によるリンと水素のドーピングを１１０ｋｅＶ、６×１０^１５／ｃｍ^２ で行ない、３５０℃で２時間の熱処理を行なう。このような低温処理によるソース領域２Ｓとドレイン領域２Ｄのシート抵抗は、４９６４オームであった。そして、第２実施例と同様に層間絶縁膜５とソース電極６Ｓおよびドレイン電極６Ｄを形成する。こうして得られた薄膜トランジスタはＷ＝３０μｍでトランジスタ長Ｌがソース側とドレイン側の薄膜の厚いチャンネル部で其々５μｍ、中央の膜厚の薄い部分で５μｍの総計１５μｍに対して、μ_０ ＝１３．６ｃｍ^２ ／Ｖ・ｓｅｃ、Ｉ_ＯＮ＝１．６８×１０^−６Ａ、Ｉ_ＯＦＦ ＝２．６６×１０^−１３ Ａ（Ｖ_ｇＳ＝ＯＶ）とゲート電圧１０Ｖの変調でオン・オフ比が７桁近くとなるきわめて良好な薄膜トランジスタが作成された。これは前述の如く、下側半導体膜と上側半導体膜の膜厚が、其々２５０オングストロームと薄くし、これによりソース・ドレイン部では５００オングストロームの膜厚を有し、又、チャンネル部の薄い膜厚が２５０オングストロームと極めて薄くできた為である。又、これは非質量分離型のイオン注入装置を用いて添加イオン種の水素化物を水素に希釈くして打ち込んだ為、低温活性化が可能となり、余分な熱工程を排除し得たためである。
【００４１】
【発明の効果】
以上、詳細に説明した通り、本発明に係る薄膜トランジスタは、チャネル領域の半導体薄膜において、一部が厚くされ、したがって他の薄い（例えば５００オングストローム以下）部分によって十分なオン／オフ比が確保される。そして、ソース領域およびドレイン領域が厚くされることで、低温での十分な活性化が可能になり、またコンタクトを良好にすることが可能になる。
【図面の簡単な説明】
【図１】実施例に係る薄膜トランジスタの基本構造を示す断面図である。
【図２】実施例に係る薄膜トランジスタの製造方法を示す断面図である。
【図３】図２に対応する平面図である。
【図４】図２に対応する平面図である。
【図５】実施例に係る薄膜トランジスタの製造方法を示す断面図である。
【図６】図５に対応する平面図である。
【図７】従来の薄膜トランジスタの断面図である。
【図８】ポリシリコンの膜厚と薄膜トランジスタのオン／オフ比の関係を示す図である。
【符号の説明】
１…基板
２…半導体薄膜
２Ｃ…チャネル領域
２Ｓ…ソース領域
２Ｄ…ドレイン領域
２１…下側半導体薄膜
２２…上側半導体薄膜
３…ゲート絶縁膜
４…ゲート電極
４１…キャップ絶縁膜
５…層間絶縁膜
６Ｓ…ソース電極
６Ｄ…ドレイン電極

Claims (1)

1. 少なくとも表面が絶縁性物質である基板の一方面上に、ドナーまたはアクセプタとなる不純物を含むソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域を結ぶチャンネル領域とを構成する半導体膜と、少なくとも前記チャンネル領域を被覆するように配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを具備する薄膜半導体装置において、
   前記半導体膜は、少なくとも第１半導体膜と、前記第１半導体膜及び前記基板上に配置された第２半導体膜からなり、
   前記チャンネル領域内の前記半導体膜は、前記ソース領域と接する領域及び前記ドレイン領域と接する領域において、前記第１及び前記第２半導体膜からなる膜厚の厚い部位、並びに前記第１半導体膜のみからなる膜厚の薄い部位を有し、且つ、前記ソース領域と接する領域及び前記ドレイン領域と接する領域の間に位置する領域において、前記第２半導体膜のみからならなる膜厚の薄い部位を有し、
   前記ゲート電極は、前記膜厚の厚い部位、前記第１の半導体膜のみからなる前記膜厚の薄い部位、並びに前記第２半導体膜のみからなる前記膜厚の薄い部位に平面的に重なるように配置されてなり、
   前記チャンネル領域の幅は、前記ソース領域と接する領域及び前記ドレイン領域と接する領域よりも、前記ソース領域と接する領域及び前記ドレイン領域と接する領域の間に位置する領域の方が平面視して小さいことを特徴とする薄膜半導体装置。

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