KR100469624B1 - 결정질 활성층을 포함하는 박막트랜지스터의 제조 방법 및반도체 장치 - Google Patents
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Abstract
본 발명은 비정질 실리콘 박막의 결정화를 유도하기 위해 사용된 금속이나 금속 실리사이드에 의해 소자 특성이 저하되는 것을 방지하기 위해 비정질 실리콘 박막의 패턴을 변형하여 소자 특성을 개선한 박막트랜지스터의 구조 및 제조방법에 관한 것이다. 본 발명은 비정질 실리콘에 결정화를 유도하는 금속을 인가하고 열처리하여 결정화된 활성층을 포함하는 박막트랜지스터의 제조 공정에서 활성층에 연결된 비정질 실리콘 박막의 최소한 일부가 결정화되지 않고 비정질 실리콘으로 남아 활성층에 존재하는 금속 성분을 흡수할 수 있는 금속 싱트 영역을 형성하여 활성층에 잔류하는 금속 성분 농도를 크게 낮추어 박막트랜지스터의 동작 특성을 개선하는 것을 특징으로 한다
Description
본 발명은 결정질 실리콘 활성층을 포함하는 박막트랜지스터(Thin Film Transistor)의 제조 방법 및 이를 통해 제조된 반도체 장치에 관한 것으로, 더욱 자세하게는 비정질 실리콘 박막의 결정화를 위해 사용된 금속이나 금속 실리사이드에 의해 소자 특성이 저하되는 것을 방지하기 위해 비정질 실리콘 박막의 패턴을 변형하여 소자 특성을 개선한 박막트랜지스터 구조 및 제조방법에 관한 것이다.
현재 소자가 대면적, 고집적화 됨에 따라 트랜지스터 소자가 박막화 되고,이에 따라서 디스플레이 장치에 사용되는 비정질 실리콘 박막 트랜지스터가 다결정 실리콘 박막 트랜지스터로 대체되고 있는 실정이다. 비정질 실리콘 박막 트랜지스터는 통상 공정 온도가 350℃ 이하로 유리, 석영 등의 투명 기판에 쉽게 만들 수 있지만, 전자 이동도(electron mobility)가 낮아 고속 동작 회로에는 사용하기 곤란하다. 하지만, 다결정 실리콘은 비정질 실리콘에 비하여 전자 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 고해상도, 대면적 소자의 트랜지스터로 유리하다.
비정질 실리콘을 증착한 후 다결정으로 결정화하는 방법으로는 고상결정화법(SPC: Solid Phase Crystallization), 엑시머 레이저 어닐링법(ELA: Eximer Lazer Annealing), 금속유도결정화법(MIC: Metal Induced Crystallization) 등이 있다. 여기서, SPC법은 600℃ 이상의 반응로(furnace) 내에서 장시간 열처리하여 다결정 실리콘 박막을 제작하는 비교적 간단한 결정화 방법이나, 높은 결정화 온도와 긴 열처리 시간이 필수적이다. 그리고 결정화된 결정립 내부에 많은 결함이 있어 소자 제작에 어려움이 있으며, 유리기판의 변형 온도 이상인 높은 결정화 온도로 인하여 유리기판을 사용할 수 없다는 단점이 있다.
ELA법은 짧은 파장의 강한 에너지를 가지는 엑시머 레이저를 순간적으로 조사하여 박막을 결정화하는 방법으로 400℃ 이하의 저온 결정화가 가능하고, 결정립의 크기가 크고 우수한 특성을 가진 결정립의 제조가 가능하지만, 결정화가 불균일하게 진행되고 고가의 부대장비를 필요로 하기 때문에 대량 생산 및 대면적의 소자를 제작하기가 어렵다.
금속유도측면결정화법(MILC: Metal Induced Lateral Crystallization)은 금속 박막을 비정질 실리콘 박막에 증착한 후에 반응로(furnace)에서 열처리를 하여 비정질 실리콘을 결정화시키는 방법이다. 이 방법은 레이저 열처리 방법의 문제인 결정화의 균일성, 수율 등의 문제를 많이 해결하였으나, 여전히 실제 공정에 이들이 적용되기 위해서는 500℃에서 수 시간의 열처리 시간이 필요해 열처리에 많은 시간이 소요되는 문제가 있다. 또한 MILC에 의하여 제작된 결정질 실리콘에는 MILC를 유도한 니켈 또는 니켈실리사이드와 같은 금속 성분이 잔류하여 특히 트랜지스터의 채널 영역에서 전류 누설을 발생시키는 문제가 있다.
도 1a 내지 도 1g는 종래의 금속유도측면결정화법에 의한 박막트랜지스터의 제조 공정을 설명하기 위한 도면이다.
도 1a는 박막 트랜지스터의 활성층을 구성하는 비정질 실리콘 박막(11)이 절연 기판(10) 상에 형성되어 패터닝된 상태의 단면도이다. 기판(10)은 무알칼리 유리, 석영 또는 산화 실리콘 등의 투명 절연 물질로 구성된다. 선택적으로는 기판으로부터 비정질 실리콘 박막으로 오염 물질이 확산되는 것을 방지하기 위해, 기판과 비정질 실리콘 박막 사이에 하부 절연층(도시되지 않음)을 형성할 수 있다. 하부 절연층은 산화실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD(plasma-enhanced chemical vapor deposition), LPCVD(low-pressure chemical vapor deposition), APCVD(atmosphere pressure chemical vapor deposition), ECR CVD(Electron Cyclotron Resonance CVD), 스퍼터링 등의 증착법을 이용하여 600oC 이하의 온도에서 300 내지 10,000Å, 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다. 비정질 실리콘 박막(11)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 비정질 실리콘 박막은 소스, 드레인 및 채널 영역을 포함하고, 이후 형성될 기타 소자/전극 영역을 포함한다. 기판 상에 형성되는 비정질 실리콘 박막은 제작하고자 하는 TFT의 규격에 맞도록 패터닝 된다. 즉, 비정질 실리콘 박막(11)은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 에칭 가스의 플라즈마에 의한 건식 에칭에 의하여 패터닝 된다. 그 패턴 형태로는 도 1h에 도시된 바와 같이 일정 폭과 길이를 가지는 선형 형태로서, 도 1h에 도시된 것은 하나의 트랜지스터에 대해 예를 든 것이다.
이와 같이 비정질 실리콘을 패터닝 한 후, 도 1b에 도시된 바와 같이 패터닝된 실리콘 박막(11) 상에 게이트 절연막(12)과 게이트 전극(13)을 순차적으로 적층한다. 게이트 절연막(12)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 게이트 절연막 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 방법을 사용하여 1,000 내지 8,000Å, 양호하게는 2,000 내지 4,000Å 두께로 게이트 전극층을 증착시키고 이를 게이트 절연막과 동시에 패터닝하여 게이트 전극(13)이 형성된다. 게이트 전극(13)은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 습식 또는 건식 에칭에 의하여 패터닝된다.
도 1c는 게이트 전극을 마스크로 사용하여 실리콘 박막의 소스(11S) 및 드레인 영역(11D)을 도핑하는 공정을 나타내는 도면이다. N-MOS TFT를 제작하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 불순물(dopant)을 10-200KeV(양호하게는 30-100KeV)의 에너지로 1E11-1E22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제작하는 경우에는 B2H6, B, BH3등의 불순물을 20-70KeV의 에너지로 1E11-1E22/cm3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다. 드레인 영역에 예를들어 약하게 도핑된 영역 또는 오프셋 영역이 있는 접합부를 형성하거나, CMOS를 형성하는 경우에는 추가의 마스크를 이용한 여러차례의 도핑 공정이 필요하다.
도 1d는 실리콘 박막이 도핑된 이후에 게이트 절연막(12) 및 게이트 전극(13) 상에 콘택트 절연층인 덮개막(14)을 형성하고, 패터닝하여 콘택트 홀(15)을 형성한 구조의 단면도이다. 덮개막은 PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 복합층을 1,000 내지 15,000Å, 양호하게는 3,000 내지 7,000Å 두께로 증착시켜 형성된다. 덮개막은 포토리소그래피 등의 방법에 의하여 형성된 패턴을 마스크로 사용하여 습식 또는 건식 에칭되고, 이에 의해 콘택트 전극이 실리콘 박막의 소스 및 드레인 영역과 접속되는 경로를 제공하는 콘택트 홀(15)이 형성된다.
도 1e는 콘택트 홀 내에 노출된 소스 영역(11S)및 드레인 영역(11D)에 활성층을 구성하는 비정질 실리콘의 MIC(Metal Induced Crystallization) 또는 MILC를 유도하는 금속층(16)을 인가한 상태의 단면도이다. 비정질 실리콘에 MIC 또는 MILC 현상을 유도하는 금속으로서 양호하게는 니켈(Ni), 팔라듐(Pd), 코발트(Co)나 이들의 합금이 사용되나 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있다. 니켈 또는 팔라듐 등의 MILC 유도 금속은 스퍼터링, 가열 증발, PECVD 또는 이온 주입법에 의하여 비정질 실리콘에 인가될 수 있으나, 일반적으로 스퍼터링이 사용된다. 인가되는 금속층의 두께는 비정질 실시콘의 MIC 또는 MILC를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으며, 대략 1-10,000Å 양호하게는 10-200Å의 두께로 형성된다. 콘택트 홀 이외의 부분에 인가된 금속층은 덮개막에 콘택트 홀을 형성하기 위하여 마스크로 사용된 포토리지스트 등을 리프트오프 등의 방법을 사용하여 제거할 때 동시에 제거될 수 있다.
도 1f는 콘택트 홀 내부에 MIC 소스 금속층(16)을 형성한 후에 열처리를 하여 비정질 실리콘의 결정화를 유도하는 동시에 실리콘의 소스 및 드레인 영역에 주입된 불순물을 활성화시키는 공정을 도시한다. 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 또는 800oC정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELC법 등이 사용될 수도 있으며, 양호하게는 반응로(furnace)내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 진행된다. 반응로 내의 열처리 과정을 통하여 콘택트 홀을 통하여 MIC 소스 금속이 인가된 소스와 드레인 영역(17)은 MIC 현상에 의한 결정화가 진행되고 MILC 소스 금속이 인가되지 않은 소스 및 드레인 영역과 채널 영역(18)은 소스 금속이 인가된 부분으로부터 MILC에 의한 결정화 현상이 전파된다. 도 1f에서 화살표는 MILC의 진행 방향을 나타낸다.
도 1g는 열처리를 통하여 비정질 실리콘을 결정화한 후에 콘택트 홀을 통하여 비정질 실리콘 박막의 소스 및 드레인 영역과 외부 회로를 접속시키는 콘택트 전극(20)을 형성한 상태의 단면도이다. 콘택트 전극(20)은 스퍼터링, 가열 증착, CVD 등의 방법을 사용하여 덮개막 전체에 금속 또는 도핑된 폴리실리콘 등의 도전성 재료를 500-10,000Å, 양호하게는 2,000-6,000Å의 두께로 증착시키고, 이 도전성 재료를 건식 또는 습식 에칭법에 의하여 원하는 형태로 패터닝함으로써 형성된다. 콘택트 전극(20)을 패터닝 한 후에는 실리콘 박막의 결정화 상태를 개선하기 위하여 고온로, 레이저 또는 고온 램프를 사용하여 추가의 열처리를 수행할 수 있다.
도 2a 내지 도 2c는 MILC를 이용한 종래의 박막트랜지스터 제조 공정의 다른 실시예를 설명하기 위한 단면도이다. 앞의 실시예는 비정질 실리콘 박막 위에 덮개층을 형성하고 콘택트홀을 통하여 니켈을 소스 및 드레인 영역의 일부에 인가한 반면에, 본 실시예는 덮개막을 형성하기 이전에 게이트 절연층 및 게이트 전극을 마스크로 사용하여 니켈이 소스 및 드레인 영역에 인가되는 점에서 차이가 있다.본 실시예에 따른 공정은 본 출원인이 출원한 대한민국 공개특허공보 제2002-62463호에 상세히 기재되어 있다.
도 2a를 참조하면, 기판(10) 상에 형성된 비정질 실리콘 박막(11) 상에 게이트 절연막(12) 및 게이트 전극(13)을 형성한다. 도 2a의 공정을 실행하는 조건은 앞의 실시예와 동일하다. 게이트 절연막(12)는 게이트 전극(13)보다 조금 폭이 넓도록 형성되는데 그 이유는 후술한다. 이어서 도 2b와 같이, 게이트 절연막 및 게이트 전극을 마스크로 사용하여 비정질 실리콘 박막에 불순물을 주입한다. 이어서 도 2c와 같이 결정화 유도 금속금(16)을 기판 전체에 인가하여 열처리하여 비정질 실리콘의 결정화 및 실리콘 박막에 주입된 불순물의 활성화를 진행시킨다. 본 실시예에서는 불순물 주입 공정 후에 금속층 증착 공정을 실행하는 것으로 설명하였으나 본 발명의 원리 및 범위 내에서 그 순서는 뒤바뀔 수 있다. 본 실시예에서 게이트 절연막(12)이 게이트 전극의 폭보다 크게 형성되어 있으므로 금속층(16)이 채널 영역(11c)과 직접 접촉하지 않아 채널 영역이 금속층과 접촉하여 트랜지스터의 특성을 저하되는 문제가 방지된다. 이때 촉매 금속과 접하는 실리콘 박막의 소스 영역(11S) 및 드레인 영역(11D)에서는 촉매 금속에 의하여 직접 결정화가 이루어지고, 채널 영역(11C)에서는 소스 및 드레인 영역으로부터 전파되는 MILC에 의하여 결정화가 이루어진다. 도면에서 화살표는 열처리 공정 중의 MILC의 진행 방향을 나타낸다. 결정화 공정 이후에 결정화된 실리콘 박막 및 게이트 전극(13) 상에 덮개막을 증착시키고, 이어서 덮개막에 콘택트 홀을 형성한 후, 배선 금속을 증착시키고 패터닝하여 박막트랜지스터를 완성한다.
이상에서 설명한 종래의 제조 공정은 도 3a에 도시된 바와 같이 기판(10) 상에 실리콘 박막(11)을 장방형으로 형성하고 게이트 전극(13)이 형성된 채널 영역 양편의 소스 및 드레인 영역에 인가된 결정화 유도 금속에 의하여 채널 양측으로부터 결정화를 유도한다. 그 결과 도 3b에 도시된 바와 같이 채널 내부에 결정화 계면이 형성된다. 결정화 계면에는 비정질 실리콘의 결정화를 유도한 금속실리사이드가 축적되는데 비정질 실리콘의 결정화가 종료된 후에 채널 영역에 도전성이 높은 결정화 유도 금속 또는 금속 실리사이드가 존재하면 트랜지스터의 오프 상태에서도 채널 영역에서 전류가 누설되어 박막트랜지스터의 동작 특성을 크게 열화시키게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 비정질 실리콘 박막의 패턴 형상을 변경하고 MILC에 의한 결정화 시간을 조절하여 결정화된 채널 영역 내의 금속 또는 금속 실리사이드의 잔류 농도를 낮추어 소자 특성을 획기적으로 개선한 박막 트랜지스터의 구조 및 제조 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 1g는 종래의 결정질 실리콘 박막트랜지스터의 제조 공정을 설명하기 위한 도면.
도 2a 내지 2c는 종래의 결정질 박막트랜지스터의 제조 공정의 다른 실시예를 설명하기 위한 단면도.
도 3a 및 3b는 종래의 기술에 의하여 제조된 실리콘 박막의 결정화 상태를 보여주는 도면.
도 4a는 본 발명의 일 실시 예에 따른 하나의 트랜지스터의 비정질 실리콘 박막의 패턴 형상을 나타내는 평면도.
도 4b는 도 4a의 비정질 실리콘 박막의 결정화 상태를 설명하기 위한 도면.
도 4c 내지 도 4e는 본 발명의 다른 실시 예들에 따른 비정질 실리콘 박막의 패턴 형상과 결정화 상태를 설명하기 위한 도면.
도 5a 및 도 5b는 본 발명에 따른 금속 싱크 영역의 변형된 형태를 보여주는 도면.
도 6a 및 도 6b는 본 발명을 이중 게이트 구조를 가지는 박막트랜지스터에 콘택트홀을 통하여 금속층을 인가하여 결정화시키는 공정에 적용한 실시예를 보여주는 도면.
도 7a 내지 도 7c는 본 발명을 비대칭 구조를 가지는 박막트랜지스터에 콘택트홀을 통하여 금속층을 인가하여 결정화시키는 공정에 적용한 실시예를 보여주는 도면.
도 7d 내지 도 7f는 본 발명을 비대칭 구조를 가지는 박막트랜지스터에 금속 오프셋 영역을 형성하여 결정화시키는 공정에 적용한 실시예를 보여주는 도면.
도 8은 본 발명에 따라 제조된 결정질 박막트랜지스터의 동작 특성을 종래의 결정질 박막트랜지스터와 비교하여 보여주는 도면.
본 발명은 기판 상에 비정질 실리콘 박막의 패턴을 형성함에 있어서, 소스 영역과 채널 영역 및 드레인 영역을 포함하는 실리콘 박막의 일부에 열처리 과정에서 실리콘의 결정화를 유도하는 금속 성분을 흡수할 수 있는 금속 싱크 영역을 형성하는 것을 특징으로 한다. 바람직하게는 금속 싱크 영역이 게이트 전극 아래의 채널 영역에 연결되도록 형성된다. 열처리 결과 채널 영역 양측으로부터 MILC에 의한 결정화가 진행되어 채널 영역 내에서 결정화 계면이 형성되는데 이 상태에서 결정화를 지속하면 금속 싱크 영역 내로 결정화가 진행된다. 비정질 실리콘은 결정질 실리콘에 비하여 니켈의 가용도가 매우 높기 때문에 결정화된 실시콘 영역 특히 결정화 계면에 집적된 니켈 또는 니켈 실리사이드가 금속 싱크 영역 내로 빠르게 유입되어 채널 영역 내의 니켈 실리사이드나 니켈의 잔존 농도가 현격하게 줄어 들게 된다. 이와 같은 특징을 갖는 본 발명은 MILC를 이용하여 제조된 결정질 박막트랜지스터의 전류 특성을 크게 개선할 수 있다.
이하, 첨부된 도 4a 내지 도 4e를 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 이하의 도면에서는 동일한 구성요소가 동일한 참조번호를 사용하여 지시되어 있다.
도 4a는 본 발명에 따른 하나의 트랜지스터 소자에 대한 비정질 실리콘 박막의 패턴 형상을 설명하기 위한 평면도이다.
전술한 바와 같이 비정질 실리콘 박막(11)은 기판(10) 상에 증착된 후, 패터닝 된다. 기판(10)은 전술한 바와 같이 무알칼리 유리, 석영 또는 산화 실리콘 등의 투명 절연 물질로 구성되고, 기판(10)과 비정질 실리콘 박막(11) 사이에는 하부 절연층이 형성될 수 있다. 비정질 실리콘 박막(11)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 증착된다. 그런 다음, 증착된 비정질 실리콘 박막(11)은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 에칭 가스의 플라즈마에 의한 건식 에칭에 의하여 패터닝 된다. 본 발명에 있어서, 상기 비정질 실리콘 박막의 패턴 형태는, 도3a에 도시된 바와 같이, 소스 영역과 채널 영역 및 드레인 영역을 포함하는 장방형의 비정질 실리콘 박막의 종방향의 양측 연부로부터 외측으로 연장되는 금속 싱크 영역(30)이 형성된 대체로 십자가 형상을 가진다. 금속 싱크 영역(30)은 장방형 실리콘 박막(11)에서 채널 영역이 형성되는 위치로부터 연장된다. 본 명세서에서 "금속 싱크 영역"이라는 명칭을 사용하는 이유는 결정화가 진행될 때 채널 영역 또는 채널 영역의 결정화 계면에 집적된 니켈이나 니켈 실리사이드가 이 영역 내로 흡수되는 현상이 발생하기 때문이다. 본 실시예에서 금속 싱크 영역이 장방형 형상을 가지는 것으로 도시되었으나 본 발명의 범위 내에서 금속 싱크 영역이 채널 영역의 잔류 금속 성분을 흡수할 수 있는 임의의 형상을 가질 수 있음이 자명하다.
도 4b는 도 4a와 같이 형성된 비정질 실리콘 박막 상에 게이트 절연층 및 게이트 전극(13)을 순차로 형성하고 게이트 전극 양측의 소스 영역(11S) 및 드레인 영역(11D) 상에 니켈을 인가한 후 열처리하여 게이트 영역 아래의 채널 영역(11C)를 결정화시킨 상태를 보여준다. 도 4b에 도시된 결정화 상태를 얻는 과정은 도 2a 내지 2c에서 설명한 과정과 동일하므로 구체적인 설명은 생략한다. 결정화 열처리 공정에서 니켈이 직접 인가된 소스 영역(11S)과 드레인 영역(11D)이 우선 결정화되고 이들 영역으로부터 전파되는 MILC에 의하여 채널 영역(11C) 내로 결정화가 진행되고, 열처리 시간을 지속함에 따라 채널 영역을 벗어나서 양 측의 금속 싱크 영역(30) 내부까지 결정화가 진행된다.
도 4b와 같이 게이트 전극은 채널 영역 뿐만 아니라 채널 영역과 연결된 양측의 금속 싱크 영역(30)을 모두 덮도록 형성되는 것이 바람직하다. 그러면 금속 싱크 영역에는 니켈이 인가되지 않아서 열처리 과정에서 금속 싱크 영역으로부터 결정화가 자발적으로 발생하는 현상이 방지된다. 그러나 후술 하는 바와 같이 콘택트 홀을 통하여 결정화 유도 금속을 실리콘 박막의 한정된 위치에만 인가하는 공정을 사용하는 경우에는 금속 싱크 영역이 게이트 전극에 모두 덮일 필요가 없다. 또한, 금속 싱크 영역이 게이트 전극으로 덮인 채널 영역의 중앙 부분으로부터 연장되는 것이 바람직하다. 그러면 채널 양측으로부터 진행된 결정화 선단이 만나는 결정화 계면과 결정화된 실리콘 영역에 잔류하는 니켈 또는 니켈 실리사이드가 용이하게 금속 싱크 영역 내부로 흡수될 수 있다. 본 발명에 따르면 비정질 실리콘 박막은 채널 내부에 결정화 계면이 형성된 이후에도 일정 시간 열처리가 진행되어 금속 싱크 영역 내부로 결정화가 진행되도록 한다. 금속 싱크 영역의 결정화가 진행될 시점에는 채널 영역이 모두 MILC에 의하여 결정화가 이루어진 상태이므로, 채널 영역 내부에 잔류하는 니켈 또는 니켈 실리사이드는 결정질 실리콘에 비하여 금속 가용도가 월등히 큰 비정질 실리콘인 금속 싱크 영역 내로 확산된다. 이에 따라 채널 영역 내에 잔류하는 니켈 또는 니켈 실리사이드의 농도를 현격하게 감소시킬 수 있다. 본 발명에 따르면 도 4b에 도시된 바와 같이 금속 싱크 영역이 모두 결정화 되지 않고 결정화가 진행되는 도중 적절한 시점에 결정화를 중지하더라도 채널 영역 내부에 니켈 또는 니켈 실리사이드가 잔류하여 박막트랜지스터의 오프전류 특성이 열화되는 문제를 효과적으로 방지할 수 있다.
본 실시예에서는 게이트 전극을 마스크로 사용하여 소스 영역과 드레인 영역의 전체 영역에 니켈을 인가하는 방법을 사용하나 본 발명이 속하는 분야에서 통상의 지식을 가진 자는 도 1d 내지 도 1g에 도시된 바와 같이 콘택트 홀을 통하여 결정화 유도 금속인 니켈을 인가하는 방법을 사용하더라도 동일한 결과를 얻을 수 있음을 자명하게 알 수 있다. 도 4c는 콘택트 홀을 통하여 인가된 금속층(50)으로부터 결정화가 진행되어 활성층(11)과 금속 싱크 영역(30)의 일부가 결정화된 상태를 보여준다. 금속 인가 방법을 제외하고는 도 4c의 실시예는 도 4b와 대체로 동일하다. 도 4b 및 도 4c와 같이 실리콘 박막을 결정화 한 이후에는 공지의 공정을 통해 박막트랜지스터를 완성한다. 이와 같은 박막 트랜지스터의 제조 공정은 본 출원인이 출원한 대한민국 공개특허공보 제2002-62463호 등에 구체적으로 기재되어 있으므로, 이에 대한 구체적인 설명은 생략하기로 한다.
도 4d는 위에서 설명한 실시예와 대체로 동일하나 본 발명을 듀얼 게이트를 갖는 박막 트랜지스터의 제조에 적용한 실시예를 도시하는 평면도이다.
본 실시예에서는 도 2c에 도시된 공정과 같이 패터닝된 비정질 실리콘 박막 위에 게이트 절연막과 게이트 전극을 적층한 다음 결정화 유도를 위한 금속층을 증착한다. 이에 따라 두 게이트 전극(13) 사이의 비정질 실시콘 영역(40)에도 금속층이 증착된다. 따라서 결정화 열처리 공정에서 두개의 게이트 전극 하부의 채널 영역은 게이트 전극 양측으로부터 전파되는 MILC에 의해서 결정화된다. 본 발명의원리에 따라 본 실시예에서는 각각의 채널 영역 내부로부터 외측으로 연장되는 금속 싱크 영역(30)이 도 4a 내지 도 4c를 참조하여 설명한 바와 동일한 형태로 형성된다. 듀얼 게이트를 갖는 박막 트랜지스터의 채널 영역에 연결되도록 금속 싱크 영역을 형성하면 단일 게이트를 사용하는 경우보다 오프 전류 특성을 더욱 개선할 수 있다.
도 4e에 도시된 실시예는 비정질 실리콘 활성층에 듀얼 게이트를 형성한 구조인 점에서 도 4d에 도시된 실시예와 공통점이 있다. 그러나 본 실시예는 듀얼 게이트를 형성한 후 바로 금속층을 증착하지 아니하고, 도 1d 내지 1f에 도시된 방식으로 덮개막에 형성된 콘택트홀을 통해 소스 및 드레인 영역의 일부에 금속층(50)을 증착한 점에서 차이가 있다. 이 공정에서는 전술한 바와 같이 패터닝된 비정질 실리콘 박막 위에 게이트 절연막과 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 사용하여 실리콘 박막의 소스(11S) 및 드레인 영역(11D)에 불순물을 주입한다. 그런 다음, 콘택트 절연층인 덮개막을 형성하고, 패터닝하여 콘택트 홀을 형성하고, 상기 콘택트 홀 내의 노출된 소스 영역(11S) 및 드레인 영역(11D)에 비정질 실리콘 박막의 결정화 유도를 위한 금속층을 증착한다. 도면에서 활성층 양측의 원으로 표시된 부분(50)이 금속층이며 금속층의 위치는 덮개막의 콘택트홀의 위치에 대응한다. 본 실시예의 경우는 열처리 과정에서 각각의 금속층(50)으로부터 전파되는 MILC에 의한 결정화가 채널 영역을 통과하여 진행하여 두개의 게이트 사이에서 결정화 계면이 형성된다. 따라서, 본 실시예에서는 금속 싱크 영역(30)을 결정화 계면이 형성되는 위치로부터 연장되도록 형성하는 것이 바람직하다.
위에서 설명한 실시예에서는 금속 싱크 영역이 장방형 형태로 실리콘 박막으로부터 외측으로 연장하는 형태를 가지는 경우를 설명하였다. 그러나 금속 싱크 영역의 형태는 본 발명의 범위 내에서 다양하게 변형될 수 있다. 예를 들어 도 5a에 도시된 바와 같이 금속 싱크 영역(30)은 상대적으로 폭이 좁은 네크부를 통하여 활성층(11)에 연결될 수 있다. 이 경우 MILC에 의해서 금속 싱크 영역이 결정화되는 면적을 감소시킬 수 있어 금속 싱크 영역의 크기를 작게 만들 수 있다. 도 5b를 참조하면 콘택트 홀을 통하여 인가된 금속층(50)을 사용하여 활성층(11)을 결정화시킨 상태를 보여준다. 본 실시예에서는 금속 싱크 영역(30)이 게이트 전극 외부로 연장된 점에 특징이 있다. 본 실시예에서는 금속층(50)이 콘택트 홀을 통하여 활성층(11)의 특정 위치에만 인가되므로 금속 싱크 영역이 게이트 전극 외부로 노출되더라도 이 부분에 결정화 유도 금속이 인가되지 않게 된다. 금속 싱크 영역 전체가 게이트 전극으로 덮인 구조에서는 활성층 영역과 게이트 전극(게이트 메탈) 간의 중첩 면적이 커져서 기생 캐패시턴스가 증가하는 단점이 있다. 본 실시예와 같은 구조를 사용하면 활성층과 게이트 전극 간의 중첩 면적이 감소되어 기생 캐패시턴스가 감소되는 효과가 있다.
도 6a 및 도 6b는 이중 게이트 구조를 가지는 박막트랜지스터에 콘택트 홀을 통하여 결정화 유도 금속을 인가하여 결정화시키는 공정에 본 발명을 적용한 실시예를 보여준다. 도 6a와 같이 이중 게이트의 하부에 각각 금속 싱크 영역(13)를 형성하고 게이트 전극 사이의 위치에도 금속 싱크 영역을 형성할 수 있다. 이 경우 금속층(50)의 중간 위치에서 결정화 계면이 형성되는데 중앙에 위치한 금속 싱크 영역이 결정화 계면의 금속 성분을 효과적으로 흡수할 수 있다. 도 6b의 실시예는 결정화 유도 금속층(50)의 중간 위치에는 금속 싱크 영역을 형성하지 아니하고 이중 게이트 전극 아래에만 금속 싱크 영역을 형성한 점에서 차이가 있다.
도 7a 내지 도 7c는 게이트 전극이 콘택트 홀을 통하여 인가된 금속층(50)에 대하여 비대칭 위치에 형성된 트랜지스터 구조에 본 발명을 적용한 실시예를 보여준다. 도 7a의 경우는 금속 싱크 영역(30)이 금속층(50) 사이의 중앙 위치에 형성된다. 게이트 전극(13)이 금속층의 중앙 위치에서 벗어난 위치에 형성되므로 결정화 계면이 게이트 전극 아래의 채널 영역 외부에 형성되고 결정화 계면 층의 금속 성분은 금속 싱크 영역에 의하여 흡수될 수 있다. 도 7b의 경우는 금속 싱크 영역(30)이 금속층 사이의 중앙 위치 뿐 아니라 게이트 전극 아래에도 형성된 경우를 나타낸다. 이 경우는 게이트 전극 아래의 채널층에 잔류하는 금속 성분을 금속 싱크 영역이 추가로 흡수할 수 있는 장점이 있다. 도 7c는 게이트 전극 아래에만 금속 싱크 영역을 형성한 실시예를 보여준다.
도 7d 내지 도 7f는 각각 도 7a 내지 도 7c와 동일한 비대칭 트랜지스터 구조에서 결정화 유도 금속(51)을 콘택트 홀을 통하여 인가하지 아니하고 포토리지스트 등을 마스크로 사용하여 게이트에 대하여 비대칭 되는 활성층의 위치에 인가한 점에서 차이가 있다. 이러한 방식을 사용하더라도 결정화 유도 금속이 게이트 전극에 대하여 비대칭 위치에 인가되고 결정화 계면을 채널 영역 외부에 형성되도록 하는 도 7a 내지 7c의 실시예와 동일한 작용효과를 얻을 수 있다.
도 8은 본 발명에 따라 제작된 결정질 박막트랜지스터의 동작 특성을 종래의방법에 따라 제작된 결정질 박막트랜지스터의 특성과 비교한 그래프이다. 그래프에서 게이트 전압이 부인 상태, 즉 트랜지스터의 오프 상태에서 본 발명에 따른 트랜지스터의 드레인 전류가 종래의 경우 보다 크게 감소되었음을 알 수 있다. 한편, 게이트 전압이 정인 상태, 즉 트랜지스터의 온 상태에서 본 발명에 따른 트랜지스터의 드레인 전류가 종래의 경우보다 크게 증가하였음을 알 수 있다. 박막트랜지스터의 동작 특성에서 낮은 오프 전류와 높은 온 전류가 요구되므로 본 발명은 박막트랜지스터의 동작 특성을 크게 개선하는 효과가 있음을 알 수 있다.
상기와 같은 본 발명에 의하면, 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조 공정에서 비정질 실리콘 박막으로 활성층에 연결되도록 금속 싱크 영역을 형성하고 결정화 열처리 공정에서 활성층의 결정화가 종결될 때까지 금속 싱크 영역의 최소한 일부가 비정질 실리콘으로 남아 결정화된 활성층에 존재하는 금속 성분을 흡수하도록 하여 결정질 활성층의 금속 성분의 농도를 크게 감소시킬 수 있다. 따라서 본 발명에 따라 제작된 박막트랜지스터는 종래 기술에 따라 제작된 박막트랜지스터에 비하여 개선된 동작 특성을 가진다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 예를 들어, 이상의 실시예는 박막트랜지스터를 제작하는 두가지의 공정을 예로 들어 설명하였으나, 본 발명은 다른 형태의 제조 공정에도 이용될 수 있다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다.
Claims (17)
- 기판에 비정질 실리콘 박막을 형성하는 단계;상기 비정질 실리콘 박막 상에 게이트 절연층 및 게이트 전극을 순차로 형성하는 단계;상기 비정질 실리콘 박막에 불순물을 주입하여 소스 영역, 채널 영역 및 드레인 영역을 형성하는 단계;상기 비정질 실리콘 박막에 결정화 유도 금속을 인가하는 단계;상기 기판을 열처리하여 상기 비정질 실리콘 박막을 결정화시키는 단계를 포함하는 결정질 실리콘 박막트랜지스터 제조 방법에 있어서,상기 열처리 과정에서 상기 채널 영역까지 결정화가 이루어지더라도 상기 비정질 실리콘 박막의 일부가 비정질 실리콘으로 남아 결정화된 실리콘 박막에 잔류하는 금속 성분을 흡수하는 것을 특징으로 하는 실리콘 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 비정질 실리콘 박막을 형성하는 단계에서 상기 소스 영역, 채널 영역 및 드레인 영역을 따라 연장되는 종방향 양측 연부로부터 외측으로 연장되는 금속 싱크 영역을 가지도록 패터닝되고, 상기 기판을 열처리 하는 단계에서 상기 금속 싱크 영역의 적어도 일부가 비정질 실리콘으로 남는 것을 특징으로 하는 결정질 실리콘 박막트랜지스터 제조방법.
- 제 2 항에 있어서, 상기 금속 싱크 영역이 상기 비정질 실리콘 박막의 채널 영역으로부터 연장되는 것을 특징으로 하는 결정질 실리콘 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 기판 상에 덮개막과 콘택트 홀을 형성하는 단계를 더 포함하고 상기 결정화 유도 금속이 상기 콘택트 홀을 통하여 상기 소스 영역 및 상기 드레인 영역의 일부에 인가되는 것을 특징으로 하는 결정질 실리콘 박막트랜지스터 제조방법.
- 제 4 항에 있어서, 상기 콘택트 홀을 통하여 인가된 상기 결정화 유도 금속이 상기 게이트 전극에 대하여 비대칭 위치에 형성되고 상기 열처리 과정에서 결정화 유도 금속으로부터 전파된 결정화 계면이 상기 게이트 전극 외부에 위치하게 되고, 상기 열처리가 완료된 후에 상기 게이트 전극 하부의 비정질 실리콘 박막 또는 상기 결정화 계면이 형성된 부분의 비정질 실리콘 박막 중 최소한 일부가 비정질 실리콘으로 남는 것을 특징으로 하는 결정질 실리콘 박막트랜지스터 제조방법.
- 제 2 항에 있어서, 상기 비정질 실리콘 박막 상에 상기 게이트 절연층 및 게이트 전극을 2개 이상 병렬로 형성하고, 상기 다수의 게이트 절연층 중 하나 이상의 하부에 상기 금속 싱크 영역을 형성한 것을 특징으로 하는 결정질 실리콘 박막트랜지스터 제조방법.
- 제 6 항에 있어서, 상기 다수의 게이트 절연층 사이의 위치에 상기 금속 싱크 영역을 추가로 형성한 것을 특징으로 하는 결정질 실리콘 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 결정화 유도 금속이 Ni, Pd, Co 중 하나 또는 이들의 합금을 포함하는 것을 특징으로 하는 결정질 실리콘 박막트랜지스터 제조방법.
- 기판 상에 형성된 소스 영역, 채널 영역 및 드레인 영역을 포함하는 결정질 실리콘 활성층;상기 결정질 실리콘 박막 활성층 상에 순차로 형성된 게이트 절연층 및 게이트 전극을 포함하는 결정질 실리콘 박막트랜지스터에서,상기 실리콘 활성층이 상기 실리콘 활성층의 적어도 일부에 결정화 유도 금속을 인가하고 열처리하여 결정화되고, 상기 실리콘 활성층의 적어도 일부에 상기 활성층이 결정화된 후에도 적어도 일부가 비정질 실리콘으로 남아 상기 실리콘 활성층에 잔류하는 금속 성분을 흡수하는 금속 싱크 영역이 형성된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 9 항에 있어서, 상기 금속 싱크 영역이 상기 소스 영역, 채널 영역 및 드레인 영역을 따라 연장되는 상기 실리콘 활성층의 종방향 양측 연부로부터 외측으로 연장되도록 형성된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 9 항에 있어서, 상기 금속 싱크 영역이 상기 실리콘 활성층의 채널 영역으로부터 연장된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 9 항에 있어서, 상기 금속 싱크 영역이 폭이 좁은 네크부를 통하여 상기 실리콘 활성층에 연결된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 9 항에 있어서, 상기 채널 영역 내에 상기 결정화 유도 금속 또는 금속 실리사이드를 포함하는 결정화 계면이 형성되고 상기 금속 싱크 영역이 상기 결정화 계면이 형성된 부분으로부터 연장되어 상기 금속 싱크 영역의 최소한 일부가 결정화된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 9 항에 있어서, 기판 상에 콘택트 홀이 형성된 덮개막이 덮혀있고 상기 결정화 유도 금속이 상기 콘택트 홀을 통하여 상기 소스 영역 및 상기 드레인 영역의 일부에 인가된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 14 항에 있어서, 상기 콘택트 홀을 통하여 인가된 상기 결정화 유도 금속이 상기 게이트 전극에 대하여 비대칭 위치에 형성되고 상기 실리콘 활성층의 결정화 계면이 상기 게이트 전극 외부에 위치하고, 상기 금속 싱크 영역이 상기 게이트 전극 하부의 활성층 영역 및 상기 결정화 계면이 형성된 부분의 활성층 영역 중 하나 이상에 연결되도록 형성된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 9 항에 있어서, 상기 결정질 실리콘 활성층 상에 상기 게이트 절연층 및 게이트 전극이 2개 이상 병렬로 형성하고, 상기 다수의 게이트 절연층 중 하나 이상의 하부에 상기 금속 싱크 영역이 형성된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 16 항에 있어서, 상기 다수의 게이트 절연층 사이의 위치에 상기 금속 싱크 영역이 추가로 형성된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
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