KR20090058750A - 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법 - Google Patents
하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법 Download PDFInfo
- Publication number
- KR20090058750A KR20090058750A KR1020070125489A KR20070125489A KR20090058750A KR 20090058750 A KR20090058750 A KR 20090058750A KR 1020070125489 A KR1020070125489 A KR 1020070125489A KR 20070125489 A KR20070125489 A KR 20070125489A KR 20090058750 A KR20090058750 A KR 20090058750A
- Authority
- KR
- South Korea
- Prior art keywords
- crystallization
- active layer
- layer
- region
- silicon
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims description 28
- 238000002425 crystallisation Methods 0.000 claims abstract description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 230000008025 crystallization Effects 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 96
- 239000010408 film Substances 0.000 claims description 80
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 230000001939 inductive effect Effects 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 8
- 150000002500 ions Chemical group 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000008021 deposition Effects 0.000 abstract description 6
- 230000006698 induction Effects 0.000 abstract description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 11
- 229910052759 nickel Inorganic materials 0.000 description 6
- 239000011521 glass Substances 0.000 description 4
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 금속유도 측면 결정화법(MILC)을 이용하여 활성층을 결정화할 때 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지할 수 있는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명은 투명기판 위에 게이트 전극을 형성하는 단계와; 상기 기판 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 비정질 실리콘으로 이루어진 활성층을 형성하는 단계와; 상기 활성층 위에 트랜지스터의 소스 전극과 드레인 전극이 연결되는 위치에 제1 및 제2 결정화 유도금속막을 형성하는 단계와; 상기 기판을 열처리하여 활성층의 일부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 나머지 활성층 부분은 MILC에 의해 결정화시키는 단계와; 상기 활성층에 이온주입 마스크를 형성하고 불순물을 주입한 후에 열처리하여 소스 영역 및 드레인 영역을 정의하는 단계와; 상기 기판 위에 층간 절연막을 형성한 후 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
다결정 실리콘, TFT, 실리콘층 손상, 하부 게이트, MILC
Description
본 발명은 하부 게이트(Bottom gate)를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모함과 동시에 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다.
액정표시소자(LCD: Liquid Crystal Display), OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터(TFT: Thin Film Transistor)는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착한 후, 게이트 절연막 및 게이트 전극을 형성하고, 소스 영역 및 드레인 영역에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시키고 층간절연층을 형성하여 완성된다. 박막 트랜지스터의 소스 영역, 드레인 영역 및 채널 영역을 형성하는 활성층(active layer)은 통상 유리 등의 투명 기판 상에 화학기상증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다.
그러나, CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다.
이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 다결정 구조의 결정질 실리콘층으로 결정화하는 기술이 사용되고 있다. 박막 트랜지스터의 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러 가지 방법이 제안되었다.
상기한 결정화 방법 중 하나로서, TFT를 600℃ 이하의 저온에서 제작하기 위해 저압 증기 증착법(LPCVD)에 의해 비정질 실리콘을 유리기판 위에 증착한 뒤에 채널 영역을 금속유도 측면 결정화(MILC: Metal Induced Lateral Crystallization) 현상에 의해 결정화시키는 방법이 제안되었다.
상기 MILC는 비정질 실리콘 박막을 열처리에 의해 결정화할 때 비정질 실리콘과 금속 니켈 사이의 실리사이드 반응을 이용하여 600℃ 이하의 저온에서 큰 결정립 크기의 우수한 다결정 실리콘 박막을 얻을 수 있도록 하였다.
상기 MILC 현상을 이용하여 비정질 실리콘층을 결정화시키는 경우에는 결정 화 유도 금속(니켈)을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 현상을 이용하여 결정화되는 채널 영역에는 결정화를 유도하기 위하여 사용된 금속 성분(니켈)이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있고, 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
그러나, 종래에 MILC를 이용하여 채널 영역의 비정질 실리콘을 결정화를 도모한 박막 트랜지스터는 상부(top) 게이트를 갖는 구조에서 구현되었고, 상부 게이트 구조의 박막 트랜지스터는 활성층을 이루는 비정질 실리콘층이 게이트 절연막 보다 먼저 형성된다. 이 경우 게이트 절연막은 플라즈마 유도 화학 증기 증착법으로 형성된다.
그 결과, 게이트 절연막을 증착하는 과정에서 먼저 형성된 비정질 실리콘층이 플라즈마 손상을 직접 받기 때문에 이러한 공정을 통하여 제작된 TFT는 구동 전류면에서 약점을 지닌다.
따라서, 금속유도 측면 결정화법(MILC)에 의해 비정질 실리콘층을 결정화시키는 상부(top) 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조에서는 게이트 절연막을 비정질 실리콘층보다 먼저 형성하는 하부 게이트를 갖는 다결정 실리 콘 박막 트랜지스터가 상부(top) 게이트를 갖는 다결정 실리콘 박막 트랜지스터 보다 바람직한 것이다.
본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모함과 동시에 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 본 발명은 투명기판 위에 전도성막을 증착한 후 이를 패터닝하여 게이트 전극을 형성하는 단계와; 상기 기판 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 비정질 실리콘을 증착하고 이를 패터닝하여 활성층을 정의하는 단계와; 상기 활성층 위에 트랜지스터의 소스 전극과 드레인 전극이 연결되는 위치에 제1 및 제2 결정화 유도금속막을 형성하는 단계와; 상기 기판을 열처리하여 상기 제1 및 제2 결정화 유도금속막의 하부에 위치한 비정질 실리콘으로 이루어진 활성층 부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화 유도금속막과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층 부분과 게이트 전극 상측의 채널 영역은 금속유도 측면 결정화(MILC)에 의해 결정화시키는 단계와; 상기 활성층의 채널 영역 상부를 차단하는 이온주입 마스크를 형성하고 이를 이용하여 불순물을 주입한 후에 열처리하여 소스 영역 및 드레 인 영역을 정의하는 단계와; 상기 기판 위에 층간 절연막을 형성한 후 소스 영역 및 드레인 영역에 대한 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.
이 경우, 상기 게이트 전극용 전도성막은 금속막과 불순물이 도핑된 실리콘 박막 중에서 어느 하나를 이용할 수 있다.
또한, 상기 게이트 절연막은 플라즈마 유도 화학 증기 증착법에 의해 형성된 실리콘 산화막 또는 실리콘 질화막과의 적층인 것이 바람직하다.
상기 이온주입 마스크는 채널 부분을 가리는 노광 마스크나 하부면 노광을 통해 채널 부분을 가리는 방법 중에서 어느 하나를 이용하여 제작된 포토레지스트 패턴으로 형성될 수 있다.
상기 제1 및 제2 결정화 유도금속막을 형성하는 단계는, 상기 기판의 전면에 포토레지스트층을 형성한 후, 사진식각 공정에 의해 활성층의 소스 전극과 드레인 전극이 형성되는 위치에 소스 및 드레인 영역에 대한 접촉창을 형성하는 노광 마스크를 이용하여 포토레지스트층에 한쌍의 접촉창을 형성하는 단계와, 상기 결정화 유도금속막을 기판 전면에 증착한 후, 리프트-오프(lift-off)법에 의해 포토레지스트층을 제거함에 의해 활성층을 이루는 비정질 실리콘에 형성된 제1 및 제2 결정화 유도금속막 만을 남기는 단계를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 본 발명은 투명기판과; 상기 투명기판 위에 아일랜드 형상으로 이루어진 게이트 전극과; 상기 게이트 전극이 형성된 투명기판의 상부면에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 아일랜드 형상을 가지며 다결정 실리콘으로 이루어지고, 영역의 양측에 각각 이온이 도핑되어 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 이온이 도핑되지 않은 채널 영역을 포함하는 활성층과; 상기 활성층을 덮도록 기판위에 형성된 층간 절연막과; 상기 층간 절연막을 관통하여 소스 영역 및 드레인 영역과 연결된 소스 전극 및 드레인 전극을 포함하며, 상기 다결정 실리콘으로 이루어진 활성층의 소스 영역 및 드레인 영역 일부는 상기 소스 영역 및 드레인 영역의 상부에 부분적으로 형성된 제1 및 제2 결정화 유도금속막을 이용한 MIC 결정화에 의해 비정질 실리콘이 다결정 실리콘으로 결정화되고; 상기 소스 영역 및 드레인 영역의 나머지 영역과 채널 영역은 상기 제1 및 제2 결정화 유도금속막을 이용한 금속유도 측면 결정화(MILC)에 의해 비정질 실리콘이 다결정 실리콘으로 결정화된 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터를 제공한다.
상기한 바와 같이 본 발명에서는 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모함과 동시에 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있다.
(실시예)
이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 더욱 상세하게 설명한다.
첨부된 도면, 도 1 내지 도 8은 각각 본 발명에 따라 실리콘층의 하부에 게이트 절연막과 게이트를 형성한 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조공정을 설명하기 위한 공정단면도이다.
본 발명에 따른 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터는 투명기판(1)과; 상기 투명기판(1) 위에 아일랜드 형상으로 이루어진 게이트 전극(2)과; 상기 게이트 전극(2)이 형성된 투명기판(1)의 상부면에 형성된 게이트 절연막(3)과; 상기 게이트 절연막(3) 상에 아일랜드 형상을 가지며 다결정 실리콘으로 이루어지고, 영역의 양측에 각각 이온이 도핑되어 형성된 소스 영역(9a) 및 드레인 영역(9b)과, 상기 소스 영역(9a)과 드레인 영역(9b) 사이에 이온이 도핑되지 않은 채널 영역(9c)을 포함하는 활성층(6)과; 상기 활성층(6)을 덮도록 기판(1) 위에 형성된 층간 절연막(10)과; 상기 층간 절연막(10)을 관통하여 소스 영역(9a) 및 드레인 영역(9b)과 연결된 소스 전극(11a) 및 드레인 전극(11b)을 포함한다.
또한, 상기 다결정 실리콘으로 이루어진 활성층(6)의 소스 영역(9a) 및 드레인 영역(9b) 일부는 상기 소스 영역(9a) 및 드레인 영역(9b)의 상부에 부분적으로 형성된 제1 및 제2 결정화 유도금속막(5a,5b)을 이용한 MIC 결정화에 의해 비정질 실리콘이 다결정 실리콘으로 결정화되고; 상기 소스 영역(9a) 및 드레인 영역(9b)의 나머지 영역과 채널 영역(9c)은 상기 제1 및 제2 결정화 유도금속막(5a,5b)을 이용한 금속유도 측면 결정화(MILC)에 의해 비정질 실리콘이 다결정 실리콘으로 결정화된다.
또한, 상기 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법은 투명기판(1) 위에 전도성막을 증착한 후 이를 패터닝하여 게이트 전극(2)을 형성하는 단계와; 상기 기판(1) 위에 게이트 절연막(3)을 형성하는 단계와; 상기 게이트 절연막(3) 위에 비정질 실리콘을 증착하고 이를 패터닝하여 활성층(4)을 정의하는 단계와; 상기 활성층(4) 위에 트랜지스터의 소스 전극(11a)과 드레인 전극(11b)이 연결되는 위치에 제1 및 제2 결정화 유도금속막(5a,5b)을 형성하는 단계와; 상기 기판을 열처리하여 상기 제1 및 제2 결정화 유도금속막(5a,5b)의 하부에 위치한 비정질 실리콘으로 이루어진 활성층 부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화 유도금속막(5a,5b)과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층 부분과 게이트 전극(2) 상측의 채널 영역(9c)은 금속유도 측면 결정화(MILC)에 의해 결정화시키는 단계와; 상기 결정화된 활성층(6)의 채널 영역(9c) 상부를 차단하는 이온주입 마스크를 형성하고 이를 이용하여 불순물을 주입한 후에 열처리하여 소스 영역(9a) 및 드레인 영역(9b)을 정의하는 단계와; 상기 기판 위에 층간 절연막(10)을 형성한 후 소스 영역(9a) 및 드레인 영역(9b)에 대한 소스 전극 및 드레인 전극(11b)을 형성하는 단계를 포함한다.
이하에 도 1 내지 도 8을 참고하여 각 공정을 더욱 상세하게 설명한다.
먼저, 도 1을 참고하면, 예를 들어, 유리기판(제품명 : Corning 1737)(1)에 트랜지스터의 게이트 전극의 형성을 위해서 스퍼터링법을 이용하여 기판 전면에 약 1000Å 두께의 몰리브데늄텅스텐(MoW) 박막을 증착하고, 사진 식각법으로 아일랜드 형상으로 패턴을 형성하여 게이트 전극(2)을 형성한다. 이 경우 게이트 전극(2)은 금속막 이외에 불순물이 도핑된 실리콘 박막으로 이루어진 전도성막으로 형성될 수 있다.
그 후, 도 2와 같이, 상기 게이트 전극(2)을 포함한 기판 전체면 위에 플라즈마 유도 화학 증기 증착법으로 게이트 절연막(3)으로 사용될 100∼10000Å의 실리콘 산화막(SiO2)이나 실리콘 질화막과의 적층 구조를 형성한다. 이 경우 게이트 전극(2)이 금속막으로 이루어진 경우는 실리콘 질화막이 먼저 형성되고 그 위에 실리콘 산화막이 형성되는 것이 바람직하다.
이어서, 상기 게이트 절연막(3) 위에 플라즈마를 이용한 화학 증기 증착법에 의해 약 600Å의 비정질 실리콘(a-Si)을 증착하고, 사진 식각법으로 패턴을 형성하여 아일랜드 형상의 활성층(4)을 형성한다.
그리고, 도 3과 같이, 기판의 전면에 포토레지스트층(PR)(20)을 형성한 후, 니켈 오프셋(Ni-offset) MILC를 위하여 사진식각 공정에 의해 활성층(4)의 소스 전극과 드레인 전극이 형성되는 위치, 즉 게이트 전극(2)으로부터 1∼10㎛ 정도 떨어진 위치에 소스 및 드레인 영역에 대한 접촉창을 형성하는 노광 마스크(도시되지 않음)를 이용하여 포토레지스트층(20)에 한쌍의 접촉창(21)을 형성한다.
그 후, 결정화 유도금속막(5)을 예를 들어, 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 1 내지 20nm, 예를들어 5nm 두께로 기판 전면 에 증착한다. 이 때, 적용 가능한 결정화 유도금속막(5)의 재료는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 주로 사용된다.
이어서, 리프트-오프(lift-off)법에 의해 포토레지스트층(21)을 제거함에 의해 포토레지스트층(20) 상부에 형성된 결정화 유도금속막(5)을 제거하고 활성층(4)을 이루는 비정질 실리콘에 형성된 제1 및 제2 결정화 유도금속막(5a,5b)만을 남긴다.
그 후, 300℃ 내지 580℃에서 1시간 내지 5시간, 예를 들어, 580℃ 온도에서 2시간 동안 열처리를 행하면 도 5와 같이, 제1 및 제2 결정화 유도금속막(5a,5b)의 하부에 위치한 비정질 실리콘으로 이루어진 활성층(4) 부분은 금속 유도 결정화(Metal Induced Crystallization; MIC)에 의해 결정화가 이루어지고, 제1 및 제2 결정화 유도금속막(5a,5b)과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층(4) 부분과 게이트 전극(2) 상측의 채널 영역(9c: 도 7 참조) 포함)은 MILC에 의해 결정화가 이루어진다. 그 결과 결정화된 영역으로 이루어진 활성층(6)이 얻어진다.
이어서, 제1 및 제2 결정화 유도금속막(5a,5b)을 제거한 후, 포토레지스트층을 전면에 형성하고, 채널 영역(9c: 도 7 참조)을 가리는 노광 마스크(도시되지 않음)를 사용하거나, 또는 도 6과 같이 금속으로 이루어진 게이트 전극(2)을 이용한 하부면 노광을 통해 채널 영역(9c: 도 7 참조)을 가리는 방법(Backside exposure)을 사용하여 선택적인 노광을 실시한다.
이어서 채널영역 이외의 부분에 위치한 감광된 포토레지스트층(7)을 현상에 의해 제거하고, 채널 영역(9c) 상부의 포토레지스트 패턴(8) 만을 이온주입 마스크 로 남기면 도 7과 같이 얻어진다.
그 후, 도 7과 같이 채널 영역(9c) 상부에 남아 있는 포토레지스트 패턴(8)을 이온주입 마스크로 이용하여, 이온 질량 도핑(IMD: Ion Mass Doping) 장치를 이용하여 활성층(6)에 불순물을 주입하고 580℃ 온도에서 1시간 동안 열처리하여 주입된 불순물을 활성화시킴에 의해 소스 영역(9a) 및 드레인 영역(9b)을 형성하며, 그 결과 소스 영역(9a)과 드레인 영역(9b) 사이에는 채널 영역(9c)이 정의된다.
이어서, 상기와 같은 공정으로 제작된 기판 위에 도 8과 같이, 층간절연막(10)을 형성하고 소스 영역(9a)과 드레인 영역(9b)에 대한 콘택홀(contact hole)을 형성한 후 예를 들어, 몰리부데늄텅스텐(MoW)과 같은 금속막으로 형성한 후, 이를 패터닝하여 소스 전극(11a) 및 드레인 전극(11b)을 형성한다.
한편, 종래에 활성층으로서 니켈 오프셋에 의해 비정질 실리콘을 결정화시키는 상부(top) 게이트 구조의 MILC를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법은 게이트 전극형성용 몰리브데늄텅스텐과 실리콘 산화막의 증착 공정이 비정질 실리콘층보다 먼저 형성되어 있어 게이트 절연막 증착시 비정질 실리콘층이 플라즈마 손상을 입으므로 상기 종래의 문제점에서 설명한 바와 같이, 동작 전류에서 약점이 있었던 것이다.
그러나, 상기한 본 발명의 다결정 실리콘 박막 트랜지스터에서는 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 트랜지스터를 구현할 수 있게 되었고, 또한 금속유도 측면 결정화법(MILC)을 이용 하여 채널 영역의 비정질 실리콘에 대한 결정화를 진행하여 효율성을 도모할 수 있다.
상기한 바와 같이 본 발명은 금속유도 측면 결정화법(MILC)을 이용하여 채널 영역의 결정화 효율성을 도모할 때 게이트 절연막을 실리콘층보다 먼저 형성하는 하부 게이트 구조를 채용함에 의해 게이트 절연막의 증착시 실리콘층이 플라즈마 손상을 입는 것을 방지하여 동작 전류가 높은 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조에 적용된다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1 내지 도 8은 본 발명에 따라 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 제조 공정을 설명하기 위한 공정도이다.
* 도면의 주요부분에 대한 부호설명 *
1: 기판 2: 게이트 전극
3: 게이트 절연막 4: 활성층
5,5a,5b: 결정화 유도금속막 6: 결정화된 활성층
7: 포토레지스트층 8: 포토레지시트 패턴
9a: 소스 영역 9b: 드레인 영역
9c: 채널 영역 10: 층간 절연막
11a: 소스 전극 11b: 드레인 전극
20: 포토레지스트 21: 접촉창
Claims (6)
- 투명기판 위에 전도성막을 증착한 후 이를 패터닝하여 게이트 전극을 형성하는 단계와;상기 기판 위에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위에 비정질 실리콘을 증착하고 이를 패터닝하여 활성층을 정의하는 단계와;상기 활성층 위에 트랜지스터의 소스 전극과 드레인 전극이 연결되는 위치에 제1 및 제2 결정화 유도금속막을 형성하는 단계와;상기 기판을 열처리하여 상기 제1 및 제2 결정화 유도금속막의 하부에 위치한 비정질 실리콘으로 이루어진 활성층 부분은 금속유도 결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화 유도금속막과 접촉되지 않은 비정질 실리콘으로 이루어진 활성층 부분과 게이트 전극 상측의 채널 영역은 금속유도 측면 결정화(MILC)에 의해 결정화시키는 단계와;상기 활성층의 채널 영역 상부를 차단하는 이온주입 마스크를 형성하고 이를 이용하여 불순물을 주입한 후에 열처리하여 소스 영역 및 드레인 영역을 정의하는 단계와;상기 기판 위에 층간절연막을 형성한 후 소스 영역 및 드레인 영역에 대한 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트 전극용 전도성막은 금속막과 불순물이 도핑된 실리콘 박막 중에서 어느 하나를 이용하는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트 절연막은 플라즈마 유도 화학 증기 증착법에 의해 형성된 실리콘 산화막 또는 실리콘 질화막과의 적층인 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 이온주입 마스크는 채널 부분을 가리는 노광 마스크나 하부면 노광을 통해 채널 부분을 가리는 방법 중에서 어느 하나를 이용하여 제작된 포토레지스트 패턴으로 형성되는 것을 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2 결정화 유도금속막을 형성하는 단계는,상기 기판의 전면에 포토레지스트층을 형성한 후, 사진식각 공정에 의해 활성층의 소스 전극과 드레인 전극이 형성되는 위치에 소스 및 드레인 영역에 대한 접촉창을 형성하는 노광 마스크를 이용하여 포토레지스트층에 한쌍의 접촉창을 형성하는 단계와,상기 결정화 유도금속막을 기판 전면에 증착한 후, 리프트-오프(lift-off)법 에 의해 포토레지스트층을 제거함에 의해 활성층을 이루는 비정질 실리콘에 형성된 제1 및 제2 결정화 유도금속막 만을 남기는 단계를 포함하는 특징으로 하는 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 투명기판과;상기 투명기판 위에 아일랜드 형상으로 이루어진 게이트 전극과;상기 게이트 전극이 형성된 투명기판의 상부면에 형성된 게이트 절연막과;상기 게이트 절연막 상에 아일랜드 형상을 가지며 다결정 실리콘으로 이루어지고, 영역의 양측에 각각 이온이 도핑되어 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에 이온이 도핑되지 않은 채널 영역을 포함하는 활성층과;상기 활성층을 덮도록 기판위에 형성된 층간 절연막과;상기 층간 절연막을 관통하여 소스 영역 및 드레인 영역과 연결된 소스 전극 및 드레인 전극을 포함하며,상기 다결정 실리콘으로 이루어진 활성층의 소스 영역 및 드레인 영역 일부는 상기 소스 영역 및 드레인 영역의 상부에 부분적으로 형성된 제1 및 제2 결정화 유도금속막을 이용한 MIC 결정화에 의해 비정질 실리콘이 다결정 실리콘으로 결정화되고;상기 소스 영역 및 드레인 영역의 나머지 영역과 채널 영역은 상기 제1 및 제2 결정화 유도금속막을 이용한 금속유도 측면 결정화(MILC)에 의해 비정질 실리콘이 다결정 실리콘으로 결정화된 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070125489A KR100934328B1 (ko) | 2007-12-05 | 2007-12-05 | 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070125489A KR100934328B1 (ko) | 2007-12-05 | 2007-12-05 | 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090058750A true KR20090058750A (ko) | 2009-06-10 |
| KR100934328B1 KR100934328B1 (ko) | 2009-12-29 |
Family
ID=40989077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070125489A KR100934328B1 (ko) | 2007-12-05 | 2007-12-05 | 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100934328B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101851431B1 (ko) * | 2014-03-13 | 2018-06-11 | 도쿄엘렉트론가부시키가이샤 | 반도체 디바이스, 그 제조 방법, 및 그 제조 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699989B1 (ko) * | 2004-05-28 | 2007-03-26 | 삼성에스디아이 주식회사 | 바텀 게이트 형 박막트랜지스터 및 그의 제조방법 |
| KR100721555B1 (ko) * | 2004-08-13 | 2007-05-23 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| KR100685402B1 (ko) * | 2004-09-21 | 2007-02-22 | 삼성에스디아이 주식회사 | 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 |
| KR100659759B1 (ko) * | 2004-10-06 | 2006-12-19 | 삼성에스디아이 주식회사 | 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 |
-
2007
- 2007-12-05 KR KR1020070125489A patent/KR100934328B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101851431B1 (ko) * | 2014-03-13 | 2018-06-11 | 도쿄엘렉트론가부시키가이샤 | 반도체 디바이스, 그 제조 방법, 및 그 제조 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100934328B1 (ko) | 2009-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3713232B2 (ja) | 結晶質シリコン活性層を含む薄膜トランジスタの製造方法 | |
| US7521303B2 (en) | Method of crystallizing amorphous semiconductor thin film and method of fabricating poly crystalline thin film transistor using the same | |
| JP6503459B2 (ja) | 半導体装置及びその製造方法 | |
| KR101084233B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| US20060286727A1 (en) | Polycrystalline silicon liquid crystal display device and fabrication method thereof | |
| US6833561B2 (en) | Storage capacitor structure for LCD and OELD panels | |
| KR100958826B1 (ko) | 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법 | |
| KR20020057382A (ko) | 반도체 소자 제조 방법 및 장치 | |
| KR101274697B1 (ko) | 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터제조방법 | |
| KR100965980B1 (ko) | 금속 유도 측면 결정화를 이용한 다결정 실리콘 박막트랜지스터 및 그의 제조방법 | |
| KR100934328B1 (ko) | 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법 | |
| KR100753635B1 (ko) | 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법 | |
| KR100525436B1 (ko) | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 | |
| KR20000052006A (ko) | 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및 그 제조 방법 | |
| KR100504538B1 (ko) | 비정질 실리콘의 결정화 방법 및 이를 이용한액정표시장치의제조방법 | |
| KR100489167B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100425156B1 (ko) | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 | |
| KR100442289B1 (ko) | 다결정화 방법 및 이를 이용한 액정표시장치 제조방법 | |
| KR100525434B1 (ko) | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 | |
| KR20050078392A (ko) | 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막트랜지스터의 제조방법과 박막 반도체 장치 | |
| KR100421906B1 (ko) | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 | |
| KR100434314B1 (ko) | 다결정화 방법 및 이를 이용한 액정표시장치 제조방법 | |
| KR101031702B1 (ko) | 금속유도결정화에 의한 액정표시소자 제조방법 | |
| KR100525435B1 (ko) | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 | |
| KR100608570B1 (ko) | 박막트랜지스터 및 그것을 포함한 액정표시장치용 기판제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121218 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20131213 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20141201 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20151126 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160222 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20171124 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20181203 Year of fee payment: 10 |