KR100685402B1 - 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 - Google Patents
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Abstract
바텀 게이트 박막트랜지스터 및 그를 구비하는 평판표시장치를 제공한다. 상기 박막트랜지스터는 기판 상에 위치하는 게이트 전극을 구비한다. 상기 게이트 전극 상에 게이트 절연막이 위치한다. 상기 게이트 절연막 상에 상기 게이트 전극을 가로지르고, MILC법에 의해 결정화된 반도체층이 위치한다. 상기 반도체층 상에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 0.5 내지 10㎛ 이격되어 상기 반도체층을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막이 위치한다. 상기 노출된 반도체층 상에 소오스/드레인 전극이 위치한다. 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 MIC 영역을 구비한다.
박막트랜지스터, 바텀 게이트, MILC
Description
도 1a 및 1b는 종래기술에 따른 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 단면도들이다.
도 1c는 도 1a에 대응하는 평면도이다.
도 2a, 3a, 4a 및 5a는 본 발명의 일 실시예에 따른 바텀 게이트형 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 평면도들이다.
도 2b, 3b, 4b 및 5b는 각각 도 2a, 3a, 4a 및 5a의 절단선 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
110 : 게이트 전극 120 : 반도체층
125 : 층간절연막 125a : 소오스/드레인 콘택홀
130 : 결정화 유도 금속막 133 : 오믹콘택층
본 발명은 박막트랜지스터 및 그를 구비하는 평판표시장치에 관한 것으로, 특히 바텀 게이트형 박막트랜지스터 및 그를 구비하는 평판표시장치에 관한 것이다.
박막트랜지스터는 일반적으로 반도체층, 게이트 전극, 소오스 전극 및 드레인 전극을 구비하는데, 여기서 상기 반도체층은 소오스 영역, 드레인 영역 및 상기 소오스, 드레인 영역들 사이에 개재된 채널 영역을 구비한다. 또한, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(Amorphous Silicon)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
다결정 실리콘 박막트랜지스터는 게이트 전극이 반도체층의 채널 영역 위에 있는 탑 게이트형(top gate type)과 게이트 전극이 반도체층의 아래에 있는 바텀 게이트형(bottom gate type)으로 구분된다. 상기 바텀 게이트형 다결정 실리콘 박막트랜지스터는 상기 탑 게이트형에 비해 저온 공정을 사용하여 진행할 수 있는 장점이 있다.
이러한 바텀 게이트형 다결정 실리콘 박막트랜지스터가 대한민국 등록특허공보 제 10-0317640호에 개시된 바 있다.
도 1a 및 1b는 상기 제 10-0317640호에 따른 박막트랜지스터의 제조방법을 단면도들이고, 도 1c는 도 1a에 대응하는 평면도이다.
도 1a를 참조하면, 기판(10) 상에 게이트 전극(15)을 형성하고, 연속적으로 절연막(20) 및 순수 비정질 실리콘(25)을 형성한다. 상기 순수 비정질 실리콘(25) 상에 식각방지막(30)을 형성한 후, 상기 순수 비정질 실리콘(25)을 금속처리한다. 이 때, 상기 식각방지막(30)이 상기 게이트 전극(15)과 같은 방향으로 배치된 아일랜드 형상을 가진다면, 상기 식각방지막(30)을 둘러싸는 상기 순수 비정질 실리콘(25)은 모두 금속처리될 수 있다.(도 1c 참조) 상기 금속처리된 순수 비정질 실리콘(25)과 상기 식각방지막(30) 상에 불순물 비정질 실리콘(35)을 증착한 후, 직류 고전압을 상기 불순물 비정질 실리콘(35) 표면에 인가하여 결정화한다. 이 때, 상기 식각방지막(30) 하부의 순수 비정질 실리콘(25)은 금속과는 직접적으로 접촉하지 않으면서 측면으로 결정화될 수 있다. 그러나, 상기 식각방지막(30)을 둘러싸는 상기 순수 비정질 실리콘(25)은 모두 금속처리되어, 상기 식각방지막(30)의 주변부로부터 유입되는 금속으로 인해 상기 식각방지막(30) 하부의 결정화된 실리콘은 금속오염이 클 수 있다.
도 1b를 참조하면, 상기 결정화된 다결정 실리콘을 아일랜드로 패터닝하여 액티브층(25') 및 저항 접촉층(35')을 형성한다. 이어서, 소스 전극(40) 및 드레인 전극(42)을 각각 형성한다. 이 후, 상기 식각방지막(30) 상에 존재하는 불순물 다결정 실리콘을 제거함으로써 박막트랜지스터를 형성한다. 이러한 박막트랜지스터에서 상기 식각방지막(30) 하부의 액티브층(25')은 채널 영역으로 작용하는데, 상술한 바와 같이 상기 채널 영역은 금속오염이 클 수 있어, 비교적 높은 누설전류를 나타낼 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하 기 위한 것으로, 금속오염이 적고 낮은 누설전류특성을 나타낼 수 있는 바텀 게이트 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속오염이 적고 낮은 누설전류특성을 나타낼 수 있는 바텀 게이트 박막트랜지스터를 구비하여 오류발생빈도가 낮은 평판표시장치를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판 상에 위치하는 게이트 전극을 구비한다. 상기 게이트 전극 상에 게이트 절연막이 위치한다. 상기 게이트 절연막 상에 상기 게이트 전극을 가로지르고, MILC법에 의해 결정화된 반도체층이 위치한다. 상기 반도체층 상에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 0.5 내지 10㎛ 이격되어 상기 반도체층을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막이 위치한다. 상기 반도체층의 상기 소오스/드레인 콘택홀 내에 노출된 영역 상에 소오스/드레인 전극이 위치한다. 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 MIC 영역을 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 평판표시장치를 제공한다. 상기 평판표시장치는 상기 박막트랜지스터 및 상기 박막트랜지스터의 상기 소오스/드레인 전극과 접속하는 화소전극을 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하는 것을 구비한다. 상기 게이트 절연막 상에 상기 게이트 전극을 가로지르는 반도체층을 형성하고, 상기 반도체층을 덮는 층간절연막을 형성한다. 상기 층간절연막 내에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지로부터 0.5 내지 10㎛ 이격되어 상기 반도체층을 노출시키는 소오스/드레인 콘택홀을 형성한다. 상기 노출된 반도체층 상에 결정화 유도 금속막을 형성하고, 상기 결정화 유도 금속막이 형성된 기판을 열처리한다. 상기 결정화 유도 금속막을 제거하여 상기 소오스/드레인 콘택홀 내에 반도체층을 노출시키고, 상기 노출된 반도체층 상에 소오스/드레인 전극을 형성한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 2a, 3a, 4a 및 5a는 본 발명의 일 실시예에 따른 바텀 게이트형 박막트랜지스터의 제조방법을 공정 단계별로 나타낸 평면도들이다. 도 2b, 3b, 4b 및 5b는 각각 도 2a, 3a, 4a 및 5a의 절단선 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
도 2a 및 2b를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 단결정 실리콘, 유리, 플라스틱, 사파이어 또는 석영기판일 수 있다. 상기 기판(100) 상에 게이트 전극(110)을 형성한다. 상기 게이트 전극(110)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속막일 수 있다. 바람직하게는 상기 게이트 전극(110)은 전도성이 뛰어나고 안정한 몰리브덴-텅스텐 합금막이다.
이어서, 상기 게이트 전극(110) 상에 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 다중막일 수 있다. 상기 게이트 절연막(115) 상에 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막을 패터닝하여 상기 게이트 전극(110)을 가로지르는 반도체층(120)을 형성한다. 상기 반도체층(120)은 직선형태로서 일정한 폭을 갖도록 형성될 수 있다.
도 3a 및 3b를 참조하면, 상기 반도체층(120) 상에 상기 반도체층(120)을 덮는 층간절연막(125)을 형성한다. 상기 층간절연막(125)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 다중막일 수 있다. 상기 층간절연막(125) 내에 상기 반도체층(120)의 양측 단부를 노출시키는 소오스/드레인 콘택홀들(125a)을 형성한다. 상기 소오스/드레인 콘택홀(125a)은 상기 반도체층(120)의 에지들 중 상기 게이트 전극을 가로지르는 적어도 하나의 에지(120e_1, 또는 120e_2)로부터 이격되어 형성된다. 바람직하게는 상기 소오스/드레인 콘택홀(125a)은 상기 반도체층(120)의 에지들 중 상기 게이트 전극을 가로지르는 모든 에지들(120e_1, 120e_2)로부터 이격되어 형성된다. 따라서, 상기 소오스/드레인 콘택홀(125a)을 구비하는 층간절연막(125)은 상기 반도체층(120)의 에지들을 노출시키지 않는다.
도 4a 및 4b를 참조하면, 상기 소오스/드레인 콘택홀들(125a) 내에 노출된 반도체층(120) 상에 결정화 유도 금속막(130)을 형성한다. 결과적으로 상기 결정화 유도 금속막(130)은 상기 노출된 반도체층(120)에 선택적으로 접촉한다. 상기 결정화 유도 금속막(130)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh 및 Cd로 이루어진 군에서 선택되는 하나의 금속으로 형성될 수 있다. 바람직하게는 상기 결정화 유도 금속막(130)은 실리콘과의 미스매치(mismatch)가 적고, 낮은 온도에서 비정질 실리콘을 결정화할 수 있는 Ni막인 것이 바람직하다. 또한, 상기 결정화 유도 금속막(130)은 수 내지 200Å의 두께를 갖도록 형성할 수 있다.
이어서, 상기 결정화 유도 금속막(130)이 형성된 기판을 열처리한다. 상기 열처리는 퍼니스 어닐링(furnace annealing)법, 급속 열 어닐링(rapid thermal annealing; RTA)법, 레이저 조사법 또는 자외선 조사법을 사용하여 수행할 수 있다. 상기 열처리에 의해 상기 결정화 유도 금속막(130)과 접하는 반도체층(120)에는 금속 실리사이드들이 형성되고, 이러한 금속 실리사이드들에 의해 결정화가 유도된 금속 유도 결정화(metal induced crystallization; 이하 MIC라 한다)영역(120a)이 형성된다. 다시 말해서, 상기 MIC영역(120a)은 상기 반도체층(120)의 상기 소오스/드레인 콘택홀들(125a) 내에 노출된 영역에 대응한다. 또한, 상기 MIC영역(120a)의 금속 실리사이드들은 상기 MIC영역(120a)의 양측에 위치한 나머지 반도체층(120)을 금속 유도 측면 결정화(metal induced lateral crystallization; 이하 MILC라 한다)에 의해 결정화함으로써 바늘 모양의 결정립(needle-like crystal grain)들을 횡방향으로 성장시킨다. 결과적으로 상기 반도체층(120)의 상기 MIC영역(120a)을 제외한 나머지 영역은 MILC 영역(120b)이 된다. 일반적으로 이러한 MILC법에 의해 결정화된 반도체층(120)은 레이저 결정화법에 의한 것보다 균일한 결정성을 가질 수 있다.
이와 같이, 상기 층간절연막(125) 내에 상기 반도체층(120)의 에지(120e_1 또는 120e_2)로부터 이격된 소오스/드레인 콘택홀(125a)을 형성하고, 상기 소오스/드레인 콘택홀(125a)을 통해 상기 결정화 유도 금속막(130)과 상기 반도체층(120)에 선택적으로 접촉시킴으로써, 상기 결정화 유도 금속막(130)과 상기 반도체층(120)이 접촉하는 영역을 줄일 수 있다. 이로써, 상기 콘택홀들(125a) 사이의 반도체층(120), 즉, 후속하는 공정에서 정의되는 채널 영역의 금속오염을 줄일 수 있다. 결과적으로 박막트랜지스터의 누설전류를 감소시킬 수 있다.
상기 결정화 유도 금속막(130)과 상기 반도체층(120)이 접촉하는 영역은 상기 소오스/드레인 콘택홀(125a)이 상기 반도체층의 에지(120e-1 또는 120e-2)로부터 이격된 간격이 클수록 줄어든다. 따라서, 상기 소오스/드레인 콘택홀(125a)이 상기 반도체층(120)의 에지들 중 상기 게이트 전극을 가로지르는 에지(120e-1 또는 120e-2)로부터 이격된 간격(A1 내지 A4)은 0.5㎛이상인 것이 바람직하다. 또한, 상기 소오스/드레인 콘택홀(125a)이 노출시키는 반도체층(120)의 영역의 크기를 고려하면 상기 간격은 10㎛이하인 것이 바람직하다.
한편, 상기 층간절연막(125)은 상기 결정화 유도 금속막(130)이 상기 반도체층(120)으로 침투하지 않을 정도의 두께를 갖는 것이 바람직하다. 따라서, 상기 층간절연막(125)은 1000 내지 5000Å의 두께를 갖는 것이 바람직하다.
도 5a 및 5b를 참조하면, 상기 결정화 유도 금속막(도 4a 및 4b의 130)을 제거하여 상기 콘택홀(125a) 내에 반도체층(120)을 노출시킨다. 상기 노출된 반도체층(120) 상에 오믹콘택물질막 및 소오스/드레인 도전막을 차례로 적층하고, 적층된 소오스/드레인 도전막 및 오믹콘택물질막을 차례로 패터닝하여 소오스/드레인 전극들(135) 및 오믹콘택층(ohmic contact layer; 133)을 형성한다. 상기 소오스/드레인 도전막 및 상기 오믹콘택물질막을 차례로 패터닝하는 것은 마스크 절감을 위해 하나의 마스크를 사용하여 수행할 수 있다. 따라서, 상기 오믹콘택층(133)은 상기 소오스/드레인 전극(135) 하부 전체에 위치할 수 있다.
상기 오믹콘택층(133)은 불순물이 도핑된 비정질 실리콘막일 수 있다. 또한, 상기 오믹콘택층(133)은 상기 소오스/드레인 콘택홀(125a) 내에 노출된 반도체층(120)과 상기 소오스/드레인 전극(135) 사이에 개재되어 상기 소오스/드레인 전극(135)과 상기 반도체층(120)이 오믹 콘택될 수 있도록 한다. 상기 반도체층(120)에 있어서, 상기 오믹콘택층들(133)과 접하는 영역들은 소오스/드레인 영역들이 되고, 그들 사이의 영역은 채널 영역으로 정의된다. 상기 소오스/드레인 전극(135)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속막일 수 있다. 바람직하게는 상기 소오스/드레인 전극(135)은 전도성이 뛰어나고 안정한 몰리브덴-텅스텐 합금막이다.
상기 게이트 전극(110), 상기 반도체층(120), 상기 오믹콘택층(133) 및 상기 소오스/드레인 전극들(135)은 바텀 게이트형 박막트랜지스터를 형성한다.
상기 오믹콘택층(133)은 생략될 수도 있다. 이 경우, 상기 소오스/드레인 도전막을 적층하기 전에, 상기 콘택홀들(125a) 내에 노출된 반도체층(120)에 도전성 불순물을 주입하여, 상기 반도체층(120)에 도전영역을 형성할 수 있다. 상기 도전영역은 상기 소오스/드레인 전극(135)과 오믹 콘택을 형성할 수 있다.
상기 소오스/드레인 전극(135) 상에 보호막(140)을 형성한다. 상기 보호막(140)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 다중층일 수 있다. 바람직하게는 하부의 소자들을 효과적으로 패시베이션할 수 있는 실리콘질화막이다. 이어서, 상기 보호막(140) 내에 상기 보호막(140)을 관통하여 상기 소오스/드레인 전극들(135) 중 어느 하나를 노출시키는 비아홀(140a)을 형성한다. 상기 노출된 소오스/드레인 전극(135) 및 상기 보호막(140) 상에 화소전극막을 적층하고, 적층된 화소전극막을 패터닝하여 상기 비아홀(140a)을 통해 노출된 소오스/드레인 전극(135)와 접하는 화소전극(150)을 형성한다.
상기 화소전극(150) 상에 상기 화소전극(150)의 일부를 노출시키는 화소정의막(155)를 형성하고, 상기 노출된 화소전극(150) 상에 적어도 발광층을 구비하는 유기기능막(160)을 형성하고, 상기 유기기능막(160) 상에 대향전극(170)을 형성하여 유기전계발광표시장치를 형성할 수 있다. 상기 유기기능막(160)은 전하수송층 및/또는 전하주입층을 더욱 포함할 수 있다. 상기 화소전극(150), 상기 유기기능막(160) 및 상기 대향전극(170)은 유기전계발광다이오드를 형성한다. 상기 다이오드는 상기 박막트랜지스터에 접속하여, 상기 박막트랜지스터를 통해 공급된 전류에 의해 발광한다. 상술한 바와 같이, 상기 박막트랜지스터의 누설전류를 감소시킴으로써, 상기 박막트랜지스터에 접속하는 다이오드의 표시불량을 개선할 수 있다.
상술한 바와 같이 본 발명에 따르면, 바텀 게이트형 박막트랜지스터의 반도체층을 MILC에 의해 결정화함에 있어서, 소오스/드레인 콘택홀을 사용하여 결정화 유도 금속막과 반도체층이 접촉하는 영역을 줄임으로써, 박막트랜지스터의 누설전류를 감소시킬 수 있다. 또한, 이러한 박막트랜지스터를 구비하는 표시장치의 불량발생빈도를 줄일 수 있다.
Claims (17)
- 기판 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하여 상기 게이트 전극을 가로지르고, MILC법에 의해 결정화된 반도체층;상기 반도체층 상에 위치하고, 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 하나의 에지로부터 0.5 내지 10㎛ 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막; 및상기 반도체층의 상기 소오스/드레인 콘택홀 내에 노출된 영역 상에 위치하는 소오스/드레인 전극을 포함하며, 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 MIC 영역을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 소오스/드레인 콘택홀은 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 모든 에지들로부터 이격된 것을 특징으로 하는 박막트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 소오스/드레인 전극과 상기 소오스/드레인 콘택홀 내에 노출된 반도체층 사이에 개재된 오믹콘택층을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 4 항에 있어서,상기 오믹콘택층은 상기 소오스/드레인 전극 하부 전체에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 4 항에 있어서,상기 오믹콘택층은 불순물 비정질 실리콘막인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 층간절연막은 1000 내지 5000Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터.
- 기판 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하여 상기 게이트 전극을 가로지르고, MILC법에 의해 결정화된 반도체층;상기 반도체층 상에 위치하고, 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 하나의 에지로부터 0.5 내지 10㎛ 이격되어 상기 반도체층의 일부 영역을 노출시키는 소오스/드레인 콘택홀을 갖는 층간절연막;상기 반도체층의 노출된 영역 상에 위치하는 소오스/드레인 전극; 및상기 소오스/드레인 전극과 접속하는 화소전극을 포함하며, 상기 반도체층은 상기 소오스/드레인 콘택홀 내에 노출된 영역에 대응하는 MIC 영역을 구비하는 것을 특징으로 하는 평판표시장치.
- 제 8 항에 있어서,상기 소오스/드레인 전극과 상기 화소전극 사이에 위치하는 보호막을 더욱 포함하고,상기 화소전극은 상기 보호막을 관통하는 비아홀을 통해 상기 소오스/드레인 전극과 접속하는 것을 특징으로 하는 평판표시장치.
- 제 8 항에 있어서,상기 화소전극 상에 위치하고, 발광층을 구비하는 유기기능막; 및 상기 유기기능막 상에 위치하는 대향전극을 더욱 포함하는 것을 특징으로 하는 평판표시장치.
- 기판 상에 게이트 전극을 형성하고,상기 게이트 전극 상에 게이트 절연막을 형성하고,상기 게이트 절연막 상에 상기 게이트 전극을 가로지르는 반도체층을 형성하고,상기 반도체층을 덮는 층간절연막을 형성하고,상기 층간절연막 내에 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 하나의 에지로부터 0.5 내지 10㎛ 이격되어 상기 반도체층을 노출시키는 소오스/드레인 콘택홀을 형성하고,상기 노출된 반도체층 상에 결정화 유도 금속막을 형성하고,상기 결정화 유도 금속막이 형성된 기판을 열처리하고,상기 결정화 유도 금속막을 제거하여 상기 소오스/드레인 콘택홀 내에 반도체층을 노출시키고,상기 노출된 반도체층 상에 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 11 항에 있어서,상기 소오스/드레인 콘택홀은 상기 반도체층의 에지들 중 상기 게이트 전극을 가로지르는 모든 에지들로부터 이격되도록 형성하는 것을 특징으로 하는 박막트 랜지스터의 제조방법.
- 삭제
- 제 11 항에 있어서,상기 소오스/드레인 전극을 형성하기 전에, 상기 노출된 반도체층 상에 오믹콘택층을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 오믹콘택층 및 상기 소오스/드레인 전극을 형성하는 것은 상기 노출된 반도체층 상에 오믹콘택물질막과 소오스/드레인 도전막을 차례로 적층하고, 상기 소오스/드레인 도전막과 상기 오믹콘택물질막을 차례로 패터닝하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 오믹콘택층은 불순물 비정질 실리콘막인 것을 특징으로 하는 박막트랜 지스터의 제조방법.
- 제 11 항에 있어서,상기 층간절연막은 1000 내지 5000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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