KR20090020287A - 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치 Download PDF

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Abstract

본 발명은 반도체층에 잔존하는 결정화를 위한 금속 촉매의 양을 감소시켜 누설 전류 특성 및 박막트랜지스터의 전기적 특성을 향상시킬 수 있는 박막트랜지스터, 그의 제조방법, 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 콘택홀 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 상기 금속 촉매와 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 박막트랜지스터를 제공한다.
Figure P1020070084934
게터링, 박막트랜지스터

Description

박막트랜지스터, 그의 제조방법, 및 이를 구비한 유기전계발광표시장치{Thin film transistor, fabricating method for the same, and organic light emitting diode display device comprising the same}
본 발명은 박막트랜지스터, 그의 제조방법, 및 이를 구비한 유기전계발광표시장치에 관한 것으로, 보다 자세하게는 금속 촉매를 이용하여 결정화된 반도체층에 있어서, 상기 반도체층의 채널 영역에 잔존하는 상기 금속 촉매를 게터링함으로써, 상기 반도체층에 잔존하는 금속 촉매의 양을 감소시켜 전기적 특성이 우수한 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발 광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화 하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화(Super Grain Silicon Crystallization) 방법 등이 있다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
따라서 금속 촉매를 이용하여 비정질 실리콘층을 결정화하고 난 후에는 상기 금속 촉매를 제거하기 위한 게터링(gettering) 공정이 행해진다. 일반적인 게터링 공정은 인 또는 희가스(noble gas) 등의 불순물을 이용하거나, 다결정 실리콘층 상에 비정질 실리콘층을 형성하는 방법 등을 이용하여 행하여진다. 그러나 상기 방법들을 이용하는 경우에도 다결정 실리콘층 내부의 금속 촉매의 제거 효과가 크게 개선되지 아니하여 여전히 누설 전류가 큰 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 금속 촉매 를 이용하여 결정화된 반도체층에 있어서, 상기 반도체층의 채널 영역 내에 잔존하는 금속 촉매를 게터링하여 상기 반도체층의 채널 영역에 잔존하는 금속 촉매의 양을 감소시켜 전기적 특성이 우수한 박막트랜지스터, 그의 제조방법, 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
본 발명은 기판; 상기 기판 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 콘택홀 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 상기 금속 촉매와 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고, 상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 층간 절연막을 형성하고, 상 기 게이트 절연막 및 상기 층간 절연막을 식각하여 상기 반도체층의 소오스/드레인 영역을 노출시키는 콘택홀을 형성하고, 상기 콘택홀이 형성된 상기 층간 절연막 상에 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성하고, 상기 기판을 열처리하여 상기 반도체층의 채널 영역에 존재하는 상기 금속 촉매를 상기 금속층, 금속실리사이드층, 또는 이들의 이중층과 접하는 상기 반도체층 내의 영역으로 게터링하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극; 상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하며, 상기 콘택홀 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 상기 금속 촉매와 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
상기한 바와 같이, 본 발명에 따르면, 반도체층의 채널 영역에 잔류하는 금 속 촉매를 제거함으로써, 누설 전류 등의 전기적 특성이 우수한 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 얻을 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 비정질 실리콘층(120)을 형성한다. 이때 상기 비정질 실리콘층(120)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(120)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
다음, 상기 비정질 실리콘층(120)을 다결정 실리콘층으로 결정화한다. 본 발명에서는 MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법, 또는 SGS(Super Grain Silicon)법 등과 같은 금속 촉매를 이용한 결정화 방법을 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화한다.
상기 MIC법은 니켈(Ni), 팔라듐(Pd), 알루미늄(Al) 등의 금속 촉매를 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 상기 MILC 법은 금속 촉매와 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차적으로 실리콘의 결정화를 유도하는 방법을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 방법이다.
상기 SGS법은 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛까지 조절할 수 있는 결정화 방법이다. 상기 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위한 일 실시예로 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킬 수 있으며, 공정에 따라서는 캡핑층을 형성하지 않고 금속 촉매층을 저농도로 형성하는 것 등에 의해 확산되는 금속 촉매의 농도를 저농도로 조절할 수도 있다.
본 발명의 실시예에서는 캡핑층을 형성하는 것에 의하여, MIC법이나 MILC 법에 비하여 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 제어할 수 있는 SGS법에 의해 결정화되는 것이 바람직한 바, 하기에서는 이를 설명한다.
도 1b는 상기 비정질 실리콘층 상에 캡핑층과 금속 촉매층을 형성하는 공정의 단면도이다.
도 1b를 참조하면, 상기 비정질 실리콘(120) 상에 캡핑층(130)을 형성한다. 이때, 상기 캡핑층(130)은 추후의 공정에서 형성되는 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있다. 상기 캡핑층(130)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(130)의 두께는 1 내지 2000Å으로 형성한다. 상기 캡핑층(130)의 두께가 1Å 미만이 되는 경우에는 상기 캡핑층(130)이 확산하는 금속 촉매의 양을 저지하기가 어려우며, 2000Å 초과하는 경우에는 상기 비정질 실리콘층(120)으로 확산되는 금속 촉매의 양이 적어 다결정 실리콘층으로 결정화하기 어렵다.
이어서, 상기 캡핑층(130) 상에 금속 촉매를 증착하여 금속 촉매층(140)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(140)은 상기 캡핑층(130) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 SGS법에 의한 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 또한, 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.
도 1c는 상기 기판을 열처리하여 금속 촉매를 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 상기 버퍼층(110), 비정질 실리콘층(120), 캡핑층(130) 및 금속 촉매층(140)이 형성된 상기 기판(100)을 열처리(150)하여 상기 금속 촉매층(140)의 금속 촉매 중 일부를 상기 비정질 실리콘층(120)의 표면으로 이동시킨다. 즉, 상기 열처리(150)에 의해 상기 캡핑층(130)을 통과하여 확산하는 금속 촉매들(140a, 140b) 중 미량의 금속 촉매(140b)들만이 상기 비정질 실리콘층(120)의 표면으로 확산하게 되고, 대부분의 금속 촉매(140a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 상기 캡핑층(130)을 통과하지 못하게 된다.
따라서, 상기 캡핑층(130)의 확산 저지 능력에 의해 상기 비정질 실리콘층(120)의 표면에 도달하는 금속 촉매의 양이 결정될 수 있는데, 상기 캡핑층(130)의 확산 저지 능력은 상기 캡핑층(130)의 두께와 밀접한 관계가 있다. 즉, 상기 캡핑층(130)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 열처리(150) 공정은 200 내지 900℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 온도와 시간에서 진행하는 경우에 과다한 열처리 공정으로 인한 기판의 변형 등을 방지할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하다. 상기 열처리(150) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 캡핑층(130)을 통과하여 상기 비정질 실리콘층(120)의 표면에 확산한 금속 촉매(140b)들에 의해 상기 비정질 실리콘층(120)이 다결정 실리콘층(160)으로 결정화된다. 즉, 상기 확산한 금속 촉매(140b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다.
한편, 도 1d에서는 상기 캡핑층(130)과 금속 촉매층(140)을 제거하지 않고 상기 열처리 공정을 진행하였으나, 금속 촉매를 상기 비정질 실리콘층(120) 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 캡핑층(130)과 금속 촉매층(140)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정의 단면도이다.
도 2a를 참조하면, 상기 캡핑층(130) 및 상기 금속 촉매층(140)을 제거하고, 상기 버퍼층(110)이 형성된 상기 기판(100) 상에 도 1의 실시예에서와 같이 SGS 결정화법으로 결정화된 다결정 실리콘층(도 1d의 160)을 패터닝하여 반도체층(210)을 형성한다. 상기 다결정 실리콘층을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
이어서, 도 2b를 참조하면, 상기 반도체층(210)이 형성된 기판(100) 상에 게이트 절연막(220)을 형성한다. 여기서 상기 게이트 절연막(220)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
다음, 상기 게이트 절연막(220) 상에 상기 반도체층(210)의 채널 영역으로 정의될 영역에 대응되게 포토레지스트 패턴(230)을 형성한다. 이어, 상기 포토레지스트 패턴(230)을 마스크로 사용하여 도전형의 불순물 이온(240)을 일정량 주입하여 소오스 영역(211), 드레인 영역(213) 및 채널 영역(212)을 형성한다. 이때, 상기 불순물 이온(240)으로는 p형 불순물 또는 n형 불순물을 이용하여 박막트랜지스터를 형성할 수 있는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다.
다음, 도 2c를 참조하면, 상기 포토레지스트 패턴(230)을 제거하고, 상기 게이트 절연막(220) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(210)의 채널 영역(212)와 대응되는 부분에 게이트 전극(250)을 형성한다.
이어서, 상기 게이트 전극(250)을 포함하는 상기 기판(100) 전면에 걸쳐 층간 절연막(260)을 형성한다. 여기서, 상기 층간 절연막(260)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간 절연막(260) 및 상기 게이트 절연막 (220)을 식각하여 상기 반도체층(210)의 소오스/드레인 영역(211, 213)을 노출시키는 콘택홀(270)을 형성한다.
다음, 도 2d를 참조하면, 상기 콘택홀(270)이 형성된 상기 층간 절연막(260) 상에 금속층, 금속실리사이드층, 또는 이들의 이중층(280)을 형성한다. 본 발명에서는 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)을 증착한 후 후속하는 열처리 공정을 실시하여 형성되는 상기 반도체층(210) 내의 영역을 이용하여 게터링 공정을 실시한다.
게터링을 위한 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)은 상기 반도체층(210) 내에서 확산계수가 결정화를 위한 상기 금속 촉매보다 작은 금속 또는 이들 금속의 합금을 포함하는 금속층이나 또는 이들 금속의 금속실리사이드층을 포함하는 것이 바람직하다.
상기 반도체층(210) 내에서 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)의 금속 또는 금속실리사이드의 확산계수는 상기 결정화를 위한 금속 촉매의 확산 계수의 1/100 이하인 것이 바람직하다. 상기 금속 또는 금속실리사이드 의 확산 계수가 상기 금속 촉매의 1/100 이하일 때, 상기 게터링용 금속 또는 금속실리사이드가 상기 반도체층(210) 내에서 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 영역(210a)에서 벗어나서 상기 반도체층(210) 내의 다른 영역으로 확산되는 것을 방지하여, 상기 반도체층(210) 내의 다른 영역에 상기 금속 또는 금속실리사이드가 위치하는 것을 방지할 수 있다.
반도체층의 결정화에 이용되는 금속 촉매로는 니켈이 널리 사용되는데, 니켈의 경우 반도체층 내에서의 확산계수는 약 10-5 ㎠/s 이하이므로, 니켈을 금속 촉매로 사용하는 경우에는, 상기 게터링용으로 사용되는 금속층, 금속실리사이드층, 또는 이들의 이중층(280)의 금속 또는 금속실리사이드의 상기 반도체층(210) 내에서의 확산계수는 니켈의 1/100배 이하의 값, 즉 0 초과 내지 10-7㎠/s 이하의 값을 가지는 것이 바람직하다. 이때, 상기 금속 또는 금속실리사이드는 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN로 이루어진 군에서 선택되는 하나, 이들의 합금, 또는 이들 금속의 실리사이드일 수 있다.
또한 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)은 30Å 내지 2000Å 두께로 형성되는 것이 바람직하다. 30Å 미만의 두께로 형성하는 경우에는 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 상기 반도체층(210) 내의 영역(210a)으로 상기 결정화를 위한 금속 촉매가 게터링되는 효율이 저하될 수 있으며, 2000Å를 초과한 두께로 형성하는 경우에는 후속하는 게터링을 위한 열처리시, 전면에 형성된 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)의 열팽창으로 인하여 상기 기판(100)의 변형을 가져올 수 있다.
이어서, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280) 상에 열산화방지막(290)을 형성할 수 있다. 상기 열산화방지막(290)은 게터링을 위한 후속하는 열처리시 열처리 조건에 따라 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)이 산화되거나 질소 등의 가스와 반응하여 표면이 변성될 수 있는 것을 방지하기 위한 것이며, 실리콘산화막 또는 실리콘질화막 등으로 형성할 수 있다. 이때, 후속하는 열처리 공정을 불활성 분위기에서 실시할 경우에는 상기 열산화방지막(290)을 형성하지 않을 수도 있다.
계속해서, 상기 반도체층(210)에 잔류하고 있는, 특히 상기 반도체층(210)의 채널 영역(212)에 잔류하고 있는 결정화를 위한 금속 촉매를 제거하기 위하여 열처리 공정을 수행한다. 상기 열처리 공정을 수행하면, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 상기 반도체층(210)의 표면에서부터 상기 금속층의 금속이 상기 반도체층(210)의 실리콘과 결합하여 금속실리사이드를 형성하거나, 상기 금속실리사이드층의 금속실리사이드가 상기 반도체층(210) 내의 영역으로 확산한다. 이로써 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 영역에서는 상기 반도체층(210)의 표면으로부터 일정 깊이까지 결정화를 위한 금속촉매와는 다른 금속의 금속실리사이드가 존재하는 영역(210a)이 형성된다. 또한 이 때 상기 반도체층(210)과 접하는 금속층의 일부가 금속실리사이드층으로 변할 수 있다.
상기 열처리 공정에 의해 상기 반도체층(210)의 채널 영역(212)에 잔류하는 결정화를 위한 상기 금속 촉매가 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 상기 반도체층(210) 내의 영역(210a)으로 확산될 경우, 상기 금속 촉매는 상기 영역(210a)에 침전되어 더 이상 확산되지 않는다. 이것은 결정화를 위한 상기 금속 촉매는 실리콘 내부에 있는 것보다 다른 금속실리사이드가 존재하는 상기 영역(210a)에 있는 것이 열역학적으로 안정하기 때문이다. 따라서, 이러한 원리로 상기 반도체층(210)의 채널 영역(212)에 잔류하는 결정화를 위한 상기 금속 촉매를 제거할 수 있다.
이때, 상기 열처리는 500 내지 993℃의 온도 범위에서 실시하고, 10초 이상 10시간 이하의 시간 동안 가열한다. 상기 열처리 온도를 500℃ 미만으로 하는 경우에는 상기 반도체층(210)에서 결정화를 위한 상기 금속 촉매의 확산이 일어나지 않아 상기 금속 촉매가 상기 반도체층(210) 내의 상기 영역(210a)로 이동하기가 어렵고, 상기 열처리 온도를 993℃ 초과하는 경우에는 금속 촉매로 사용되는 니켈의 공융점(eutectic point)이 993℃이므로 993℃를 초과하는 온도에서는 니켈이 고체 상태로 존재할 수 있기 때문이고, 또한 고온으로 인해 기판의 변형이 발생할 수 있다.
또한, 상기 열처리 시간을 10초 미만으로 하는 경우에는 상기 반도체층(210)의 채널 영역(212)에 잔류하는 금속 촉매가 충분히 제거되기 어려울 수 있으며, 상기 열처리 시간이 10시간을 초과하는 경우에는 장시간의 열처리에 따른 기판의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다. 한편, 보다 고온에서 실시하는 경우에는 단시간 가열하더라도 금속 촉매를 제거하는 것이 가능하다.
한편, 게터링 효과를 증대시키기 위하여 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 상기 반도체층(210)의 영역(210a) 내에 n형 불순물이나 p형 불순물을 더욱 주입할 수 있다. 이때 n형 불순물로는 인(P)이 바람직하며, p형 불순물로는 붕소(B)가 바람직하다. 또는 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280)과 접하는 상기 반도체층(210)의 영역(210a) 내에 이온이나 플라즈마를 이용하여 데미지(damage)영역(210b)을 형성하여 게터링 효과를 더욱 증대시킬 수도 있다.
이어서, 도 2e를 참조하면, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(280) 및 상기 열산화방지막(290)을 제거한다. 계속해서 상기 콘택홀(270)을 통하여 상기 소오스/드레인 영역(211, 213)과 연결되는 소오스/드레인 전극(291,293)을 형성한다. 여기서, 상기 소오스/드레인 전극(291,293)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다. 이로써 본 발명의 제 1 실시예에 따른 박막트랜지스터를 완성한다.
도 3a 내지 3c는 본 발명의 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정의 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기 실시예에서 언급된 것을 참조한다.
먼저, 버퍼층(310)이 형성된 기판(300)이 제공된다. 이어서, 상기 버퍼층(310) 상에 비정질 실리콘층을 형성하고 상기 도 1의 실시예에서와 같이 금속 촉매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성한다. 상기 다결정 실리콘층을 패터닝하여 반도체층(320)으로 형성한다. 다결정 실리콘층을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
계속해서, 상기 반도체층(320)이 형성된 상기 기판(300) 상에 게이트 절연막(330)을 형성한다.
다음, 상기 게이트 절연막(330) 상에 상기 반도체층(320)의 채널 영역으로 정의될 영역에 대응되게 포토레지스트 패턴(340)을 형성한다. 이어, 상기 포토레지스트 패턴(340)을 마스크로 사용하여 도전형의 불순물 이온(345)을 일정량 주입하여 소오스 영역(321), 드레인 영역(323) 및 채널 영역(322)을 형성한다.
다음, 도 3b를 참조하면, 상기 포토레지스트 패턴(340)을 제거하고, 상기 게이트 절연막(330) 상에 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(320)의 채널 영역(322)과 대응되는 부분에 게이트 전극(350)을 형성한다.
이어서, 상기 게이트 전극(350)을 포함하는 상기 기판(300) 전면에 걸쳐 층간 절연막(360)을 형성한다. 다음, 상기 층간 절연막(360) 및 상기 게이트 절연막 (330)을 식각하여 상기 반도체층(320)의 소오스/드레인 영역(321, 323)을 노출시키는 콘택홀(370)을 형성한다.
계속해서, 상기 콘택홀(370)이 형성된 상기 층간 절연막(360) 상에 금속층, 금속실리사이드층, 또는 이들의 이중층(380)을 형성한다. 본 발명에서는 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380)을 증착한 후 후속하는 열처리 공정을 실시하여 형성되는 상기 반도체층(320) 내의 영역을 이용하여 게터링 공정을 실시한다. 이어서, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380) 상에 열산화방지막(385)을 형성할 수 있다.
계속해서, 상기 반도체층(320)에 잔류하고 있는, 특히 상기 반도체층(320)의 채널 영역(322)에 잔류하고 있는 결정화를 위한 금속 촉매를 제거하기 위하여 열처리 공정을 수행한다. 상기 열처리 공정을 수행하면, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380)과 접하는 상기 반도체층(320)의 표면에서부터 상기 금속층의 금속이 상기 반도체층(320)의 실리콘과 결합하여 금속실리사이드를 형성하거나, 상기 금속실리사이드층의 금속실리사이드가 상기 반도체층(320) 내의 영역으로 확산한다. 이로써 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380)과 접하는 영역에서는 상기 반도체층(320)의 표면으로부터 일정 깊이까지 결정화를 위한 금속촉매와는 다른 금속의 금속실리사이드가 존재하는 영역(320a)이 형성된다.
상기 열처리 공정에 의해 상기 반도체층(320)의 채널 영역(322)에 잔류하는 결정화를 위한 상기 금속 촉매가 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380)과 접하는 상기 반도체층(320) 내의 영역(320a)으로 확산될 경우, 상기 금속 촉매는 상기 영역(320a)에 침전되어 더 이상 확산되지 않는다.
한편, 게터링 효과를 증대시키기 위하여 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380)과 접하는 상기 반도체층(320)의 영역(320a) 내에 n형 불순물이나 p형 불순물을 더욱 주입할 수 있으며, 이온이나 플라즈마를 이용하여 데미지(damage)영역(320b)을 형성하여 게터링 효과를 더욱 증대시킬 수도 있다.
이어서, 도 3c를 참조하면, 상기 열산화방지막(385)을 제거한다. 계속해서 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380) 상에 소오스/드레인 전극 물질을 증착한다. 다음 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380) 및 상기 소오스/드레인 전극 물질을 패터닝하여 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층의 패턴(390) 및 소오스/드레인 전극(391, 393)을 형성한다. 본 발명의 제 2 실시예에서는 상기 제 1 실시예에서와 달리 상기 금속층, 금속실리사이드층, 또는 이들의 이중층(380)을 제거하지 않고 패터닝하여, 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층의 패턴(390)을 형성하며, 상기 소오스/드레인 전극(391, 393)은 상기 금속층 패턴 또는 금속실리사이드층 패턴, 또는 이들의 이중층의 패턴(390)을 통하여 상기 반도체층(320)의 소오스/드레인 영역(321, 323)과 전기적으로 연결된다. 이로써 본 발명의 제 2 실시예에 따른 박막트랜지스터를 완성한다.
도 4a 내지 4c는 본 발명의 제 3 실시예에 따른 박막트랜지스터를 제조하는 공정의 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기 실시예에서 언급된 것을 참조한다.
먼저, 버퍼층(410)이 형성된 기판(400)이 제공된다. 이어서, 상기 버퍼 층(410) 상에 비정질 실리콘층을 형성하고 상기 도 1의 실시예에서와 같이 금속 촉매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성한다. 상기 다결정 실리콘층을 패터닝하여 반도체층(420)으로 형성한다. 다결정 실리콘층을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
계속해서, 상기 반도체층(420)이 형성된 상기 기판(400) 상에 게이트 절연막(430)을 형성한다. 다음, 상기 게이트 절연막(430) 상에 상기 반도체층(420)의 채널 영역으로 정의될 영역에 대응되게 포토레지스트 패턴(도시안됨)을 형성하고, 상기 포토레지스트 패턴을 마스크로 사용하여 도전형의 불순물 이온을 일정량 주입하여 소오스 영역(421), 드레인 영역(423) 및 채널 영역(422)을 형성한다.
다음, 상기 포토레지스트 패턴을 제거하고, 상기 게이트 절연막(430) 상에 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(420)의 채널 영역(422)과 대응되는 부분에 게이트 전극(450)을 형성한다.
이어서, 도 4b를 참조하면, 상기 게이트 전극(450)을 포함하는 상기 기판(400) 전면에 걸쳐 층간 절연막(460)을 형성한다. 다음, 상기 층간 절연막(460) 및 상기 게이트 절연막(430)을 식각하여 상기 반도체층(420)의 소오스/드레인 영역(421, 423)을 노출시키는 콘택홀(470)을 형성한다.
계속해서, 상기 콘택홀(470)이 형성된 상기 층간 절연막(460) 상에 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성하고, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 패터닝하여 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480)을 형성한다. 여기서 상기 금속층, 금속실리사이드층, 또는 이들의 이중층은 제 1 또는 제 2의 실시예와 달리 30Å 내지 10000Å 두께로 형성한다.
상기 제 3 실시예에서는 상기 제 1 또는 제 2의 실시예에서와 달리 상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 먼저 패터닝하고, 후에 게터링을 위한 열처리를 진행하게 되므로, 열처리시 상기 금속층, 금속실리사이드층, 또는 이들의 이중층이 상기 기판(400)의 전면에 형성되어 있지 않다. 따라서 열처리시 전면에 형성된 상기 금속층, 금속실리사이드층, 또는 이들의 이중층의 열팽창으로 인하여 상기 기판(400)의 변형을 가져오지 않으므로, 10000Å 두께까지 두껍게 형성할 수 있다.
이어서 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480) 상에 열산화방지막(490)을 형성할 수 있다. 계속해서, 상기 반도체층(420)에 잔류하고 있는, 특히 상기 반도체층(420)의 채널 영역(422)에 잔류하고 있는 결정화를 위한 금속 촉매를 제거하기 위하여 열처리 공정을 수행한다. 상기 열처리 공정을 수행하면, 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480)과 접하는 상기 반도체층(420)의 표면에서부터 상기 금속층 패턴의 금속이 상기 반도체층(420)의 실리콘과 결합하여 금속실리사이드를 형성하거나, 상기 금속실리사이드층 패턴의 금속실리사이드가 상기 반도체층(420) 내의 영역으로 확산한다. 이로써 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480)과 접하는 영역에서는 상기 반도체층(420)의 표면으로부터 일정 깊이까지 결정화를 위한 금속촉매와는 다른 금속의 금속실리사이드가 존재하는 영역(420a)이 형성된다.
상기 열처리 공정에 의해 상기 반도체층(420)의 채널 영역(422)에 잔류하는 결정화를 위한 상기 금속 촉매가 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480)과 접하는 상기 반도체층(420) 내의 영역(420a)으로 확산될 경우, 상기 금속 촉매는 상기 영역(420a)에 침전되어 더 이상 확산되지 않는다.
한편, 게터링 효과를 증대시키기 위하여 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480)과 접하는 상기 반도체층(420)의 영역(420a) 내에 n형 불순물이나 p형 불순물을 더욱 주입할 수 있으며, 이온이나 플라즈마를 이용하여 데미지(damage)영역(420b)을 형성하여 게터링 효과를 더욱 증대시킬 수도 있다.
이어서, 도 4c를 참조하면, 상기 열산화방지막(490)을 제거한다. 이로써 본 발명의 제 3 실시예에 따른 박막트랜지스터는 완성되는데, 본 발명의 제 3 실시예에서는 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480)이 소오스/드레인 전극이 된다. 상기 제 3 실시예에서와 같이 상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴(480)이 소오스/드레인 전극이 되는 경우에는, 별도의 소오스/드레인 전극 물질을 형성할 필요가 없어 공정을 더욱 단순화시킬 수 있다.
도 5는 종래의 인(P) 도핑에 의한 게터링 방법을 이용하여 형성된 박막트랜지스터의 반도체층의 단위폭당 오프전류값과 본 발명의 실시예에 따른 박막트랜지 스터의 반도체층의 단위폭당 오프전류값을 비교한 그래프이다. 여기서, 가로축의 A 영역은 종래의 인(P) 도핑에 의한 게터링 방법을 이용한 경우의 박막트랜지스터, B 및 C 영역은 각각 본 발명의 실시예에 따른 박막트랜지스터의 경우로써, B 영역은 티타늄(Ti)를 이용한 경우이고, C 영역은 몰리브덴(Mo)를 이용한 경우이다. 세로축은 박막트랜지스터의 측정된 반도체층의 단위폭당 오프 전류값(A/㎛)을 나타낸다.
먼저, 종래의 인(P) 도핑에 의한 게터링 방법은 결정화를 위한 금속 촉매로 Ni를 사용하여 결정화된 반도체층에서 콘택홀에 의해 노출된 영역에 2*e14/㎠의 도즈량의 인(P)을 도핑하고, 550℃ 에서 1시간 동안 열처리를 수행하였다. 본 발명의 실시예에 따른 박막트랜지스터에서는 결정화를 위한 금속 촉매로 Ni를 사용하여 결정화된 반도체층에서 콘택홀에 의해 노출된 영역에 Ti와 Mo를 각각 따로 100Å 두께로 증착하였으며, 게터링을 위한 열처리 조건은 상기 인(P) 도핑에 의한 게터링 방법과 동일한 조건에서 수행하였다. 상기 열처리 후에 각각의 박막트랜지스터의 오프 전류값을 측정하였다.
본 발명의 실시예에 따라 Ti 또는 Mo를 증착하고 게터링을 위한 열처리를 하면, 상기 Ti 또는 Mo가 반도체층의 Si와 반응하여 Ti 실리사이드 또는 Mo 실리사이드가 형성된다. 상기 반도체층에서 상기 Ti 또는 Mo층과 접하는 상기 반도체층의 하부 영역에는 상기 반도체층의 계면에서부터 Ti 실리사이드 또는 Mo 실리사이드가 형성된 영역이 존재하게 되며, 상기 영역으로 금속 촉매가 게터링된다.
도 5의 A 영역을 참조하면, 종래의 인(P) 도핑에 의한 게터링 방법을 이용한 경우의 박막트랜지스터의 반도체층의 단위폭당 오프 전류값을 4번 측정해 본 결과, 약 4.5E-12(A/㎛) 내지 7.0E-12(A/㎛)의 값이 측정되었다. 그러나, 도 5의 B 및 C 영역을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터의 반도체층의 단위폭당 오프 전류값을 측정한 결과는 Ti를 이용한 경우에는 더 낮은 5.0E-13(A/㎛) 이하의 값이 측정되며, Mo를 이용한 경우 6.0E-13(A/㎛) 이하의 값이 측정되어, 종래보다 반도체층의 단위폭당 오프 전류값이 현저히 감소된 것을 알 수 있다.
따라서 상기의 결과에 의하면, 본 발명의 실시예에 따른 박막트랜지스터의 경우에는 오프 전류값으로 반영되는 반도체층의 채널 영역에 잔류하는 금속 촉매의 양이 크게 감소되는 것을 알 수 있으며, 이에 따라 누설 전류를 현저히 감소시킨 전기적 특성이 우수한 박막트랜지스터를 제공할 수 있음을 알 수 있다.
이어서, 도 6은 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 6을 참조하면, 상기 본 발명의 실시예에 따른 도 2e의 박막트랜지스터를 포함하는 상기 기판(200) 전면에 절연막(610)을 형성한다. 상기 절연막(610)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스(silicate on glass) 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또는 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(610)을 식각하여 상기 소오스 또는 드레인 전극(291,293)을 노 출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(291,293) 중 어느 하나와 연결되는 제 1 전극(620)을 형성한다. 상기 제 1 전극(620)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(620)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(620) 상에 상기 제 1 전극(620)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(630)을 형성하고, 상기 노출된 제 1 전극(620) 상에 발광층을 포함하는 유기막층(640)을 형성한다. 상기 유기막층(640)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(640) 상에 제 2 전극(650)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
상기와 같이, 금속 촉매를 이용하여 결정화된 다결정 실리콘층으로 형성된 반도체층에 있어서, 콘택홀에 의해 노출되는 상기 반도체층의 영역에 상기 반도체층 내에서 결정화를 위한 상기 금속 촉매보다 확산계수가 작은 금속 또는 이들의 합금을 포함하는 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성하고 열처리함으로써, 상기 반도체층의 채널 영역에 남아있는 금속 촉매를 제거할 있게 되어, 박막트랜지스터의 오프 전류를 현저히 감소할 수 있다. 또한 상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 패터닝하여 소오스/드레인 전극으로 이용함 으로써, 공정을 단순화시킬 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 결정화 공정의 단면도이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정의 단면도이다.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정의 단면도이다.
도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따른 박막트랜지스터를 제조하는 공정의 단면도이다.
도 5는 종래 인(P) 도핑에 의한 게터링 방법을 이용하여 형성된 박막트랜지스터의 반도체층의 단위폭당 오프전류값과 본 발명의 일 실시예에 따른 박막트랜지스터의 반도체층의 단위폭당 오프전류값을 비교한 그래프이다.
도 6은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 300, 400: 기판 110, 310, 410: 버퍼층
210, 320, 420: 반도체층 220, 330, 430: 게이트 절연막
250, 250, 450: 게이트 전극 260, 360, 460: 층간 절연막
270, 370, 470: 콘택홀
280, 380: 금속층, 금속실리사이드층, 또는 이들의 이중층
290, 385, 490: 열산화방지막
390, 480: 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴
291, 293, 391, 393: 소오스/드레인 전극
610: 절연막 620: 제 1 전극
630: 화소정의막 640: 유기막층
650: 제 2 전극

Claims (24)

  1. 기판;
    상기 기판 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 콘택홀 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 상기 금속 촉매와 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 금속 촉매와 다른 금속의 금속실리사이드는 상기 반도체층 내에서 확산계수가 결정화를 위한 상기 금속 촉매보다 작은 것을 특징으로 하는 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 금속실리사이드의 확산계수는 상기 금속 촉매의 확산계수의 1/100 이하인 것을 특징으로 하는 박막트랜지스터.
  4. 제 3 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속실리사이드의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 박막트랜지스터.
  5. 제 2 항에 있어서,
    상기 금속실리사이드는 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN으로 이루어진 군에서 선택된 하나 또는 이들의 합금의 실리사이드를 포함하는 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 반도체층은 SGS 결정화법에 의해서 결정화된 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 소오스/드레인 전극과 상기 소오스/드레인 전극과 접하는 상기 반도체층 사이에 위치하며, 상기 금속실리사이드의 금속을 포함하는 금속층 패턴, 상기 금속실리사이드를 포함하는 금속실리사이드층 패턴, 또는 이들의 이중층 패턴을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  8. 제 1 항에 있어서,
    상기 소오스/드레인 전극은 상기 금속실리사이드의 금속으로 이루어진 금속층 패턴, 상기 금속실리사이드의 금속실리사이드로 이루어진 금속실리사이드층 패턴, 또는 이들의 이중층 패턴인 것을 특징으로 하는 박막트랜지스터.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 금속층 패턴, 금속실리사이드층 패턴, 또는 이들의 이중층 패턴의 두께 는 30Å 내지 10000Å 인 것을 특징으로 하는 박막트랜지스터.
  10. 제 1 항에 있어서,
    상기 금속실리사이드가 존재하는 상기 반도체층 내의 영역에 n형 불순물 또는 p형 불순물이 더욱 포함되거나, 또는 이온 또는 플라즈마 처리에 의한 데미지(damage)영역을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  11. 기판을 제공하고,
    상기 기판 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 층간 절연막을 형성하고,
    상기 게이트 절연막 및 상기 층간 절연막을 식각하여 상기 반도체층의 소오스/드레인 영역을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀이 형성된 상기 층간 절연막 상에 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성하고,
    상기 기판을 열처리하여 상기 반도체층의 채널 영역에 존재하는 상기 금속 촉매를 상기 금속층, 금속실리사이드층, 또는 이들의 이중층과 접하는 상기 반도체층 내의 영역으로 게터링하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층은 상기 반도체층 내에서 확산계수가 상기 금속 촉매보다 작은 금속 또는 이들의 합금을 포함하는 금속층이나 이들 금속의 실리사이드를 포함하는 금속실리사이드층을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층의 확산계수는 상기 금속 촉매의 확산계수의 1/100 이하인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  14. 제 13 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속층, 금속실리사이드층, 또는 이들의 이중층의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  15. 제 13 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층은 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN으로 이루어진 군에서 선택된 하나 또는 이들의 합금을 포함하거나, 또는 이들 금속의 실리사이드를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  16. 제 11 항에 있어서,
    상기 열처리는 500℃ 내지 993℃의 온도 범위에서 10초 내지 10시간 동안 가열하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  17. 제 11 항에 있어서,
    상기 결정화는 SGS 결정화법을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  18. 제 11 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성하고, 상기 기판을 열처리하기 전에 상기 금속층, 금속실리사이드층, 또는 이들의 이중층 상에 열산화방지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 제 18 항에 있어서,
    상기 기판을 열처리한 후에, 상기 열산화방지막을 제거하고,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층 상에 소오스/드레인 전극 물질을 형성하고,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층 및 상기 소오스/드레인 전극 물질을 패터닝하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제 18 항에 있어서,
    상기 기판을 열처리한 후에, 상기 열산화방지막을 제거하고,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 패터닝하여 소오스/드레인 전극으로 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제 11 항에 있어서,
    상기 금속 촉매를 게터링하고 난 후에,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 제거하고, 상기 층간 절연막 상에 상기 반도체층의 소오스/드레인 영역과 접하는 소오스/드레인 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 제 11 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층과 접하는 상기 반도체층 영역에 n형 불순물 또는 p형 불순물을 주입하거나, 또는 이온 또는 플라즈마를 이용하여 데미지영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지 스터의 제조방법.
  23. 제 11 항에 있어서,
    상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 형성한 후, 상기 기판을 열처리하기 전에 상기 금속층, 금속실리사이드층, 또는 이들의 이중층을 패터닝하여 소오스/드레인 전극으로 형성하는 것을 더 포함하는 특징으로 하는 박막트랜지스터의 제조방법.
  24. 기판;
    상기 기판 상에 위치하고, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막;
    상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극;
    상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
    상기 콘택홀 하부의 상기 반도체층 영역 내에는 상기 반도체층의 표면으로부터 일정 깊이까지 상기 금속 촉매와 다른 금속의 금속실리사이드가 형성되어 있는 것을 특징으로 하는 유기전계발광표시장치.
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US8507917B2 (en) 2010-09-03 2013-08-13 Samsung Display Co., Ltd. Thin film transistor, method for manufacturing the same, and display device using the same

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KR100989136B1 (ko) 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) * 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101050467B1 (ko) * 2010-04-14 2011-07-20 삼성모바일디스플레이주식회사 다결정 실리콘층, 그 제조방법, 상기 다결정 실리층을 이용한 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 유기발광표시장치
KR101146993B1 (ko) * 2010-06-03 2012-05-22 삼성모바일디스플레이주식회사 실리콘층의 결정화 방법 및 상기 결정화 방법을 이용한 박막 트랜지스터의 형성방법
KR101108177B1 (ko) * 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터의 ｌｄｄ 형성방법, 이를 이용한 박막 트랜지스터 및 유기 전계 발광 장치의 제조 방법
KR20120131753A (ko) * 2011-05-26 2012-12-05 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 유기 발광 표시 장치
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
KR20130007283A (ko) * 2011-06-30 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법
KR102164941B1 (ko) * 2014-01-13 2020-10-14 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
KR102239841B1 (ko) 2014-08-06 2021-04-14 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비하는 디스플레이 장치, 박막 트랜지스터의 제조방법 및 디스플레이 장치의 제조방법
CN104300006A (zh) * 2014-10-17 2015-01-21 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、oled背板和显示装置
CN104538350A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 多晶硅基板及其制造方法
TWI548100B (zh) * 2015-01-08 2016-09-01 友達光電股份有限公司 薄膜電晶體、顯示面板以及其製造方法
CN106876478A (zh) * 2017-03-22 2017-06-20 京东方科技集团股份有限公司 一种薄膜晶体管中的多晶硅薄膜、薄膜晶体管及制作方法
CN113454792A (zh) * 2018-12-27 2021-09-28 深圳市柔宇科技股份有限公司 一种功能器件及其制造方法
CN110212008B (zh) * 2019-06-24 2021-07-23 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3465209A (en) * 1966-07-07 1969-09-02 Rca Corp Semiconductor devices and methods of manufacture thereof
JPS62104173A (ja) 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JP3122177B2 (ja) 1991-08-09 2001-01-09 旭硝子株式会社 薄膜トランジスタとその製造方法
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JPH07176753A (ja) 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
JP3403807B2 (ja) 1994-06-02 2003-05-06 松下電器産業株式会社 薄膜トランジスタおよび液晶表示装置
JP2738315B2 (ja) 1994-11-22 1998-04-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
JPH08255907A (ja) 1995-01-18 1996-10-01 Canon Inc 絶縁ゲート型トランジスタ及びその製造方法
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JP3744980B2 (ja) * 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
JPH1012882A (ja) 1996-06-20 1998-01-16 Toshiba Corp 薄膜トランジスタ及びその製造方法
US6746905B1 (en) * 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
JPH10150204A (ja) * 1996-09-19 1998-06-02 Toshiba Corp 半導体装置およびその製造方法
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3942683B2 (ja) 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3544280B2 (ja) * 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3717634B2 (ja) 1997-06-17 2005-11-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11111992A (ja) 1997-09-30 1999-04-23 Toshiba Corp 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法
JPH11261075A (ja) 1998-03-13 1999-09-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
KR19990075412A (ko) 1998-03-20 1999-10-15 윤종용 박막 트랜지스터 및 그 제조 방법
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
TW454260B (en) * 1998-06-30 2001-09-11 Matsushita Electric Ind Co Ltd Thin film transistor and manufacturing method thereof
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
JP4030193B2 (ja) * 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4376331B2 (ja) 1998-08-07 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4531177B2 (ja) 1998-12-28 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6380007B1 (en) * 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR100303711B1 (ko) 1999-01-28 2001-09-26 장 진 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및
CN1296643A (zh) * 1999-03-10 2001-05-23 松下电器产业株式会社 薄膜晶体管、液晶面板和它们的制造方法
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4270719B2 (ja) 1999-06-30 2009-06-03 株式会社東芝 半導体装置及びその製造方法
JP4437570B2 (ja) * 1999-07-12 2010-03-24 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
JP2001102169A (ja) * 1999-10-01 2001-04-13 Sanyo Electric Co Ltd Ｅｌ表示装置
US20020020840A1 (en) 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
TWI301907B (en) * 2000-04-03 2008-10-11 Semiconductor Energy Lab Semiconductor device, liquid crystal display device and manfacturing method thereof
JP2001319878A (ja) * 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法
JP2002093745A (ja) 2000-09-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6807206B2 (en) * 2001-04-16 2004-10-19 The Furukawa Electric Co., Ltd. Semiconductor laser device and drive control method for a semiconductor laser device
TW546846B (en) 2001-05-30 2003-08-11 Matsushita Electric Ind Co Ltd Thin film transistor and method for manufacturing the same
US6743700B2 (en) * 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100662493B1 (ko) * 2001-07-10 2007-01-02 엘지.필립스 엘시디 주식회사 비정질막의 결정화방법 및 이를 이용한 액정표시소자의제조방법
US6952023B2 (en) * 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2003075870A (ja) 2001-09-06 2003-03-12 Toshiba Corp 平面表示装置およびその製造方法
JP2003100633A (ja) 2001-09-25 2003-04-04 Sharp Corp 半導体装置の製造方法および半導体装置
JP3600229B2 (ja) 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
JP2003188098A (ja) 2001-12-13 2003-07-04 Sharp Corp 半導体装置およびその製造方法
KR100452445B1 (ko) 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US20030155572A1 (en) * 2002-02-19 2003-08-21 Min-Koo Han Thin film transistor and method for manufacturing thereof
KR100488959B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
KR100488958B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
JP2003298059A (ja) 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
JP4115153B2 (ja) 2002-04-08 2008-07-09 シャープ株式会社 半導体装置の製造方法
JP4115158B2 (ja) 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP2004022845A (ja) 2002-06-17 2004-01-22 Sharp Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
KR100928490B1 (ko) * 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
JP2005057240A (ja) * 2003-07-23 2005-03-03 Seiko Epson Corp 薄膜半導体素子、及び薄膜半導体素子の製造方法
KR100556370B1 (ko) * 2003-08-14 2006-03-03 엘지전자 주식회사 김치 전용 냉장고의 김치 숙성 방법
KR100515357B1 (ko) 2003-08-14 2005-09-15 삼성에스디아이 주식회사 게이트와 바디가 전기적으로 연결된 박막 트랜지스터와 그제조방법
KR100501706B1 (ko) 2003-10-16 2005-07-18 삼성에스디아이 주식회사 게이트-바디콘택 박막 트랜지스터
US7202143B1 (en) * 2003-10-23 2007-04-10 The Board Of Trustees Of The University Of Arkansas Low temperature production of large-grain polycrystalline semiconductors
KR100600853B1 (ko) * 2003-11-17 2006-07-14 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100611224B1 (ko) 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR100623247B1 (ko) * 2003-12-22 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100595456B1 (ko) * 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
JP4437404B2 (ja) 2004-01-08 2010-03-24 シャープ株式会社 半導体装置とその製造方法
KR100654022B1 (ko) * 2004-05-04 2006-12-04 네오폴리((주)) 금속유도측면결정화법을 이용한 박막 트랜지스터 제조방법
KR200357656Y1 (ko) 2004-05-19 2004-07-31 한국해양연구원 오탁방지장치
TW200601566A (en) * 2004-06-28 2006-01-01 Adv Lcd Tech Dev Ct Co Ltd Semiconductor apparatus and manufacturing method thereof
JP2006049823A (ja) 2004-06-28 2006-02-16 Advanced Lcd Technologies Development Center Co Ltd 半導体装置及びその製造方法
KR100656495B1 (ko) * 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US20060040438A1 (en) * 2004-08-17 2006-02-23 Jiong-Ping Lu Method for improving the thermal stability of silicide
KR200369779Y1 (ko) 2004-08-18 2004-12-16 서성탁 트랩을 이용한 하수관로의 악취역류차단 및 해충유입 방지장치
KR100611766B1 (ko) 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR200373075Y1 (ko) 2004-10-12 2005-01-15 장한규 빨래판
KR200373076Y1 (ko) 2004-10-12 2005-01-15 황금수 톱밥제조기용 칼날고정장치 및 그 칼날
US7575959B2 (en) * 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR200384738Y1 (ko) 2005-03-02 2005-05-17 박현우 주황색의 불꽃을 내는 양초
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
JP5670005B2 (ja) * 2006-03-06 2015-02-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
TWI429028B (zh) * 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
KR100770268B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
US7750403B2 (en) 2006-06-30 2010-07-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP4481284B2 (ja) 2006-09-20 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100878284B1 (ko) 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
KR100846985B1 (ko) * 2007-04-06 2008-07-17 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101383409B1 (ko) * 2007-06-08 2014-04-18 엘지디스플레이 주식회사 표시장치
KR100848341B1 (ko) 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507917B2 (en) 2010-09-03 2013-08-13 Samsung Display Co., Ltd. Thin film transistor, method for manufacturing the same, and display device using the same

Also Published As

Publication number Publication date
EP2028687B1 (en) 2019-04-17
EP2028687A1 (en) 2009-02-25
US20090050893A1 (en) 2009-02-26
US8283668B2 (en) 2012-10-09
JP2009055018A (ja) 2009-03-12
CN101373793B (zh) 2010-11-10
KR100889627B1 (ko) 2009-03-20
CN101373793A (zh) 2009-02-25
JP5197211B2 (ja) 2013-05-15

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