KR19990075412A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

Abstract

투명한 절연 기판의 상부에 형성되어 있는 게이트 전극에 대응하는 비정질 규소층 상부에 후면 노광 방식으로 도핑 차단막을 형성한다. 우선, 1차로 비정질 규소층의 표면이 손상되지 않는 범위인 20 KeV 이하의 이온 가속 에너지로 도핑 차단막을 마스크로 하여 비정질 규소층에 이온을 주입하여 소스/드레인 영역을 형성한다. 다음, 기판의 전면 상부에 두께 200~300Å의 금속막을 증착한 후, 비정질 규소층의 표면에서 도핑 농도가 최대가 되는 이온 가속 에너지 조건으로 2차 이온 도핑을 실시하여 소스/드레인 영역을 고농도로 도핑한다. 이때, 금속막과 비정질 규소층 사이에는 금속 실리사이드가 형성되며, 이는 이후에 형성되는 금속막과의 접촉 저항을 낮추는데 기여한다. 특히, 금속막을 니켈이나 파라듐을 사용하는 경우에는, 이들이 비정질 규소층의 표면으로 확산되어 이후 낮은 온도에서도 비정질 규소층을 다결정 규소층으로 결정화되도록 만들면서 이후에 형성되는 소스/드레인 전극간의 접촉 저항을 최소화할 수 있다. 이렇게 금속막을 형성한 다음, 비정질 규소층을 고농도로 형성하는 경우에는, 이온 주입시에 비정질 규소층이 손상되는 것을 방지할 수 있을 뿐 아니라 형성되는 금속 실리사이드층이 비정질 규소층과 금속막이 접촉하는 부분에만 형성되므로 게이트 전극과 자기 정렬 구조로 형성된다.

Description

박막 트랜지스터 및 그 제조 방법

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 게이트 전극과 소스/드레인 영역이 자기 정렬 구조로 형성되어 있는 박막 트랜지스터 및 그 제조 방법에 에 관한 것이다.

일반적으로 버텀 게이트(bottom gate) 구조의 박막 트랜지스터는 기판 상부에 게이트 전극이 형성되어 있고, 게이트 전극을 덮고 있으며 산화막 또는 질화막으로 이루어진 게이트 절연막이 기판 상부에 형성되어 있다. 게이트 절연막의 상부에는 비정질 또는 다결정 규소층이 형성되어 있고, 비정질 또는 다결정 규소층의 상부에는 소스/드레인 영역과 연결되어 있으며, 금속으로 이루어진 소스/드레인의 두 전극이 형성되어 있다. 이때, 소스/드레인 전극과 비정질 또는 다결정 규소층과의 오믹(ohmic) 접촉을 위하여 일반적으로 소스/드레인 금속을 증착하기 전에 도핑된 비정질 규소층을 형성한다.

이러한 박막 트랜지스터는 게이트 전극을 이용하여 전계를 가해서 게이트 절연막의 대전을 통하여 반도체층에 채널을 형성하고, 이 채널을 이용하여 소스 전극과 드레인 전극과 사이에 흐르는 전류를 제어하는 전계 효과 트랜지스터의 일종이다.

그러나, 이러한 박막 트랜지스터의 경우, 소스/드레인 영역과 게이트 전극이 중첩으로 인하여 기생 용량이 형성되며, 이러한 기생 용량은 박막 트랜지스터의 특성을 저하시키게 된다. 따라서, 소스/드레인 영역과 게이트 전극이 중첩되지 않는 자기 정렬 구조의 박막 트랜지스터의 개발이 활발히 진행되고 있다.

이러한 자기 정렬 구조의 박막 트랜지스터의 제조 방법에서는 게이트 전극을 마스크로 하여 배면 노광 방식으로 패터닝된 도핑 차단막을 형성한 다음 불순물을 도핑하여 오믹 접촉 영역을 형성한다.

그러면, 첨부한 도면을 참고로 하여 종래의 기술에 따른 자기 정렬 박막 트랜지스터의 제조 방법에 대하여 더욱 자세하게 알아보면 다음과 같다.

도 1은 종래의 기술에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도이다.

도 1에서 보는 바와 같이, 종래의 기술에 따른 박막 트랜지스터의 제조 방법에서는, 우선, 기판(1) 위에 형성되어 있는 게이트 전극(2)에 대응하는 비정질 규소층의 상부(4)에 도핑 차단막(5)을 형성한다. 이어, 도핑 차단막(5)을 마스크로 하여 게이트 절연막(3)의 상부에 형성되어 있는 비정질 규소층(4)에 N형의 이온을 주입하여 소스/드레인 영역(42, 43)을 형성한다.

그러나, 이러한 종래의 박막 트랜지스터 제조 방법에서는 N형의 이온을 주입하기 위하여 수십 범위의 이온 가속 에너지를 적용할지라도 이온 주입시 직접 외부에 노출되어 있는 소스/드레인 영역(42, 43)의 비정질 규소층(4) 표면은 손상되지 쉽다. 이러한 비정질 규소층(42, 43)의 표면이 손상은 비정질 규소층(42, 43)의 상부에 형성되는 금속막과의 접촉 저항을 증가시키는 원인이 되며, 이는 박막 트랜지스터의 특성을 저하시키게 된다.

따라서, 이렇게 손상된 비정질 규소층(42, 43)의 표면을 회복시키기 위하여 어닐링(annealing) 공정을 실시하는데, 이때 어닐링 공정의 온도는 통상적으로 비정질 실리콘의 탈수소에 의한 특성 변화를 고려하여 300℃ 이하의 범위이다. 그러나, 이 범위에서의 어닐링 공정으로 손상된 비정질 규소층(42, 43)의 표면을 완전히 회복시키는 데는 한계가 있다.

또한, 비정질 규소층(42, 43)의 표면을 손상시키지 않는 조건에서 이온 주입 공정을 실시하기 위해서는 이온 주입 에너지를 낮추는 방법이 있다. 그러나, 낮은 에너지로 이온 주입 공정을 실시하면 균일하게 도핑된 고농도의 소스/드레인 영역을 형성하기 어렵다.

본 발명에 과제는 이온 주입 에너지에 의한 비정질 규소층의 표면 손상을 최소화하면서 균일하게 도핑된 고농도의 소스/드레인 영역을 가지는 완전 자기 정렬 구주의 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.

도 1은 종래의 기술에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도이고,

도 2a 내지 도 2f는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,

도 3은 도 2d에서 a 부분의 도핑 농도를 상세하게 도시한 도면이다.

이러한 과제를 해결하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법에서는 두 단계로 나누어 이중으로 도핑되어 있는 소스/드레인 영역을 형성한다.

우선, 1차로 비정질 규소층의 표면이 손상되지 않는 조건의 이온 가속 에너지 20Kev 이하의 범위에서 도핑 차단막을 마스크로 하여 이온 주입 공정을 실시하여 소스/드레인 영역을 형성한다.

이때, 마스크로 사용되는 도핑 차단막의 상부에 형성되어 있는 포토 레지스트는 제거된 상태이며, 채널 영역의 표면을 보호하기 위하여 제거하지 않은 상태로 1차 이온 주입 공정을 실시할 수도 있다.

다음, 기판의 전면에 금속막을 형성하고 2차로 비정질 규소층이 충분히 도핑될 수 있을 정도의 이온 가속 에너지 범위에서 이온 주입 공정을 실시하여 소스/드레인 영역을 고농도로 도핑시킨다.

이때, 금속막과 비정질 규소층 사이에는 실리사이드가 형성된다. 여기서, 금속막은 니켈(Ni) 또는 파라듐(Pd)으로 형성할 경우에는 낮은 온도에서 도핑된 영역을 결정화할 수 있는데 유리하다.

이렇게 비정질 규소층의 상부에 금속막을 형성한 후에 이온 주입을 실시하면 비정질 규소층의 표면을 안전하게 보호할 수 있다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조 방법의 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.

우선, 도면 도 2a 내지 도 2d를 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 설명하면 다음과 같다.

먼저, 도 2a에서 보는 바와 같이, 투명한 절연 기판(100)의 상부에 금속막을 증착하고 패터닝하여 게이트 전극(200)을 형성한다. 다음, 두께 3000~5000Å의 게이트 절연층(300), 두께 300~700Å의 비정질 규소층(400) 및 두께 2000~4000Å의 도핑 차단막(700)을 차례로 증착한다.

이때, 게이트 전극(200)은 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금 및 크롬 등의 단일막 또는 이들의 이중막으로 형성한다. 또한, 게이트 절연층(300) 및 도핑 차단막(700)은 산화막 또는 질화막으로 형성한다.

다음, 도 2b에서 보는 바와 같이, 도핑 차단막(700)의 상부에 포토 레지스트(800)를 도포하고 게이트 전극(2000)을 마스크로 하여 후면 노광 방식으로 사진 공정을 통하여 게이트 전극(200)에 대응하는 부분에만 포토 레지스트(800)를 남기고, 남겨진 포토 레지스트(800)를 마스크로 하여 도핑 차단막(700)의 일부를 패터닝한다.

이어, 도 2c에서 보는 바와 같이, 포토 레지스트(800)를 제거하고, 비정질 규소층(400)의 표면이 손상되지 않는 범위인 20 KeV 이하의 이온 가속 에너지로 도핑 차단막(700)을 마스크로 하여 비정질 규소층(400)에 1차로 이온을 주입하여 소스/드레인용 1차 도핑 영역(421, 431)을 형성한다.

이때, 1차 이온 도핑은 비정질 규소층(400)의 두께만큼 실시한다.

다음, 도 2d에서 보는 바와 같이, 기판(100)의 전면 상부에 두께 200~300Å의 금속막(900)을 증착한 후, 비정질 규소층(400)의 표면에서 도핑 농도가 최대가 되는 이온 가속 에너지 조건(50~100 KeV)으로 2차 이온 도핑을 실시하여 1차 도핑 영역(421, 431) 안에 2차 도핑 영역(422, 432)을 형성한다.

여기서, 게이트 전극(200)에 대응하는 도핑되지 않은 영역은 채널 영역(410)이며, 이 영역(410)을 중심으로 양쪽에 1차 및 2차 도핑 영역(421;422, 431;432)을 포함하는 영역은 소스/드레인 영역(420, 430)이다.

이때, 금속막(900)과 비정질 규소층(400) 사이에는 금속 실리사이드(910)가 형성되며, 이러한 금속막(900)은 니켈 또는 파라듐으로 형성하는 것이 비정질 규소층(400)에 결정화에 유리하다.

이러한 금속 실리사이드(910)는 비정질 규소층(400)과 금속막(900)이 접촉하는 부분에만 형성되므로 게이트 전극(200)과 자기 정렬 구조로 형성된다.

이렇게 금속막(900)을 형성한 다음, 비정질 규소층(400)을 고농도로 형성하는 경우에는, 이온 주입시에 비정질 규소층(400)이 손상되는 것을 방지할 수 있을 뿐 아니라 자기 정렬 구조의 금속 실리사이드를(910)을 형성시킬 수 있다. 또한, 금속막(900)을 니켈이나 파라듐을 사용하는 경우에는, 이들이 비정질 규소층(400) 의 표면으로 확산되어 비정질 규소층(400)의 표면이 다결정 규소층으로 저온에서도 결정화되도록 할수 있고 이후에 형성되는 소스/드레인 전극간의 접촉 저항을 최소화할 수 있다.

여기서, 비정질 규소층(400), 금속 실리사이드(910) 및 금속막(900)의 도핑 농도를 살펴보면 다음과 같다.

도 3은 도 2d에서 a 부분의 도핑 농도를 상세하게 도시한 도면이다.

도 3에서 보는 바와 같이, 1차 도핑에 의해서 비정질 규소층(400)의 중앙부는 저농도로 도핑되어 있으며, 2차 도핑을 통하여 비정질 규소층(400)의 표면이 고농도로 도핑되어 있다.

이어, 도 2e에서 보는 바와 같이, 기판(100)의 상부에 형성되어 있는 금속막(900)을 제거한다. 이때, 비정질 규소층(400)의 상부에 형성되어 있는 금속 실리사이드(910)는 제거되지 않는다.

마지막으로, 도 2f에서 보는 바와 같이, 기판(100)의 상부에 크롬, 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금 등으로 이루어진 금속막을 2,000~4,000Å 정도의 두께로 증착한 다음, 패터닝하여 소스/드레인 전극(510, 520)을 형성한다. 이때, 소스/드레인 전극(510, 520)은 게이트 전극(200)과 중첩되지 않도록 한다. 이어, 질화 규소막 또는 산화 규소막을 2000~4000Å 정도의 두께로 증착하여 보호막(600)을 형성한다.

이러한 본 발명의 실시예에 따른 제조 공정을 통하여 형성된 박막 트랜지스터의 구조를 도 2f를 참조하여 설명하면 다음과 같다.

절연 기판(100) 상에 게이트 전극(200)이 형성되어 있으며, 기판(100) 위에 게이트 전극(200)을 덮는 게이트 절연막(300)이 형성되어 있다. 게이트 절연막(300)의 상부에는 게이트 전극(200)에 대응하는 부분에는 도핑되지 않은 채널 영역(410)을 중심으로 양쪽에 소스/드레인 영역(420, 430)이 형성되어 있는 비정질 규소층(400)이 형성되어 있다. 여기서, 소스/드레인 영역(420, 430)은 각각 1차 도핑 영역(421, 431)과 2차 도핑 영역(422, 432)으로 이루어져 있다. 비정질 규소층(400)의 소스/드레인 영역(420, 430) 상부에는 각각 금속 실리사이드(910)가 형성되어 있으며, 각각의 금속 실리사이드(910) 상부에는 소스/드레인 전극(510, 520)이 형성되어 있다. 채널 영역(410)의 비정질 규소층(400) 상부에는 도핑 차단막(700)이 형성되어 있으며, 기판(100)의 상부 전면에는 보호막(600)이 형성되어 있다.

따라서, 본 발명에 따른 박막 트랜지스터 및 그 제조 방법에서는 금속막을 형성한 다음, 비정질 규소층을 도핑시킴으로써, 비정질 규소층 표면의 손상을 최소화할 수 있다. 또한, 비정질 규소층의 소스/드레인 영역 상부에 실리사이드를 형성하여 접촉 저항을 낮추어 소자의 특성을 향상시킬 수 있으며, 두 번의 도핑 공정을 통하여 균일한 고농도의 소스/드레인 영역을 형성할 수 있다.

Claims (13)

1. 투명한 절연 기판 상부에 게이트 전극을 형성하는 단계,

   상기 기판의 상부에 게이트 절연층, 비정질 규소층 및 도핑 차단막을 차례로 증착하는 단계,

   후면 노광 방식을 통하여 상기 게이트 전극에 대응하는 상기 도핑 차단막을 남기는 단계,

   상기 도핑 차단막을 마스크로 하여 상기 비정질 규소층을 1차로 이온 도핑하는 단계,

   상기 도핑 차단막을 마스크로 하여 1차 이온 도핑된 상기 비정질 실리콘층을 2차로 이온 도핑하는 단계, 그리고

   1차 및 2차로 도핑된 상기 비정질 규소층의 상부에 소스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
2. 제1항에서,

   상기 2차 이온 도핑 단계는,

   상기 기판의 상부에 금속막을 적층하는 단계,

   상기 1차로 도핑된 비정질 규소층에 2차로 이온 주입하는 단계, 그리고

   상기 금속막을 제거하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
3. 제2항에서,

   상기 2차 이온 주입 단계에서 상기 금속막과 상기 비정질 규소층 사이에 금속 실리사이드를 형성하는 박막 트랜지스터의 제조 방법.
4. 제3항에서,

   상기 2차 이온 주입 단계에서 상기 비정질 규소층의 표면을 다결정 규소층으로 형성하는 박막 트랜지스터의 제조 방법.
5. 제4항에서,

   상기 1차 도핑 단계는 20 KeV 이하의 이온 가속 에너지의 범위에서 실시하여 상기 비정질 규소층의 중앙에 이온 주입하는 박막 트랜지스터의 제조 방법.
6. 제5항에서,

   상기 2차 도핑 단계는 50~100 KeV의 이온 가속 에너지의 범위에서 실시하여 상기 비정질 규소층의 표면에 이온 주입하는 박막 트랜지스터의 제조 방법.
7. 제4항에서,

   상기 금속막은 니켈 또는 파라듐으로 형성하는 박막 트랜지스터의 제조 방법.
8. 제2항에서,

   상기 금속막의 두께는 200~300Å 범위로 형성하는 박막 트랜지스터의 제조 방법.
9. 제1항에서,

   상기 게이트 절연층 및 도핑 차단막은 질화 규소 또는 산화 규소로 형성하는 박막 트랜지스터의 제조 방법.
10. 절연 기판,

    상기 기판 위에 형성되어 있는 게이트 전극

    상기 게이트 전극을 덮는 게이트 절연막,

    상기 게이트 전극의 상기 게이트 절연막의 상부에는 도핑되지 않은 채널 영역이 형성되어 있으며, 상기 채널 영역을 중심으로 양쪽에 각각 1차 도핑 영역과 2차 도핑 영역으로 이루어진 소스/드레인 영역이 형성되어 있는 비정질 규소층,

    상기 게이트 전극에 대응하는 상기 비정질 규소층의 상부에 형성되어 있는 도핑 차단막, 그리고

    상기 소스/드레인 영역의 상기 비정질 규소층 상부에 각각 형성되어 있는 소스/드레인 전극을 포함하는 박막 트랜지스터.
11. 제10항에서,

    상기 소스/드레인 영역과 상기 게이트 전극은 자기 정렬 구조인 박막 트랜지스터.
12. 제10항에서,

    상기 비정질 규소층의 상기 소스/드레인 영역 상부에 금속 실리사이드를 더 포함하는 박막 트랜지스터.
13. 제12항에서,

    상기 비정질 규소층의 상기 소스/드레인 영역 표면에 다결정 규소층을 더 포함하는 박막 트랜지스터.