KR100839747B1 - 평판 표시 장치용 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 평판 표시 장치용 트랜지스터의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 공정을 단순화함과 아울러 콘택 저항을 낮추는데 있다.
이를 위해 본 발명은 기판과, 기판 위에 형성되며 소스 영역 및 드레인 영역을 갖는 제1액티브층과, 제1액티브층 위에 형성되며, 소스 영역 및 드레인 영역 사이에 채널 영역을 갖는 제2액티브층과, 소스 영역 및 드레인 영역 상에 형성된 금속 실리사이드층과, 제2액티브층의 채널 영역과 대응되는 영역에 형성된 게이트 전극과, 소스 영역과 전기적으로 연결되는 소스 전극과, 드레인 영역과 전기적으로 연결되는 드레인 전극으로 이루어진 트랜지스터를 개시한다.
평판 표시 장치, 유기 전계 발광 표시 장치, 트랜지스터, 열처리, 결정화, 실리사이드층
Description
도 1은 본 발명에 따른 트랜지스터를 나타내는 단면도이다.
도 2는 도 1에 도시된 버퍼층과 제1액티브층 및 금속 실리사이드층의 제조 공정을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 도 2에 도시된 버퍼층과 제1액티브층 및 금속 실리사이드층의 제조 공정을 상세히 설명하기 위한 단면도이다.
도 4는 도 1에 도시된 제2액티브층의 제조 공정을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 도 4에 도시된 제2액티브층의 제조 공정을 상세히 설명하기 위한 단면도이다.
도 6은 도 1에 도시된 게이트 전극의 제조 공정을 설명하기 위한 단면도이다.
도 7은 도 1에 도시된 층간 절연막의 제조 공정을 설명하기 위한 단면도이다.
도 8은 도 1에 도시된 소스 및 드레인 전극의 제조 공정을 설명하기 위한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명에 따른 트랜지스터가 적용될 수 있는 평판 표시 장치의 일례를 도시한 블록도이다.
도 11은 본 발명에 따른 트랜지스터가 적용될 수 있는 평판 표시 장치의 한 화소를 도시한 등가 회로도이다.
< 도면의 주요부분에 대한 설명>
100: 본 발명에 의한 트랜지스터
101 : 절연 기판 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연막 114,116 : 액티브층
118 : 버퍼층 120 : 금속 실리사이드층
124S,124D : 콘택홀 126 : 층간 절연막
본 발명은 평판 표시 장치용 트랜지스터의 제조 방법에 관한 것으로, 특히 제조 공정을 단순화함과 아울러 콘택 저항을 낮출 수 있는 평판 표시 장치용 트랜지스터의 제조 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각 종 평판 표시장치(Flat Panel Display)들이 개발되고 있다. 평판 표시 장치로는 액정 표시 장치(LCD), 전계 방출 표시 장치(FED), 플라즈마 표시 패널(PDP) 및 유기 전계 발광 표시 장치(OLED) 등이 있다.
이 중 유기 전계 발광 표시 장치 또는 액정 표시 장치 등과 같은 평판 표시 장치에는 스위칭 소자 또는 구동 소자로서 트랜지스터가 이용된다. 이러한 트랜지스터의 액티브층으로는 비정질 실리콘(Amorphous-Si) 또는 다결정 실리콘(Poly-Si)이 이용된다. 다결정 실리콘을 이용하는 경우 비정질 실리콘보다 전하 이동도가 빠르기 때문에 트랜지스터의 액티브층으로는 다결정 실리콘이 주로 이용된다. 이러한 다결정 실리콘 액티브층은 다결정 실리콘층에 이온이 주입됨으로써 소스 영역, 드레인 영역 및 채널 영역으로 구분된다. 이와 같이, 액티브층을 채널 영역과, 소스 및 드레인 영역을 구분하기 위해서는 별도의 3족 또는 5족의 이온 주입 공정이 필요하므로 공정이 복잡해지는 문제점이 있다.
또한, 소스 영역 및 드레인 영역의 전도성이 낮아 소스 전극 및 드레인 전극과의 접촉시 콘택 저항이 높은 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화함과 아울러 콘택 저항을 낮출 수 있는 평판 표시 장치용 트랜지스터의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터는 기판과, 상기 기 판 위에 형성되며 소스 영역 및 드레인 영역을 갖는 제1액티브층과, 상기 제1액티브층 위에 형성되며, 상기 소스 영역 및 드레인 영역 사이에 채널 영역을 갖는 제2액티브층과, 상기 소스 영역 및 드레인 영역 상에 형성된 금속 실리사이드층과, 상기 제2액티브층의 채널 영역과 대응되는 영역에 형성된 게이트 전극과, 상기 소스 영역과 전기적으로 연결되는 소스 전극과, 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함한다.
상기 기판은 도전성 기판 및 절연성 기판중 선택된 어느 하나일 수 있다.
상기 기판과 제1액티브층 사이에는 버퍼층이 더 형성될 수 있다.
상기 금속 실리사이드층은 니켈(Ni), 카드뮴(Cd), 코발트(Co), 티타늄(Ti), 팔라듐(Pd) 및 텅스텐(W)중 선택된 어느 하나일 수 있다.
상기 금속 실리사이드층은 상호간 이격된 입자(particle) 구조 및 상호간 일체로 연결된 층(layer) 구조중 선택된 어느 하나의 구조로 형성될 수 있다.
상기 제1액티브층 및 제2액티브층은 비정질 실리콘, 마이크로 실리콘 및 다결정 실리콘중 선택된 어느 하나로 형성될 수 있다.
상기 제2액티브층에는 게이트 절연막이 더 형성될 수 있다.
상기 게이트 절연막에는 층간 절연막이 더 형성될 수 있다.
상기 소스 전극과 상기 소스 영역 위의 금속 실리사이드층은 상기 제2액티브층, 게이트 절연막 및 층간 절연막을 관통하는 도전성 컨택홀에 의해 전기적으로 연결되고, 상기 드레인 전극과 상기 드레인 영역 위의 금속 실리사이드층은 상기 제2액티브층, 게이트 절연막 및 층간 절연막을 관통하는 또다른 도전성 컨택홀에 의해 전기적으로 연결될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 이온이 주입된 제1비정질 실리콘으로 소스 영역 및 드레인 영역을 갖는 제1액티브층을 형성하고, 상기 소스 영역 및 드레인 영역 상에 금속 실리사이드층이 형성되도록 금속 촉매층을 형성하는 단계와, 상기 금속 실리사이드층이 형성된 기판 상에 이온이 주입되지 않은 제2비정질 실리콘으로 채널 영역을 가지는 제2액티브층을 형성하는 단계와, 상기 기판을 열처리하여 상기 제1,2액티브층을 결정화하는 단계를 포함한다.
상기 금속 실리사이드층의 형성 단계는 금속 촉매를 상호간 이격된 입자(particle) 구조 및 상호간 일체로 연결된 층(layer) 구조중 선택된 어느 하나의 구조로 상기 제1비정질 실리콘의 표면에 형성하여 이루어질 수 있다.
상기 제1액티브층과 상기 금속 실리사이드층을 형성하는 단계는 상기 기판 상에 이온이 주입된 제1비정질 실리콘을 형성하는 단계와, 상기 제1비정질 실리콘과의 계면에 상기 금속 실리사이드층이 형성되도록 상기 제1비정질 실리콘 상에 금속 촉매층을 형성하는 단계와, 상기 제1비정질 실리콘과 상기 금속 실리사이드층을 패터닝하는 단계와, 상기 금속 촉매층을 제거하는 단계를 포함할 수 있다.
상기 제1액티브층과 상기 금속 실리사이드층을 형성하는 단계는 상기 기판 상에 이온이 주입된 제1비정질 실리콘을 형성하는 단계와, 상기 제1비정질 실리콘과의 계면에 상기 금속 실리사이드층이 형성되도록 상기 제1비정질 실리콘 상에 금 속 촉매층을 형성하는 단계와, 상기 금속 촉매층을 제거하는 단계와, 상기 제1비정질 실리콘과 상기 금속 실리사이드층을 패터닝하는 단계를 포함할 수 있다.
상기 금속 촉매는 니켈(Ni), 카드뮴(Cd), 코발트(Co), 티타늄(Ti), 팔라듐(Pd) 및 텅스텐(W)중 선택된 어느 하나일 수 있다.
상기 기판을 열처리하여 상기 제1,2액티브층을 결정화하는 단계는 상기 기판을 400~900℃에서 1분~20시간 동안 열처리하여 이루어질 수 있다.
상기 제2액티브층을 결정화하는 단계 이후, 상기 제2액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계가 더 수행될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 이온이 주입된 제1 비정질 실리콘으로 소스 영역 및 드레인 영역을 가지는 제1액티브층을 형성하고, 상기 소스 영역 및 드레인 영역 상에 금속 실리사이드층이 형성되도록 금속 촉매층을 형성하는 단계와, 상기 기판을 열처리하여 상기 제1액티브층을 결정화하는 단계와, 상기 제1액티브층이 결정화된 기판 상에 이온이 주입되지 않은 제2비정질 실리콘으로 채널 영역을 갖는 제2액티브층을 형성하는 단계와, 상기 기판을 열처리하여 상기 제2액티브층을 결정화하는 단계를 포함한다.
상기 금속 촉매층을 형성하는 단계에서 이용된 금속 촉매는 니켈(Ni), 카드뮴(Cd), 코발트(Co), 티타늄(Ti), 팔라듐(Pd) 및 텅스텐(W)중 선택된 어느 하나일 수 있다.
상기 제1,2액티브층의 열처리 단계는 상기 기판을 400~900℃에서 1분~20시간 동안 열처리하여 이루어질 수 있다.
상기 제2액티브층을 결정화하는 단계 이후, 상기 제2액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계가 더 수행될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 평판 표시 장치는 기판과, 상기 기판 위에 형성되며 소스 영역 및 드레인 영역을 갖는 제1액티브층과, 상기 제1액티브층 위에 형성되며, 상기 소스 영역 및 드레인 영역 사이에 채널 영역을 갖는 제2액티브층과, 상기 소스 영역 및 드레인 영역 상에 형성된 금속 실리사이드층과, 상기 제2액티브층의 채널 영역과 대응되는 영역에 형성된 게이트 전극과, 상기 소스 영역과 전기적으로 연결되는 소스 전극과, 상기 드레인 영역과 전기적으로 연결되는 드레인 전극으로 이루어진 트랜지스터를 포함한다.
상술한 바와 같이, 본 발명에 따른 평판 표시 장치용 트랜지스터의 제조 방법은 소스 영역 및 드레인 영역 상에 형성된 금속 실리사이드층에 의해 소스 영역 및 드레인 영역의 콘택 저항 및 면저항이 최소화된다.
또한, 본 발명에 따른 평판 표시 장치용 트랜지스터의 제조 방법은 별도의 도핑 공정없이 증착 공정으로 이온이 주입된 액티브층을 형성할 수 있어 공정이 단순화된다.
뿐만 아니라, 본 발명에 따른 평판 표시 장치용 트랜지스터의 제조 방법은 별도의 결정화공정없이 금속 실리사이드층에 의해 제1 및 제2액티브층이 결정화됨으로써 공정이 단순화된다.
상기 기술적 과제 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 11을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 트랜지스터(100)를 나타내는 단면도이다.
도 1을 참조하면, 본 발명에 따른 트랜지스터는 제1 및 제2액티브층(114,116)과, 게이트 전극(106)과, 소스 전극(108)과, 드레인 전극(110)과, 금속 실리사이드층(120)을 포함한다.
제1액티브층(114)은 버퍼층(118)을 사이에 두고 도전성 또는 절연성의 기판(101) 위에 소스 영역(114S)과 드레인 영역(114D)으로 구분되어 형성된다. 이 제1액티브층(114)은 N형 또는 P형 이온이 주입된 다결정 실리콘으로 형성될 수 있다. 여기서, 버퍼층(118)은 기판(101)의 불순물이 제1 및 제2액티브층(114,116)으로 유입되는 것을 방지한다.
제2액티브층(116)은 제1액티브층(114)을 덮도록 절연 기판(101) 위에 형성되며 소스 영역(114S)과 드레인 영역(114D) 사이에 위치하는 채널 영역(116C)을 포함한다. 이 제2액티브층(116)은 이온이 주입되지 않은 다결정 실리콘으로 형성될 수 있다. 물론, 상기 제1,2액티브층(114,116)은 비정질 실리콘, 마이크로 실리콘(비정질 실리콘과 다결정 실리콘 사이의 그레인 사이즈를 갖는 실리콘), 다결정 실리콘 및 그 등가물중 선택된 어느 하나로 형성될 수도 있다.
게이트 전극(106)은 제2액티브층(116)의 채널 영역(116C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다.
소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108)과, 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)과 제2액티브층(116)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다.
금속 실리사이드층(120)은 니켈(Ni), 카드뮴(Cd), 코발트(Co), 티타늄(Ti), 팔라듐(Pd) 또는 텅스텐(W)과 같은 금속 촉매가 상기 제1액티브층(114)의 실리콘과 결합함으로써 형성된다. 이러한 금속 실리사이드층(120)은 시드(Seed)로 작용하여 제1 및 제2액티브층(114,116)을 결정화시키는 역할을 한다. 또한, 금속 실리사이 드층(120)은 상대적으로 비저항이 낮으므로 상대적으로 비저항이 높은 소스/드레인 영역(114S,114D)의 면저항과 콘택 저항을 낮춰 주는 역할을 한다.
여기서, 상기 금속 실리사이드층(120)은 상호간 이격된 입자(particle) 구조 및 상호간 일체로 연결된 층(layer) 구조중 선택된 어느 하나의 구조로 형성될 수 있으나, 여기서 상기 금속 실리사이드층(120)의 구조를 한정하는 것은 아니다. 즉, 상기 금속 실리사이층(120)이 입자 구조이던지 층 구조이던지에 관계없이, 고온 상태에서 비정질 실리콘의 결정화는 적절하게 수행된다.
도 2는 본 발명에 따른 트랜지스터의 제1액티브층까지의 제조 공정을 설명하기 위한 단면도이다.
도 2를 참조하면, 도전성 또는 절연성 기판(101) 위에 버퍼층(118)이 형성되고, 그 위에 소스 영역(114S) 및 드레인 영역(114D)을 포함하는 제1액티브층(114)이 형성되고, 상기 제1액티브층(114) 위에 금속 실리사이드층(120)이 형성된다. 이에 대하여, 도 3a 내지 도 3d를 결부하여 구체적으로 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착됨으로써 버퍼층(118)이 형성된다. 이 버퍼층(118) 상에 N형 또는 P형 이온이 주입된 비정질 실리콘층(121)과 금속 촉매층(123)이 순차적으로 증착된다. 이때, 이온이 주입된 비정질 실리콘층(121)은 비정질 실리콘을 형성하기 위한 반응 가스에 N형 또는 P형 이온과 관련된 가스를 함께 사용하여 PECVD 또는 CVD 방법 등으로 형성된다. 금속 촉매층(123)으로서는 니켈(Ni), 카드뮴(Cd), 코발트(Co), 티타늄(Ti), 팔라듐(Pd), 텅스텐(W) 및 그 등가물중 선택된 어느 하나가 이용될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 한편, 증착 공정을 통해 금속 촉매층(123)과 이온이 주입된 비정질 실리콘층(121)의 실리콘이 반응함으로써 도 3b에 도시된 바와 같이 금속 촉매층(123)과 비정질 실리콘층(121)이 접하는 계면에 금속 실리사이드층(120)이 형성된다. 이 후, 금속 실리사이드층(120) 상에 잔존하는 금속 촉매층(123)은 도 3c에 도시된 바와 같이 스트립 공정 등을 통해 제거된다. 이에 따라, 금속 촉매층(123)과 인접한 비정질 실리콘층(121)의 오염이 방지된다. 그런 다음, 이온이 주입된 비정질 실리콘층(121)과 금속 실리사이드층(120)이 포토리소그래피 공정과 식각 공정으로 패터닝된다. 이에 따라, 도 3d에 도시된 바와 같이 서로 분리된 소스 영역(114S) 및 드레인 영역(114D)을 포함하는 제1액티브층(114)이 형성됨과 아울러 금속 실리사이드층(120)은 소스 영역(114S) 및 드레인 영역(114D)과 동일 패턴으로 그들 상에 형성된다. 한편, 금속 촉매층(123)은 금속 실리사이드층(120) 형성 후 제거하는 것을 예로 들어 설명하였지만 이외에도 비정질 실리콘층(121)과 금속 실리사이드층(120)의 패터닝 공정 즉, 도 3d 공정 이후에 제거하여도 괜찮다.
도 4는 본 발명에 따른 트랜지스터의 제2액티브층까지의 제조 공정을 설명하기 위한 단면도이다.
도 4를 참조하면, 제1액티브층(114)이 형성된 도전성 또는 절연성 기판(101) 위에 제2액티브층(116)이 형성되고, 제1 및 제2액티브층(114,116)이 결정화된다. 이에 대하여, 도 5a 내지 도 5c를 결부하여 상세히 설명하기로 한다.
도 5a에 도시된 바와 같이 제1액티브층(114)과 금속 실리사이드층(120)이 형성된 기판(101) 위에 이온이 주입되지 않은 비정질 실리콘이 전면 증착됨으로써 제2액티브층(116)이 형성된다. 여기서, 제1액티브층(114)의 소스 영역(114S)과 드레인 영역(114D) 사이에 위치하는 제2액티브층(116)은 채널 영역(116C)으로 이용된다. 이후, 도 5b에 도시된 바와 같이 제2액티브층(116)이 형성된 기판(101)은 약 400~900℃에서 약 1분~20시간 동안 열처리된다. 여기서, 열처리 온도가 약 400℃ 이하일 경우에는 결정화가 진행되지 않는 단점이 있고, 열처리 온도가 약 900℃ 이상일 경우에는 기판(101)이 손상될 수 있다. 또한, 열처리 시간이 약 1분 이하일 경우에는 결정화가 진행되지 않는 단점이 있고, 열처리 시간이 20시간 이상일 경우에는 제조 공정 시간이 너무 오래 걸리는 문제가 있다.
상기와 같은 열처리 공정을 통해 금속 실리사이드층(120)은 제1 및 제2액티브층(114,116)으로 확산된다. 또한, 상기와 같이 확산되는 금속 실리사이드층(120)에 의해 제1 및 제2액티브층(114,116)은 다결정 실리콘으로 결정화된다. 그런 다음, 제2액티브층(116)은 도 5c에 도시된 바와 같이 포토리소그래피 공정과 식각 공정에 의해 패터닝됨으로써 트랜지스터와 대응되는 영역에 잔존하게 되고 나머지 영역에서는 제거된다. 한편, 제2액티브층(116)은 열처리 공정 후 패터닝하는 것을 예로 들어 설명하였지만 이외에도 열처리 공정 전에, 즉 도 5b 공정 전에 패터닝될 수도 있다.
도 6을 참조하면, 제2액티브층(116)이 형성된 버퍼층(118) 상에 게이트 절연막(112)이 형성되고, 그 위에 게이트 전극(106)이 형성된다.
게이트 절연막(112)은 제2액티브층(116)이 형성된 버퍼층(118) 상에 SiO2 또는 SiNx 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(106)은 게이트 절연막(112) 상에 게이트 금속층을 형성한 후, 그 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
도 7을 참조하면, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 및 드레인 콘택홀(124S, 124D)이 형성된다.
층간 절연막(126)은 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 SiNx 또는 SiO2 등과 같은 무기 절연 물질이 전면 증착됨으로써 형성된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 층간 절연막(126), 게이트 절연막(112) 및 제2액티브층(116)을 관통하여 제1액티브층(114)의 소스 및 드레인 영역(114S, 114D)을 각각 노출시키는 소스 및 드레인 콘택홀(124S, 124D)이 형성된다.
도 8을 참조하면, 층간 절연막(126) 상에 소스 전극(108) 및 드레인 전극(110)이 형성된다.
소스 및 드레인 전극(108,110)은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
도 9는 본 발명에 따른 트랜지스터의 다른 제조 방법을 나타내는 순서도이다.
도 9에 도시된 트랜지스터의 제조 방법은 본 발명의 일실시예에 따른 트랜지스터의 제조 방법과 대비하여 열처리 공정이 다수회 이루어지는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
구체적으로, 도 3a 내지 도 3d에 도시된 바와 같이 기판(101) 위에 버퍼층(118), 제1액티브층(114), 금속 실리사이드층(120)이 순차적으로 형성된다.(S11,S12,S13) 그런 다음, 금속 실리사이드층(120)이 형성된 절연 기판(101)은 약 400~900℃에서 약 1분~20시간 동안 1차 열처리된다(S14). 이 1차 열처리 공정을 통해 금속 실리사이드층(120)은 제1액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)으로 확산된다. 확산된 금속 실리사이드층(120)에 의해 제1액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)은 다결정 실리콘으로 결정화된다.
그런 다음, 금속 실리사이드층(120)이 형성된 기판(101) 위에 도 5a에 도시된 바와 같이 제2액티브층(116)이 형성된다(S15). 이 후 제2액티브층(116)이 형성된 절연 기판(101)은 약 400~900℃에서 약 1분~20시간 동안 2차 열처리된다(S16). 이러한 2차 열처리 공정을 통해 금속 실리사이드층(120)은 제2액티브층(116)으로 확산된다. 확산된 금속 실리사이드층(120)에 의해 제2액티브층(116)은 다결정 실리콘으로 결정화된다.
그런 다음, 도 6 내지 도 8에 도시된 바와 같이 게이트 절연막(112), 게이트 전극(106), 층간 절연막(126), 소스 및 드레인 전극(108,110)이 순차적으로 형성된다(S17,S18,S19,S20).
한편, 본 발명에 따른 트랜지스터는 탑(Top) 게이트형 구조에 적용되는 것을 예로 들어 설명하였지만 이외에도 버텀(Bottom) 게이트형 구조에도 적용가능하다.
도 10을 참조하면, 본 발명에 따른 트랜지스터(100)가 적용될 수 있는 평판 표시 장치로서 능동 매트릭스 방식의 유기 전계 발광 표시 장치의 일례가 도시되어 있다.
도시된 바와 같이 유기 전계 발광 표시 장치(200)는 기판(101)에 화소부(210)와 이 화소부(210)를 구동하기 위한 스캔 구동부(220) 및 데이터 구동부(230)가 집적되어 형성될 수 있다.
여기서, 상기 기판(101)은 절연성의 유리, 플라스틱, 폴리머 또는 그 등가물이나, 도전성의 스테인레스 스틸 또는 그 등가물중 선택된 어느 하나일 수 있으며, 스캔 구동부(220) 및 데이터 구동부(230)는 상술한 바와 같은 본 발명의 박막 트랜지스터(100)를 포함하여 기판(101)에 함께 형성될 수 있다. 더불어, 상기 화소부(210)에는 다수의 화소(211)가 매트릭스 형태로 배열될 수 있다.
도 11을 참조하면, 본 발명에 따른 트랜지스터(100)가 적용될 수 있는 평판 표시 장치의 한 화소(211)가 등가 회로도로 도시되어 있다.
도시된 바와 같이 화소(211)는 구동할 화소를 선택하는 스캔라인(Sn), 제어된 양에 따라 화소에 전압을 인가하는 데이터 라인(Dm), 스캔 라인(Sn)의 신호에 따라 데이터의 흐름을 제어하는 스위칭 소자(T1), 전원을 공급하는 파워 라인(VDD,VSS), 데이터 라인(Dm)으로부터 인가되는 전압에 따라 이 전압과 파워 라인(VDD,VSS)에 의해 공급되는 전압차 만큼의 전하를 축적하는 저장 캐패시터(Cs), 저장 캐패시터(Cs)에 축적된 전하에 의한 전압을 입력받아 전류를 흘려주는 구동 소자(T2)로 구성된 화소 구동부(212)와, 상기 구동 소자(T2)에 흐르는 전류에 의해 발광하는 유기 발광 소자(OLED)로 이루어지며, 이 화소(211)는 실질적으로 스캔 라인(Sn)과 데이터 라인(Dm)에 의해 정의되는 영역이다.
또한, 상기 스위칭 소자(T1)와 구동 소자(T2)는 각각 1개의 PMOS 박막 트랜지스터로 구성되는데, 이러한 스위칭 소자(T1)와 구동 소자(T2)는 동작 특성에 따라 각각 PMOS 및/또는 NMOS 박막 트랜지스터로 될 수 있다.
물론, 상술한 스위칭 소자(T1) 및 구동 소자(T2)는 본 발명에 의해 제안된 트랜지스터(100)의 구조를 가지며, 이에 따라 제조 공정이 단순할 뿐만 아니라 콘 택 저항이 작게 된다. 따라서, 유기 전계 발광 표시 장치 또는 액정 표시 장치와 같은 평판 표시 장치(200)에 본 발명에 따른 트랜지스터(100)가 채택되면 전체적으로 공정이 단순해질 뿐만 아니라 각종 특성이 향상됨을 알 수 있다. 더불어, 도 11에서는 비록 2개의 소자 즉, 스위칭 소자와 구동 소자를 각각 도시하였으나, 상기 구동 소자의 이동도 및 문턱 전압 등을 보상하기 위해 몇개의 스위칭 소자 및 캐패시터가 더 구비될 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
상술한 바와 같이, 본 발명에 따른 평판 표시 장치용 트랜지스터의 제조 방법은 소스 영역 및 드레인 영역 상에 형성된 금속 실리사이드층에 의해 소스 영역 및 드레인 영역의 콘택 저항 및 면저항이 보상된다.
또한, 본 발명에 따른 평판 표시 장치용 트랜지스터의 제조 방법은 별도의 도핑 공정없이 증착 공정으로 이온이 주입된 액티브층을 형성할 수 있어 공정이 단순화된다.
뿐만 아니라, 본 발명에 따른 평판 표시 장치용 트랜지스터의 제조 방법은 별도의 결정화 공정없이 금속 실리사이드층에 의해 제1 및 제2액티브층이 결정화됨으로써 공정이 단순화된다.
Claims (21)
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- 기판을 마련하는 단계;상기 기판 상에 이온이 주입된 제1비정질 실리콘으로 소스 영역 및 드레인 영역을 갖는 제1액티브층을 형성하고, 상기 소스 영역 및 드레인 영역 상에 금속 실리사이드층이 형성되도록 금속 촉매층을 형성하는 단계;상기 금속 실리사이드층이 형성된 기판 상에 이온이 주입되지 않은 제2비정질 실리콘으로 채널 영역을 가지는 제2액티브층을 형성하는 단계; 및,상기 기판을 열처리하여 상기 제1액티브층 및 상기 2액티브층을 동시에 결정화하는 단계를 포함하고,상기 제1액티브층의 제1비정질 실리콘 및 제2액티브층의 제2비정질 실리콘은 400~900℃에서 1분~20시간 동안 함께 열처리됨으로써, 상기 금속 실리사이드층이 시드(seed)로 작용하여, 상기 제1액티브층의 제1비정질 실리콘 및 상기 제2액티브층의 제2비정질 실리콘이 동시에 다결정 실리콘으로 결정화되도록 함을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 제 10 항에 있어서, 상기 금속 실리사이드층의 형성 단계는 금속 촉매를 상호간 이격된 입자(particle) 구조 및 상호간 일체로 연결된 층(layer) 구조중 선택된 어느 하나의 구조로 상기 제1비정질 실리콘의 표면에 형성하여 이루어짐을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 제 10 항에 있어서, 상기 제1액티브층과 상기 금속 실리사이드층을 형성하는 단계는 상기 기판 상에 이온이 주입된 제1비정질 실리콘을 형성하는 단계;상기 제1비정질 실리콘과의 계면에 상기 금속 실리사이드층이 형성되도록 상기 제1비정질 실리콘 상에 금속 촉매층을 형성하는 단계;상기 제1비정질 실리콘과 상기 금속 실리사이드층을 패터닝하는 단계; 및,상기 금속 촉매층을 제거하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 제 10 항에 있어서, 상기 제1액티브층과 상기 금속 실리사이드층을 형성하는 단계는 상기 기판 상에 이온이 주입된 제1비정질 실리콘을 형성하는 단계;상기 제1비정질 실리콘과의 계면에 상기 금속 실리사이드층이 형성되도록 상기 제1비정질 실리콘 상에 금속 촉매층을 형성하는 단계;상기 금속 촉매층을 제거하는 단계; 및,상기 제1비정질 실리콘과 상기 금속 실리사이드층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 제 10 항 내지 제 13 항중 어느 한 항에 있어서, 상기 금속 촉매는 니켈(Ni), 카드뮴(Cd), 코발트(Co), 티타늄(Ti), 팔라듐(Pd) 및 텅스텐(W)중 선택된 어느 하나인 것을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 삭제
- 제 10 항에 있어서, 상기 제2액티브층을 결정화하는 단계 이후,상기 제2액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계; 및,상기 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계가 더 수행됨을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 기판을 마련하는 단계;상기 기판 상에 이온이 주입된 제1비정질 실리콘으로 소스 영역 및 드레인 영역을 가지는 제1액티브층을 형성하고, 상기 소스 영역 및 드레인 영역 상에 금속 실리사이드층이 형성되도록 금속 촉매층을 형성하는 단계;상기 기판을 열처리하여 상기 제1액티브층을 결정화하는 단계;상기 제1액티브층이 결정화된 기판 상에 이온이 주입되지 않은 제2비정질 실리콘으로 채널 영역을 갖는 제2액티브층을 형성하는 단계; 및,상기 기판을 열처리하여 상기 제2액티브층을 결정화하는 단계를 포함하고,상기 제1액티브층의 제1비정질 실리콘 및 제2액티브층의 제2비정질 실리콘은 400~900℃에서 1분~20시간 동안 각각 열처리됨으로써, 상기 금속 실리사이드층이 시드(seed)로 작용하여, 상기 제1액티브층의 제1비정질 실리콘 및 상기 제2액티브층의 제2비정질 실리콘이 각각 다결정 실리콘으로 결정화되도록 함을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 제 17 항에 있어서, 상기 금속 촉매층을 형성하는 단계에서 이용된 금속 촉매는 니켈(Ni), 카드뮴(Cd), 코발트(Co), 티타늄(Ti), 팔라듐(Pd) 및 텅스텐(W)중 선택된 어느 하나인 것을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 삭제
- 제 17 항에 있어서, 상기 제2액티브층을 결정화하는 단계 이후,상기 제2액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계; 및,상기 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계가 더 수행됨을 특징으로 하는 평판 표시 장치용 트랜지스터의 제조 방법.
- 삭제
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990075412A (ko) * | 1998-03-20 | 1999-10-15 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
| KR19990088504A (ko) * | 1998-05-26 | 1999-12-27 | 모리시타 요이찌 | 박막트랜지스터및그제조방법 |
-
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- 2006-12-05 KR KR1020060122387A patent/KR100839747B1/ko active IP Right Grant
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|---|---|---|---|---|
| KR19990075412A (ko) * | 1998-03-20 | 1999-10-15 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
| KR19990088504A (ko) * | 1998-05-26 | 1999-12-27 | 모리시타 요이찌 | 박막트랜지스터및그제조방법 |
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