JPWO2012172714A1 - 表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法 - Google Patents
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Abstract
表示装置に用いられる薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように支持基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された第1半導体層及び第2半導体層からなる半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にSOG(Spin on Glass)からなるエッチングストッパーを設けている。
Description
本発明は、有機EL(Electro Luminescence)表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法に関する。
近年、電流駆動型の有機EL素子を用いた有機EL表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機EL表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの1つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
アクティブマトリクス駆動型の有機EL表示装置に用いられる薄膜トランジスタとしては、少なくとも有機EL素子のオン/オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機EL素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜(非結晶質シリコン膜)が用いられていたが、非結晶質シリコン膜では、移動度が低いためにオン電流が低かった。そのため、近年では、薄膜トランジスタの駆動能力すなわちオン電流を確保するために、レーザビーム等による加熱処理を利用して非結晶質シリコン膜の結晶化を行う研究開発が進められている。
この結晶化されたシリコン膜を薄膜トランジスタに用いる場合、チャネル形成領域上にオーミックコンタクト層を形成した後、オーミックコンタクト層を加工する際に、チャネル形成領域へのダメージが残ってしまい、薄膜トランジスタの特性を劣化させてしまう問題があった。
そこで、オーミックコンタクト層を加工する際のチャネル形成領域へのダメージを減らす方法として、薄膜トランジスタに絶縁膜を形成する方法が提案されている(例えば、特許文献1参照)。
しかしながら、この従来の構成では、オーミックコンタクト層と結晶化したシリコン膜とが直接コンタクトしているために、結晶化したシリコン膜と、オーミックコンタクト層との間に電界が集中し、オフ電流が上昇してしまうという課題がある。
本発明は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にSOG(Spin on Glass)からなるエッチングストッパーを設けている。
また、本発明は、表示装置に用いられる薄膜トランジスタであって、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にSOGからなるエッチングストッパーを設けている。
また、本発明は、表示装置に用いられ、絶縁性の基板上に、ゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、絶縁性の基板上にゲート電極とゲート絶縁膜と半導体層とを順次形成し、その後半導体層のチャネル形成領域上にSOGからなるエッチングストッパーを形成した後、エッチングストッパーを覆うようにオーミックコンタクト層を形成するための膜とソース電極、ドレイン電極となる電極膜を順次形成し、その後エッチングにより加工することにより、オーミックコンタクト層とソース電極、ドレイン電極を形成する。
上記したように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを提供することができる。
(実施の形態)
以下、本発明の一実施の形態による薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について図面を参照しながら説明する。
以下、本発明の一実施の形態による薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について図面を参照しながら説明する。
まず、本発明の一実施の形態による表示装置について、有機EL表示装置を例にとって説明する。
図1は、本発明の一実施の形態による表示装置としての有機EL表示装置の一部切り欠き斜視図である。有機EL表示装置の概略構成を示している。図1に示すように、有機EL表示装置は、アクティブマトリクス基板1と、アクティブマトリクス基板1上にマトリクス状に複数配置された画素2と、画素2に接続され、アクティブマトリクス基板1上にアレイ状に複数配置された画素回路3と、画素2と画素回路3の上に順次積層された陽極としての電極4、有機EL層5及び陰極としての電極6からなるEL素子と、画素回路3のそれぞれを制御回路に接続するための複数本のソース配線7及びゲート配線8とを備えている。また、EL素子の有機EL層5は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
次に、画素2の回路構成の一例を、図2を用いて説明する。図2は、本発明の一実施の形態による表示装置の画素の回路構成図である。
図2に示すように、表示装置の画素2は、表示素子としての有機EL素子11と、有機EL素子11の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ12と、有機EL素子11のオン/オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ13と、コンデンサ14とを備えている。そして、スイッチングトランジスタ13のソース電極13Sは、ソース配線7に接続され、ゲート電極13Gは、ゲート配線8に接続され、ドレイン電極13Dは、コンデンサ14及び駆動トランジスタ12のゲート電極12Gに接続されている。また、駆動トランジスタ12のドレイン電極12Dは、電源配線9に接続され、ソース電極12Sは有機EL素子11のアノードに接続されている。
このような構成において、ゲート配線8にゲート信号を入力し、スイッチングトランジスタ13をオン状態にすると、ソース配線7を介して供給される映像信号に対応する信号電圧がコンデンサ14に書き込まれる。コンデンサ14に書き込まれた保持電圧は、1フレーム期間を通じて保持される。
そして、コンデンサ14に書き込まれた保持電圧により、駆動トランジスタ12のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機EL素子11のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機EL素子11が発光し、画像として表示される。すなわち、上記したように表示装置は、表示素子と表示素子の発光を制御する薄膜トランジスタとを備えている。
図3は、本発明の一実施の形態による有機EL表示装置の一つの画素において、有機EL素子と駆動トランジスタを構成するデバイス構造を示す断面図である。
図3に示すように、有機EL表示装置は、駆動トランジスタ12とスイッチングトランジスタ(図示せず)とが形成されるTFTアレイ基板である絶縁性の支持基板21上に、第1層間絶縁膜22と、第2層間絶縁膜23と、第1コンタクト部24と、第2コンタクト部25と、バンク26とを備えている。さらに、図1で説明したように、下部の陽極としての電極4と、有機EL層5と、上部の陰極としての電極6とを備えている。
ここで、駆動トランジスタ12を構成する薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタであり、支持基板21上に、ゲート電極31と、ゲート絶縁膜32と、半導体層33と、オーミックコンタクト層34と、ソース電極35S及びドレイン電極35Dとを順次積層して形成することにより構成されている。
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図4A〜図5Hを用いて説明する。
図4A、4Bは、本発明の一実施の形態による薄膜トランジスタ30の構成を示す断面図、及びソース電極、ドレイン電極側から見た平面図である。
図4A、4Bに示すように、薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタである。薄膜トランジスタ30は、基板としての支持基板21上に、ゲート電極31、ゲート絶縁膜32、第1半導体層33a、第2半導体層33b、エッチングストッパー36、オーミックコンタクト層34、ソース電極35S及びドレイン電極35Dをそれぞれ順に積層することにより構成されている。
ゲート電極31は、ガラス等の絶縁性基板からなる支持基板21上に、例えばモリブデン(Mo)からなる電極材料を帯状のパターンで形成することにより配置されている。ゲート電極31としては、製造過程で加熱の工程が存在する場合、熱で変質しにくい高融点金属材料により構成するのが望ましい。
ゲート電極31を覆うように支持基板21上に形成されるゲート絶縁膜32は、SiO2、SiNまたはSiONなどの絶縁性材料から選ばれる少なくとも一種の材料を用い、プラズマCVD(Chemical Vapor Deposition)法などの生膜方法により、75nm〜500nm程度の厚みとなるように、積層して生膜することにより形成される。
ソース電極35S、ドレイン電極35Dと、第1半導体層33a、第2半導体層33bからなる半導体層33は、ゲート電極31を覆うようにゲート絶縁膜32上に形成される。
すなわち、ゲート絶縁膜32上に積層して形成されている第1半導体層33aは、結晶シリコンを含んだ厚み30nm〜500nmの結晶質シリコン膜などにより形成される。第1半導体層33aは、半導体材料による積層した膜の一部を結晶化することにより形成してもよい。
第1半導体層33a上に積層して形成される第2半導体層33bは、オフ電流を抑える上で、第1半導体層33aに比較して移動度が低い非晶質シリコン膜であることが好ましいが、結晶質シリコンを含む膜でもよい。第2半導体層33bは、オーミックコンタクト層34と、第1半導体層33aとの間に形成することにより、ドレイン電極側の電界緩和を行うことができ、オフ電流を抑えることができる。
オーミックコンタクト層34は、半導体層33上に形成される。すなわち、オーミックコンタクト層34は、ソース電極35S、ドレイン電極35Dと、第1半導体層33a、第2半導体層33bからなる半導体層33とのコンタクトをオーミック接合で形成するためのもので、非晶質シリコン膜に不純物がドープされた材料により形成される。この不純物としては、例えばリン(P)等の第V族の金属や、第3族の金属が挙げられる。また、図4A、4Bに示す例においては、オーミックコンタクト層34は、ソース電極35Sとドレイン電極35D以外の部分は除去されているが、第1半導体層33a、第2半導体層33b、オーミックコンタクト層34は、ソース電極35S及びドレイン電極35Dの周辺部に、残存する部分が存在していても良い。
ソース電極35Sとドレイン電極35Dは、オーミックコンタクト層34上に、互いに離間した状態で、パターン形成することにより配置されている。このソース電極35S、ドレイン電極35Dは、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、タングステン(W)、アルミニウム(Al)、銅(Cu)などの金属を単層または2層以上に積層した膜により構成され、膜厚は50nm〜1000nm程度に形成される。ソース電極35S、ドレイン電極35Dの形成方法としては、例えばスパッタリング法が用いられる。
エッチングストッパー36は、半導体層33のチャネル形成領域上に、シルセスシオキセンなどのシロキサン構造を持つ感光性のSOGにより形成されている。エッチングストッパー36は、ソース電極35S及びドレイン電極35Dと、オーミックコンタクト層34とをエッチングにより所定のパターンに加工する際に、第2半導体層33bを突き抜けて、第1半導体層33aにダメージを与え、トランジスタ特性が変動するのを防止するために、チャネルを形成する領域を保護するように形成されている。なお、エッチングストッパー36の膜厚は、界面の固定電荷、及び膜中の固定電荷の関係から、300nm以上であることが望ましい。
薄膜トランジスタ30は、前述したように、表示装置に用いられ、絶縁性の支持基板21上に、ゲート電極31と、ゲート電極31を覆うように支持基板21上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成された半導体層33と、半導体層33上に形成されたオーミックコンタクト層34と、オーミックコンタクト層34上に互いに離間するように形成されたソース電極35S及びドレイン電極35Dとを備えている。
以下では、薄膜トランジスタの製造方法を、製造工程の一例を示す断面図を用いて説明する。図5A〜5Hは、本発明の薄膜トランジスタの製造方法において、製造工程の一例を示す断面図である。
まず、図5Aに示すように、基板としての支持基板21上にゲート電極31を形成する。ゲート電極31の膜の形成には、例えばスパッタリング法が用いられ、パターンの加工にはフォトレジストマスクを用いたウエットエッチング法、ドライエッチング法などが用いられる。
次に、図5Bに示すように、ゲート電極31を覆うように、ゲート絶縁膜32、第1半導体層33a及び第2半導体層33bからなる半導体層33を形成する。ゲート絶縁膜32、第1半導体層33a、第2半導体層33bの形成には、例えばCVD法が用いられる。
次に、図5Cに示すように、エッチングストッパー36を半導体層33のチャネル形成領域上に形成する。エッチングストッパー36は、半導体層33上にシルセスシオキセンなどのシロキサン構造を持つ感光性SOG材料を300nm以上の所望の厚さで塗布した後、半導体層33のチャネル形成領域のみに形成されるように、フォトリソグラフィーにより所定のパターン形状に加工する。
次に、図5Dに示すように、エッチングストッパー36、半導体層33を覆うようにオーミックコンタクト層34を形成するための膜37を生膜する。このオーミックコンタクト層34の膜37の生膜には、例えばプラズマCVD法が用いられる。さらに、図5Eに示すように、オーミックコンタクト層34の膜37上には、ソース電極35Sと、ドレイン電極35Dとなる電極膜38が形成される。この電極膜38の形成には、例えばスパッタリング法が用いられる。
そして、図5Fに示すように、電極膜38上にレジストマスク39を形成した後、図5Gに示すように、エッチング法により電極膜38を加工することにより、ソース電極35S、ドレイン電極35Dを形成する。
さらに、図5Hに示すように、オーミックコンタクト層34の膜37と、半導体層33をドライエッチング法により加工を行う。このとき、半導体層33のチャネルを形成する領域には、エッチングストッパー36が形成されていることにより、半導体層33にダメージが加わるのを抑制することができる。また、エッチングストッパー36とレジストマスク39を用いて加工することにより、半導体層33の加工とオーミックコンタクト層34の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
オーミックコンタクト層34と、半導体層33を加工した後、図5Hに示すように、レジストマスク39のみを除去することにより、図4A、4Bに示す構成の薄膜トランジスタが得られる。
以上説明したように、本発明においては、薄膜トランジスタ30は、絶縁性の支持基板21上に形成されたゲート電極31と、ゲート電極31を覆うように支持基板21上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成された第1半導体層33a及び第2半導体層33bからなる半導体層33と、半導体層33上に形成されたオーミックコンタクト層34と、オーミックコンタクト層34上に互いに離間するように形成されたソース電極35S及びドレイン電極35Dとを備え、かつ半導体層33のチャネル形成領域上にSOGからなるエッチングストッパー36を設けている。したがって、エッチングストッパー36により、ソース電極35S及びドレイン電極35Dと、オーミックコンタクト層34とをエッチングにより所定のパターンに加工する際に、第2半導体層33bを突き抜けて、第1半導体層33aにダメージを与え、トランジスタ特性が変動するのを防止することができる。しかも、エッチングストッパー36とレジストマスク39を用いて加工することにより、半導体層33の加工とオーミックコンタクト層34の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
以上のように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを備えた表示装置を得る上で有用な発明である。
21 支持基板
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 半導体層
33a 第1半導体層
33b 第2半導体層
34 オーミックコンタクト層
35S ソース電極
35D ドレイン電極
36 エッチングストッパー
37 オーミックコンタクト層の膜
38 電極膜
39 レジストマスク
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 半導体層
33a 第1半導体層
33b 第2半導体層
34 オーミックコンタクト層
35S ソース電極
35D ドレイン電極
36 エッチングストッパー
37 オーミックコンタクト層の膜
38 電極膜
39 レジストマスク
本発明は、有機EL(Electro Luminescence)表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法に関する。
近年、電流駆動型の有機EL素子を用いた有機EL表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機EL表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの1つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
アクティブマトリクス駆動型の有機EL表示装置に用いられる薄膜トランジスタとしては、少なくとも有機EL素子のオン/オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機EL素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜(非結晶質シリコン膜)が用いられていたが、非結晶質シリコン膜では、移動度が低いためにオン電流が低かった。そのため、近年では、薄膜トランジスタの駆動能力すなわちオン電流を確保するために、レーザビーム等による加熱処理を利用して非結晶質シリコン膜の結晶化を行う研究開発が進められている。
この結晶化されたシリコン膜を薄膜トランジスタに用いる場合、チャネル形成領域上にオーミックコンタクト層を形成した後、オーミックコンタクト層を加工する際に、チャネル形成領域へのダメージが残ってしまい、薄膜トランジスタの特性を劣化させてしまう問題があった。
そこで、オーミックコンタクト層を加工する際のチャネル形成領域へのダメージを減らす方法として、薄膜トランジスタに絶縁膜を形成する方法が提案されている(例えば、特許文献1参照)。
しかしながら、この従来の構成では、オーミックコンタクト層と結晶化したシリコン膜とが直接コンタクトしているために、結晶化したシリコン膜と、オーミックコンタクト層との間に電界が集中し、オフ電流が上昇してしまうという課題がある。
本発明は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備える表示装置であって、薄膜トランジスタは、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にSOG(Spin on Glass)からなるエッチングストッパーを設けている。
また、本発明は、表示装置に用いられる薄膜トランジスタであって、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備え、かつ半導体層のチャネル形成領域上にSOGからなるエッチングストッパーを設けている。
また、本発明は、表示装置に用いられ、絶縁性の基板上に、ゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたオーミックコンタクト層と、オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、絶縁性の基板上にゲート電極とゲート絶縁膜と半導体層とを順次形成し、その後半導体層のチャネル形成領域上にSOGからなるエッチングストッパーを形成した後、エッチングストッパーを覆うようにオーミックコンタクト層を形成するための膜とソース電極、ドレイン電極となる電極膜を順次形成し、その後エッチングにより加工することにより、オーミックコンタクト層とソース電極、ドレイン電極を形成する。
上記したように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを提供することができる。
(実施の形態)
以下、本発明の一実施の形態による薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について図面を参照しながら説明する。
以下、本発明の一実施の形態による薄膜トランジスタ(以下、「TFT(Thin Film Transistor)」とも略記する)及びその製造方法について図面を参照しながら説明する。
まず、本発明の一実施の形態による表示装置について、有機EL表示装置を例にとって説明する。
図1は、本発明の一実施の形態による表示装置としての有機EL表示装置の一部切り欠き斜視図である。有機EL表示装置の概略構成を示している。図1に示すように、有機EL表示装置は、アクティブマトリクス基板1と、アクティブマトリクス基板1上にマトリクス状に複数配置された画素2と、画素2に接続され、アクティブマトリクス基板1上にアレイ状に複数配置された画素回路3と、画素2と画素回路3の上に順次積層された陽極としての電極4、有機EL層5及び陰極としての電極6からなるEL素子と、画素回路3のそれぞれを制御回路に接続するための複数本のソース配線7及びゲート配線8とを備えている。また、EL素子の有機EL層5は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
次に、画素2の回路構成の一例を、図2を用いて説明する。図2は、本発明の一実施の形態による表示装置の画素の回路構成図である。
図2に示すように、表示装置の画素2は、表示素子としての有機EL素子11と、有機EL素子11の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ12と、有機EL素子11のオン/オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ13と、コンデンサ14とを備えている。そして、スイッチングトランジスタ13のソース電極13Sは、ソース配線7に接続され、ゲート電極13Gは、ゲート配線8に接続され、ドレイン電極13Dは、コンデンサ14及び駆動トランジスタ12のゲート電極12Gに接続されている。また、駆動トランジスタ12のドレイン電極12Dは、電源配線9に接続され、ソース電極12Sは有機EL素子11のアノードに接続されている。
このような構成において、ゲート配線8にゲート信号を入力し、スイッチングトランジスタ13をオン状態にすると、ソース配線7を介して供給される映像信号に対応する信号電圧がコンデンサ14に書き込まれる。コンデンサ14に書き込まれた保持電圧は、1フレーム期間を通じて保持される。
そして、コンデンサ14に書き込まれた保持電圧により、駆動トランジスタ12のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機EL素子11のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機EL素子11が発光し、画像として表示される。すなわち、上記したように表示装置は、表示素子と表示素子の発光を制御する薄膜トランジスタとを備えている。
図3は、本発明の一実施の形態による有機EL表示装置の一つの画素において、有機EL素子と駆動トランジスタを構成するデバイス構造を示す断面図である。
図3に示すように、有機EL表示装置は、駆動トランジスタ12とスイッチングトランジスタ(図示せず)とが形成されるTFTアレイ基板である絶縁性の支持基板21上に、第1層間絶縁膜22と、第2層間絶縁膜23と、第1コンタクト部24と、第2コンタクト部25と、バンク26とを備えている。さらに、図1で説明したように、下部の陽極としての電極4と、有機EL層5と、上部の陰極としての電極6とを備えている。
ここで、駆動トランジスタ12を構成する薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタであり、支持基板21上に、ゲート電極31と、ゲート絶縁膜32と、半導体層33と、オーミックコンタクト層34と、ソース電極35S及びドレイン電極35Dとを順次積層して形成することにより構成されている。
次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図4A〜図5Hを用いて説明する。
図4A、4Bは、本発明の一実施の形態による薄膜トランジスタ30の構成を示す断面図、及びソース電極、ドレイン電極側から見た平面図である。
図4A、4Bに示すように、薄膜トランジスタ30は、ボトムゲート型のn型の薄膜トランジスタである。薄膜トランジスタ30は、基板としての支持基板21上に、ゲート電極31、ゲート絶縁膜32、第1半導体層33a、第2半導体層33b、エッチングストッパー36、オーミックコンタクト層34、ソース電極35S及びドレイン電極35Dをそれぞれ順に積層することにより構成されている。
ゲート電極31は、ガラス等の絶縁性基板からなる支持基板21上に、例えばモリブデン(Mo)からなる電極材料を帯状のパターンで形成することにより配置されている。ゲート電極31としては、製造過程で加熱の工程が存在する場合、熱で変質しにくい高融点金属材料により構成するのが望ましい。
ゲート電極31を覆うように支持基板21上に形成されるゲート絶縁膜32は、SiO2、SiNまたはSiONなどの絶縁性材料から選ばれる少なくとも一種の材料を用い、プラズマCVD(Chemical Vapor Deposition)法などの成膜方法により、75nm〜500nm程度の厚みとなるように、積層して成膜することにより形成される。
ソース電極35S、ドレイン電極35Dと、第1半導体層33a、第2半導体層33bからなる半導体層33は、ゲート電極31を覆うようにゲート絶縁膜32上に形成される。
すなわち、ゲート絶縁膜32上に積層して形成されている第1半導体層33aは、結晶シリコンを含んだ厚み30nm〜500nmの結晶質シリコン膜などにより形成される。第1半導体層33aは、半導体材料による積層した膜の一部を結晶化することにより形成してもよい。
第1半導体層33a上に積層して形成される第2半導体層33bは、オフ電流を抑える上で、第1半導体層33aに比較して移動度が低い非晶質シリコン膜であることが好ましいが、結晶質シリコンを含む膜でもよい。第2半導体層33bは、オーミックコンタクト層34と、第1半導体層33aとの間に形成することにより、ドレイン電極側の電界緩和を行うことができ、オフ電流を抑えることができる。
オーミックコンタクト層34は、半導体層33上に形成される。すなわち、オーミックコンタクト層34は、ソース電極35S、ドレイン電極35Dと、第1半導体層33a、第2半導体層33bからなる半導体層33とのコンタクトをオーミック接合で形成するためのもので、非晶質シリコン膜に不純物がドープされた材料により形成される。この不純物としては、例えばリン(P)等の第V族の金属や、第3族の金属が挙げられる。また、図4A、4Bに示す例においては、オーミックコンタクト層34は、ソース電極35Sとドレイン電極35D以外の部分は除去されているが、第1半導体層33a、第2半導体層33b、オーミックコンタクト層34は、ソース電極35S及びドレイン電極35Dの周辺部に、残存する部分が存在していても良い。
ソース電極35Sとドレイン電極35Dは、オーミックコンタクト層34上に、互いに離間した状態で、パターン形成することにより配置されている。このソース電極35S、ドレイン電極35Dは、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、タングステン(W)、アルミニウム(Al)、銅(Cu)などの金属を単層または2層以上に積層した膜により構成され、膜厚は50nm〜1000nm程度に形成される。ソース電極35S、ドレイン電極35Dの形成方法としては、例えばスパッタリング法が用いられる。
エッチングストッパー36は、半導体層33のチャネル形成領域上に、シルセスキオキサンなどのシロキサン構造を持つ感光性のSOGにより形成されている。エッチングストッパー36は、ソース電極35S及びドレイン電極35Dと、オーミックコンタクト層34とをエッチングにより所定のパターンに加工する際に、第2半導体層33bを突き抜けて、第1半導体層33aにダメージを与え、トランジスタ特性が変動するのを防止するために、チャネルを形成する領域を保護するように形成されている。なお、エッチングストッパー36の膜厚は、界面の固定電荷、及び膜中の固定電荷の関係から、300nm以上であることが望ましい。
薄膜トランジスタ30は、前述したように、表示装置に用いられ、絶縁性の支持基板21上に、ゲート電極31と、ゲート電極31を覆うように支持基板21上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成された半導体層33と、半導体層33上に形成されたオーミックコンタクト層34と、オーミックコンタクト層34上に互いに離間するように形成されたソース電極35S及びドレイン電極35Dとを備えている。
以下では、薄膜トランジスタの製造方法を、製造工程の一例を示す断面図を用いて説明する。図5A〜5Hは、本発明の薄膜トランジスタの製造方法において、製造工程の一例を示す断面図である。
まず、図5Aに示すように、基板としての支持基板21上にゲート電極31が形成される。ゲート電極31の膜の形成には、例えばスパッタリング法が用いられ、パターンの加工にはフォトレジストマスクを用いたウエットエッチング法、ドライエッチング法などが用いられる。
次に、図5Bに示すように、ゲート電極31を覆うように、ゲート絶縁膜32、第1半導体層33a及び第2半導体層33bからなる半導体層33が形成される。ゲート絶縁膜32、第1半導体層33a、第2半導体層33bの形成には、例えばCVD法が用いられる。
次に、図5Cに示すように、エッチングストッパー36が半導体層33のチャネル形成領域上に形成される。エッチングストッパー36は、半導体層33上にシルセスシオキセンなどのシロキサン構造を持つ感光性SOG材料を300nm以上の所望の厚さで塗布した後、半導体層33のチャネル形成領域のみに形成されるように、フォトリソグラフィーにより所定のパターン形状に加工する。
次に、図5Dに示すように、エッチングストッパー36、半導体層33を覆うようにオーミックコンタクト層34を形成するための膜37を成膜する。このオーミックコンタクト層34の膜37の成膜には、例えばプラズマCVD法が用いられる。さらに、図5Eに示すように、オーミックコンタクト層34の膜37上には、ソース電極35Sと、ドレイン電極35Dとなる電極膜38が形成される。この電極膜38の形成には、例えばスパッタリング法が用いられる。
そして、図5Fに示すように、電極膜38上にレジストマスク39を形成した後、図5Gに示すように、エッチング法により電極膜38を加工することにより、ソース電極35S、ドレイン電極35Dを形成する。
さらに、図5Hに示すように、オーミックコンタクト層34の膜37と、半導体層33がドライエッチング法により加工される。このとき、半導体層33のチャネルを形成する領域には、エッチングストッパー36が形成されていることにより、半導体層33にダメージが加わるのを抑制することができる。また、エッチングストッパー36とレジストマスク39を用いて加工することにより、半導体層33の加工とオーミックコンタクト層34の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
オーミックコンタクト層34と、半導体層33を加工した後、図5Hに示すように、レジストマスク39のみが除去されることにより、図4A、4Bに示す構成の薄膜トランジスタが得られる。
以上説明したように、本発明においては、薄膜トランジスタ30は、絶縁性の支持基板21上に形成されたゲート電極31と、ゲート電極31を覆うように支持基板21上に形成されたゲート絶縁膜32と、ゲート絶縁膜32上に形成された第1半導体層33a及び第2半導体層33bからなる半導体層33と、半導体層33上に形成されたオーミックコンタクト層34と、オーミックコンタクト層34上に互いに離間するように形成されたソース電極35S及びドレイン電極35Dとを備え、かつ半導体層33のチャネル形成領域上にSOGからなるエッチングストッパー36を設けている。したがって、エッチングストッパー36により、ソース電極35S及びドレイン電極35Dと、オーミックコンタクト層34とをエッチングにより所定のパターンに加工する際に、第2半導体層33bを突き抜けて、第1半導体層33aにダメージを与え、トランジスタ特性が変動するのを防止することができる。しかも、エッチングストッパー36とレジストマスク39を用いて加工することにより、半導体層33の加工とオーミックコンタクト層34の加工を一度に行うことができ、薄膜トランジスタの製造工程を削減することができる。
以上のように本発明によれば、工程の大幅な増加を招くことなく特性の安定した薄膜トランジスタを備えた表示装置を得る上で有用な発明である。
21 支持基板
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 半導体層
33a 第1半導体層
33b 第2半導体層
34 オーミックコンタクト層
35S ソース電極
35D ドレイン電極
36 エッチングストッパー
37 オーミックコンタクト層の膜
38 電極膜
39 レジストマスク
30 薄膜トランジスタ
31 ゲート電極
32 ゲート絶縁膜
33 半導体層
33a 第1半導体層
33b 第2半導体層
34 オーミックコンタクト層
35S ソース電極
35D ドレイン電極
36 エッチングストッパー
37 オーミックコンタクト層の膜
38 電極膜
39 レジストマスク
Claims (8)
- 表示素子と前記表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、
前記薄膜トランジスタは、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
かつ前記半導体層のチャネル形成領域上にSOG(Spin on Glass)からなるエッチングストッパーを設けている表示装置。 - 前記エッチングストッパーは、シロキサン構造を持つSOGである請求項1に記載の表示装置。
- 前記エッチングストッパーは、膜厚が300nmかそれよりも大きい値である請求項1に記載の表示装置。
- 表示装置に用いられる薄膜トランジスタであって、
絶縁性の基板上に形成されたゲート電極と、
前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極と
を備え、
かつ前記半導体層のチャネル形成領域上にSOG(Spin on Glass)からなるエッチングストッパーを設けている薄膜トランジスタ。 - 前記エッチングストッパーは、シロキサン構造を持つSOGである請求項4に記載の薄膜トランジスタ。
- 前記エッチングストッパーは、膜厚が300nmかそれよりも大きい値である請求項4に記載の薄膜トランジスタ。
- 表示装置に用いられ、絶縁性の基板上に、ゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に互いに離間するように形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、
前記絶縁性の基板上にゲート電極とゲート絶縁膜と半導体層とを順次形成し、
その後半導体層のチャネル形成領域上にSOG(Spin on Glass)からなるエッチングストッパーを形成した後、
前記エッチングストッパーを覆うようにオーミックコンタクト層を形成するための膜とソース電極と、ドレイン電極となる電極膜を順次形成し、
その後エッチングにより加工することにより、オーミックコンタクト層とソース電極、ドレイン電極を形成する薄膜トランジスタの製造方法。 - 前記エッチングストッパーは、シロキサン構造を持つSOGである請求項7に記載の薄膜トランジスタの製造方法。
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WO2004070823A1 (ja) * | 2003-02-05 | 2004-08-19 | Semiconductor Energy Laboratory Co., Ltd. | 表示装置の作製方法 |
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---|---|---|---|---|
JPH05216070A (ja) * | 1991-12-09 | 1993-08-27 | Toshiba Corp | 多層導体層構造デバイス |
JPH06148658A (ja) * | 1992-11-02 | 1994-05-27 | Sharp Corp | 配線構造 |
JPH0997836A (ja) * | 1995-09-29 | 1997-04-08 | Sony Corp | コンタクトホールの形成方法 |
WO2004070823A1 (ja) * | 2003-02-05 | 2004-08-19 | Semiconductor Energy Laboratory Co., Ltd. | 表示装置の作製方法 |
JP2008124392A (ja) * | 2006-11-15 | 2008-05-29 | Sharp Corp | 半導体装置、その製造方法及び表示装置 |
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