JP5687448B2 - 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法に関する。
従来、ＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）の開発が盛んに行われており、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子又はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）素子を用いた表示装置が知られている。
近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域（以下、チャネル層と記載）となる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が知られている。
アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
また、従来、このような薄膜トランジスタのチャネル層として、例えばアモルファスシリコン膜（非結晶質シリコン膜）が用いられていたが、非結晶質シリコン膜では、移動度が低いためにオン電流が低かった。そのため、近年では、薄膜トランジスタの駆動能力すなわちオン電流を確保するために、レーザビーム等による加熱処理を利用して非結晶質シリコン膜の結晶化を行う研究・開発が進められている。
しかし、上記のように結晶化されたシリコン膜を薄膜トランジスタに用いる場合、チャネル層上にオーミックコンタクト層を形成後、オーミックコンタクト層を加工する際に、チャネル層へのダメージが残ってしまい、薄膜トランジスタの特性を劣化させてしまう問題があった。
そのため、オーミックコンタクト層を加工する際のチャネル層へのダメージを減らす方法として、薄膜トランジスタに絶縁膜をエッチングストッパー膜として形成する方法が提案されている（例えば、下記特許文献１参照）。この特許文献１では、チャネル層である結晶化されたシリコン膜上に絶縁膜を保護膜として形成する薄膜トランジスタが開示されている。
しかしながら、上記特許文献１に記載の薄膜トランジスタでは、以下のように薄膜トランジスタの特性が劣化してしまうという課題がある。すなわち、この薄膜トランジスタでは、オーミックコンタクト層と結晶化したシリコン膜とが直接コンタクトしているために、結晶化したシリコン膜と、オーミックコンタクト層との間に電界が集中し、オフ電流が上昇してしまうという課題がある。
本発明は、上記課題を解決するものであり、オン電流を確保しつつ、オフ電流を低減することができる薄膜トランジスタ及び表示装置並びに薄膜トランジスタの製造方法を提供することを目的とする。
上記課題を解決するために、本発明に係る薄膜トランジスタの一態様は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極を覆うように、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向するように形成された第１半導体層と、前記第１半導体層上に形成され、第１の厚みと前記第１の厚みよりも厚い第２の厚みとを有する第２半導体層と、前記第２半導体層上に形成されたオーミックコンタクト層と、前記オーミックコンタクト層上に形成され、互いに離間するソース電極及びドレイン電極とを備える。
本発明によれば、オン電流を確保しつつ、オフ電流を低減することができる薄膜トランジスタ及び表示装置並びに薄膜トランジスタの製造方法を提供することができる。
以下、本発明の実施の形態に係る薄膜トランジスタ及びその製造方法並びに表示装置について図面を参照しながら説明する。なお、各図は、説明のための模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密ではない。
（実施の形態１）
まず、本発明の実施の形態１に係る薄膜トランジスタについて、図１を用いて説明する。図１は、本発明の実施の形態１における薄膜トランジスタの構成を示す断面図である。
まず、本発明の実施の形態１に係る薄膜トランジスタについて、図１を用いて説明する。図１は、本発明の実施の形態１における薄膜トランジスタの構成を示す断面図である。
図１に示す薄膜トランジスタ１は、ボトムゲート型のｎ型の薄膜トランジスタである。この薄膜トランジスタ１は、支持基板１０と、支持基板１０上に形成されたゲート電極１１と、ゲート電極１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成された第１半導体層１３及び第２半導体層１４と、第２半導体層１４上に分離形成された一対のオーミックコンタクト層１６ａ及び１６ｂと、一対のオーミックコンタクト層１６ａ及び１６ｂ上に形成されたソース電極１７Ｓ及びドレイン電極１７Ｄとを備える。
また、この薄膜トランジスタ１は、ソース電極１７Ｓ及びドレイン電極１７Ｄと、オーミックコンタクト層１６ａ及び１６ｂと、第２半導体層１４の一部とを分断する離間部１９を有している。ここで、離間部１９は、４〜２０μｍ程度の幅を有するように形成される。
支持基板１０は、例えば、石英ガラス等のガラス材料によって構成されるガラス基板からなる絶縁性基板である。なお、図示しないが、支持基板１０の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜（ＳｉＮ）等の絶縁膜からなるアンダーコート膜を形成してもよい。
ゲート電極１１は、例えばモリブデン（Ｍｏ）からなり、帯状にパターン形成された電極である。ゲート電極１１としては、モリブデン（Ｍｏ）以外の金属であってもよく、例えば、モリブデンタングステン（ＭｏＷ）等によって構成してもよい。なお、ゲート電極１１の材料としては、薄膜トランジスタ１の製造過程で加熱の工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。
ゲート絶縁膜１２は、支持基板１０上に、ゲート電極１１を覆うようにして形成される。ゲート絶縁膜１２の材料としては、例えば二酸化シリコン（ＳｉＯ2）を用いることができる。その他、ゲート絶縁膜１２の材料としては、窒化シリコン（ＳｉＮ）、シリコン酸窒化（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。また、ゲート絶縁膜１２は、例えばプラズマＣＶＤ法を用いて成膜されており、その膜厚は７５〜５００ｎｍ程度である。
なお、ゲート絶縁膜１２としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜１２として二酸化シリコンを用いることにより、チャネル層（特に、第１半導体層１３）との界面状態を良好なものにすることができ、薄膜トランジスタ１における良好な閾値電圧特性を維持することができる。
第１半導体層１３は、ゲート電極１１上方において、ゲート絶縁膜１２上に島状にパターン形成される。すなわち、第１半導体層１３は、ゲート絶縁膜１２を介してゲート電極１１と対向するように形成される。第１半導体層１３は、結晶質シリコン膜によって構成することができ、これにより、薄膜トランジスタ１のオン電流を高くすることができる。また、第１半導体層１３の膜厚は、２０ｎｍ〜３０ｎｍ程度である。
第１半導体層１３としては、結晶シリコンを含んだ結晶質シリコン膜を用いることができる。
なお、結晶質シリコン膜は、結晶シリコンに限らず、微結晶シリコンまたは非晶質シリコンによって構成してもよい。また、第１半導体層１３としては、非晶質構造と結晶質構造との混晶で構成されているとしても構わない。そして、この結晶質シリコン膜は、非晶質シリコン（アモルファスシリコン）をアニールする等の加熱処理で結晶化することにより形成することができる。微結晶シリコンによって結晶質シリコン膜が構成されている場合、その結晶粒径は１μｍ以下となっている。
第２半導体層１４は、第１半導体層１３とオーミックコンタクト層１６ａ及び１６ｂとの間に形成されている。具体的には、図１に示すように、第２半導体層１４は、第１半導体層１３と、オーミックコンタクト層１６ａ及び１６ｂと界面を有するように形成されている。つまり、第２半導体層１４は、第１半導体層１３上に、間になにも介さず直接に積層されており、オーミックコンタクト層１６ａ及び１６ｂは、第２半導体層１４上に間になにも介さず直接に積層されている。
また、第２半導体層１４は、第１半導体層１３よりもキャリアの移動度が低い。つまり、第２半導体層１４は、例えば、非晶質シリコン（アモルファスシリコン）等の非晶質半導体膜によって構成され、例えば、プラズマＣＶＤ法を用いた成膜方法により形成される。なお、第２半導体層１４は、電界を緩和する機能を有し、オフ電流を低減する。
また、第２半導体層１４は、図１に示すように、端部の厚みとして第１の厚みｔ１と中央部の厚みとして第２の厚みｔ２とを有するよう凸形状に形成される。ここで、図１に示すように、第２の厚みｔ２は、第１の厚みｔ１と比較して大きい。そして、第２半導体層１４において、第２の厚みｔ２を有する部分の一部には、薄膜トランジスタ１の製造過程において、エッチングされるため、離間部１９が形成されている。
なお、第１の厚みｔ１と第２の厚みｔ２との差は５０ｎｍ以上３００ｎｍ以下であることが望ましい。なぜなら、この厚みの差とすることで、オーミックコンタクト層１６ａ及び１６ｂが加工される時にエッチングされてもトランジスタ特性への影響が発生しないからである。それに対して、仮に、この厚みの差（ｔ２−ｔ１）を５０ｎｍ以下とした場合、オーミックコンタクト層１６ａ及び１６ｂにエッチングされる時にエッチングのバラツキにより第２半導体層１４をエッチングするだけでなく、第１半導体層１３までエッチングしてしまう場合がある。また、仮に、この厚みの差（ｔ２−ｔ１）を３００ｎｍ以上とした場合、第２半導体層１４が第１の厚みｔ１と第２の厚みｔ２とを持つように加工するときの加工バラツキが大きくなり、トランジスタ特性のばらつきが大きくなってしまう。
オーミックコンタクト層１６ａ及び１６ｂは、第２半導体層１４上に形成される。具体的には、オーミックコンタクト層１６ａ及び１６ｂは、第２半導体層１４、並びに、ソース電極１７Ｓ及びドレイン電極１７Ｄの間に形成される。なお、これらオーミックコンタクト層１６ａ及び１６ｂは、ソース電極１７Ｓ及びドレイン電極１７Ｄ、並びに、第２半導体層１４のコンタクトをオーミック接合で形成するために用いられる。
オーミックコンタクト層１６ａ及び１６ｂは、不純物がドープされた非晶質シリコン膜（アモルファスシリコン膜）により形成され、例えば、プラズマＣＶＤ法を用いた成膜方法により１０〜１００ｎｍ程度の膜厚で形成される。オーミックコンタクト層１６ａ及び１６ｂは、ｎ型不純物としては例えばリン（Ｐ）等のＶ族の元素をドープされて形成され、ｐ型不純物としては例えばほう素（Ｂ）等のIII族の元素がドープされて形成される。
なお、オーミックコンタクト層１６ａ及び１６ｂの一部は、第２半導体層１４と同様に、薄膜トランジスタ１の製造過程において、エッチングされるため、離間部１９が形成されている。
ソース電極１７Ｓ及びドレイン電極１７Ｄはそれぞれ、対応するオーミックコンタクト層１６ａ及び１６ｂ上に、互いに離間する（離間部１９を有する）ようにして、パターン形成されている。また、ソース電極１７Ｓ及びドレイン電極１７Ｄは、オーミックコンタクト層１６ａ及び１６ｂとオーミック接合されており、オーミックコンタクト層１６ａ及び１６ｂと接するようにして形成されている。
ソース電極１７Ｓ及びドレイン電極１７Ｄはそれぞれ、導電性材料及び合金等の単層構造又は多層構造であり、例えば、チタン（Ｔｉ）タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属からなる単層または２つ以上の材料からなる積層膜が膜厚５０〜１０００ｎｍ程度となるように形成される。ソース電極１７Ｓ及びドレイン電極１７Ｄの形成方法としては、例えばスパッタリング法が用いられる。ソース電極１７Ｓ及びドレイン電極１７Ｄは、例えば、Ｍｏ／Ａｌ／Ｍｏからなる３層金属層を５０ｎｍ／３００ｎｍ／５０ｎｍの膜厚で成膜されてなる。
以上のように、薄膜トランジスタ１は、構成される。
次に、以上のように構成される薄膜トランジスタ１の電気的特性について、図２を用いて説明する。図２は、本発明の実施の形態１に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｇ）特性を示す図である。なお、図２において、「Ａ」は、実施の形態１に係る薄膜トランジスタ１の特性を示しており、「Ｃ」は、従来の薄膜トランジスタの特性を示している。従来の薄膜トランジスタとは、上述したように、絶縁膜がエッチングストッパー膜として形成されたものであり、第２半導体層１４に相当する構成を有さないものである。また、「Ｂ」は、後述する実施の形態２に係る薄膜トランジスタ２の特性を示している。また、図２において、横軸は、ゲート電極におけるゲート電圧の電圧値Ｖｇ［Ｖ］を示し、縦軸は、ドレイン電流の電流値Ｉｄ［Ａ］を示している。
次に、以上のように構成される薄膜トランジスタ１の電気的特性について、図２を用いて説明する。図２は、本発明の実施の形態１に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｇ）特性を示す図である。なお、図２において、「Ａ」は、実施の形態１に係る薄膜トランジスタ１の特性を示しており、「Ｃ」は、従来の薄膜トランジスタの特性を示している。従来の薄膜トランジスタとは、上述したように、絶縁膜がエッチングストッパー膜として形成されたものであり、第２半導体層１４に相当する構成を有さないものである。また、「Ｂ」は、後述する実施の形態２に係る薄膜トランジスタ２の特性を示している。また、図２において、横軸は、ゲート電極におけるゲート電圧の電圧値Ｖｇ［Ｖ］を示し、縦軸は、ドレイン電流の電流値Ｉｄ［Ａ］を示している。
図２に示すように、実施の形態１に係る薄膜トランジスタ１（「Ａ」）では、従来の薄膜トランジスタ（「Ｃ」）に比べて、オン（ＯＮ）時のゲート電圧（Ｖｇ）は若干低いがほぼ変わらない。一方、オフ（ＯＦＦ）時のゲート電圧（Ｖｇ）は、低くなっておりオフ電流が低いことがわかる。
このように、実施の形態１に係る薄膜トランジスタ１（「Ａ」）は、従来の薄膜トランジスタ（「Ｃ」）に比べて、オフ電流が低くなる電流電圧特性を有する。
以下、この結果に至らしめる理由について説明する。
実施の形態１に係る薄膜トランジスタ１では、オフ時において、キャリアは、ソース電極１７Ｓとドレイン電極１７Ｄとの間を、第１半導体層１３、第２半導体層１４、オーミックコンタクト層１６ａ（１６ｂ）を経由して移動する。より具体的には、オフ時において、キャリアは、ドレイン電極１７Ｄからソース電極１７Ｓまでの間を、例えばオーミックコンタクト層１６ｂ、第２半導体層１４、第１半導体層１３、第２半導体層１４、オーミックコンタクト層１６ａの順に移動する。
実施の形態１に係る薄膜トランジスタ１では、オフ時において、キャリアは、ソース電極１７Ｓとドレイン電極１７Ｄとの間を、第１半導体層１３、第２半導体層１４、オーミックコンタクト層１６ａ（１６ｂ）を経由して移動する。より具体的には、オフ時において、キャリアは、ドレイン電極１７Ｄからソース電極１７Ｓまでの間を、例えばオーミックコンタクト層１６ｂ、第２半導体層１４、第１半導体層１３、第２半導体層１４、オーミックコンタクト層１６ａの順に移動する。
その際、オーミックコンタクト層１６ａ及び１６ｂ、並びに、結晶質シリコン膜で構成される第１半導体層１３は直接コンタクトせず、第２半導体層１４を介して形成されているために、第１半導体層１３とオーミックコンタクト層との間に電界が集中するのが緩和されている。これにより、薄膜トランジスタ１では、オフ時のリーク電流を抑制することができるので、オフ電流を低減することができる薄膜トランジスタを実現することができる。
このように、第２半導体層１４は、オフ時には、リーク電流を抑制するのに寄与する。しかし、第２半導体層１４は、オン時には、オーミックコンタクト層１６ａ及び１６ｂ並びに第１半導体層１３にとって抵抗成分である。つまりオン電流を下げる要因になりかねない。しかし、実施の形態１に係る薄膜トランジスタ１では、第２半導体層１４は、図１に示すように第１の厚みｔ１と第１の厚みｔ２とを有しているため、オン時には、第１の厚みｔ１を経由してキャリアが移動することができる。つまり、第２半導体層１４は、抵抗成分としては影響がない程度に機能するができる。それとともに、第２半導体層１４は、第２の厚みｔ２を有しているので、第１半導体層１３とオーミックコンタクト層との間に電界が集中するのを緩和するバッファ層として機能することができる。
したがって、実施の形態１に係る薄膜トランジスタ１では、オン電流を確保しつつ、オフ電流を低減することができるという効果を奏する。
次に、本実施の形態に係る薄膜トランジスタ１の製造方法について説明する。図３Ａ〜図３Ｅは、本実施の形態に係る薄膜トランジスタ１の製造方法における各工程を示す断面図である。
まず、図３Ａに示すように、絶縁性のガラス基板からなる支持基板１０上に、例えばスパッタリング法によって、ゲート電極１１を成膜する。次いで、成膜したゲート電極１１に対してフォトリソグラフィーとエッチングとを行うことにより、支持基板１０上にゲート電極１１がパターン形成される。次いで、例えばプラズマＣＶＤ法により、ゲート電極１１を覆うようにして、支持基板１０上にシリコン酸化膜からなるゲート絶縁膜１２を成膜する。次いで、ゲート絶縁膜１２上に、例えば非晶質シリコン膜（アモルファスシリコン膜）からなる第１半導体層１３を例えば３０ｎｍの膜厚で形成する。そして、第１半導体層１３は、例えばプラズマＣＶＤ法を用いて非晶質シリコン膜（アモルファスシリコン膜）を成膜後、例えばレーザ結晶化法（ＬＡ）や熱結晶化法（ＲＴＡ）を用いて結晶化する。このようにして、第１半導体層１３は、結晶質シリコン膜によって構成されることになる。
次に、図３Ｂに示すように、例えばプラズマＣＶＤ法により、第１半導体層１３を覆うようにして第２半導体層１４を形成する。次いで、第２半導体層１４上に、第２半導体層１４を加工（パターン形成）するためのレジストマスク１５を塗布する。
次に、図３Ｃに示すように、第２半導体層１４に対して、第１半導体層１３が露出しないようにエッチング加工され、その後にレジストマスク１５が除去される（図３Ｃ）。つまり、第２半導体層１４は、レジストマスク１５が塗布されていないところは第１の厚みｔ１になるようにエッチング加工され、レジストマスク１５が塗布されているところは第２の厚みｔ２となるようにエッチング加工されない。ここで、第２半導体層１４のエッチング加工には、例えばドライエッチが用いられ、エッチングガスとして例えばフッ素（Ｆ）、塩素（Ｃｌ）を含むガス、もしくは混合ガスが用いられる。
なお、第２半導体層１４を第１の厚みｔ１と第２の厚みｔ２とを有するように加工（パターン形成）する方法はこれに限らない。例えば、レジストマスク１５が塗布されていないところ第２半導体層１４をエッチング加工して第１半導体層１３を露出させる。その後、再度、プラズマＣＶＤ法を用い、第２半導体層１４を第１の厚みｔ１と第２の厚みｔ２とを有するように積層するとしてもよい。
次に、図３Ｄに示すように、オーミックコンタクト膜１６と、ソース・ドレイン金属膜１７とを形成し、ソース・ドレイン金属膜１７上にレジストマスク１８をパターン形成する。
次に、図３Ｅに示すように、ソース・ドレイン金属膜１７とオーミックコンタクト膜１６と第２半導体層１４とをエッチング加工して、ソース電極１７Ｓ及びドレイン電極１７Ｄ並びにオーミックコンタクト層１６ａ及び１６ｂを分離形成する。そして、レジストマスク１８を除去する。
ここで、ソース・ドレイン金属膜１７の加工には例えばウェットエッチングを用いる。ウェットエッチング液には、ソース・ドレイン金属膜１７がモリブデン（Ｍｏ）、アルミニウム（Ａｌ）からなる積層膜である場合にはリン酸、硝酸、酢酸の混合液が用いられる。また、オーミックコンタクト膜１６、第２半導体層１４及び第１半導体層１３のエッチング加工には、例えばドライエッチを用い、エッチングガスとしてはたとえば塩素（Ｃｌ）、フッ素（Ｆ）を含むガスまたはそれらを含む混合ガスなどが用いられる。
以上の製造工程を経て、薄膜トランジスタ１を製造する。
（実施の形態２）
次に、実施の形態２における薄膜トランジスタ２について図４を用いて説明する。図４は、実施の形態２に係る薄膜トランジスタ２の構成を示す断面図である。
次に、実施の形態２における薄膜トランジスタ２について図４を用いて説明する。図４は、実施の形態２に係る薄膜トランジスタ２の構成を示す断面図である。
図４に示す薄膜トランジスタ２は、ボトムゲート型のｎ型の薄膜トランジスタである。この薄膜トランジスタ２は、支持基板１０と、支持基板１０上に形成されたゲート電極１１と、ゲート電極１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成された第１半導体層１３及び第２半導体層１４と、第１半導体層１３及び第２半導体層１４上に分離形成された一対のオーミックコンタクト層２６ａ及び２６ｂと、一対のオーミックコンタクト層２６ａ及び２６ｂ上に形成されたソース電極１７Ｓ及びドレイン電極１７Ｄとを備える。
図４に示す薄膜トランジスタ２と、図１に示す薄膜トランジスタ１と異なる点は、オーミックコンタクト層２６ａ及び２６ｂの構成である。
すなわち、オーミックコンタクト層２６ａ及び２６ｂは、図１に示す薄膜トランジスタ１のオーミックコンタクト層１６ａ及び１６ｂと比べて、さらに半導体層すなわち第１半導体層１３及び第２半導体層１４の側壁を覆うように形成されている点が異なる。
換言すると、オーミックコンタクト層２６ａ及び２６ｂは、第１半導体層１３及び第２半導体層１４のチャネル長さ方向における両端部の側面を被覆するよう設けられている。
また、この薄膜トランジスタ２は、薄膜トランジスタ１と同様に、ソース電極１７Ｓ及びドレイン電極１７Ｄと、オーミックコンタクト層２６ａ及び２６ｂと、第２半導体層１４の一部とを分断する離間部１９を有している。
次に、以上のように構成される薄膜トランジスタ２の電気的特性について、図２を用いて説明する。
図２に示すように、実施の形態２に係る薄膜トランジスタ２（「Ｂ」）では、従来の薄膜トランジスタ（「Ｃ」）に比べて、オン（ＯＮ）時のゲート電圧（Ｖｇ）は若干低いがほぼ変わらない。一方、オフ（ＯＦＦ）時のゲート電圧（Ｖｇ）は、低くなっておりオフ電流が低いことがわかる。また、実施の形態２に係る薄膜トランジスタ２（「Ｂ」）では、実施の形態１に係る薄膜トランジスタ１（「Ａ」）に比べて、オン（ＯＮ）時のゲート電圧（Ｖｇ）は若干高くなっている。一方、オフ（ＯＦＦ）時のゲート電圧（Ｖｇ）は、低くなっており、オフ電流が低くなっていることがわかる。
このように、実施の形態２に係る薄膜トランジスタ２（「Ｃ」）は、実施の形態１に係る薄膜トランジスタ１（「Ａ」）に比べて、さらにオフ電流が低くなる電流電圧特性を有する。
なお、薄膜トランジスタ２のオン特性が薄膜トランジスタ１のオン特性より改善されている理由は、次に述べる通りである。すなわち、薄膜トランジスタ１では、第２半導体層１４は、オン時には、オーミックコンタクト層２６ａ及び２６ｂ並びに第１半導体層１３にとって影響が少ないとは言え抵抗成分として機能する。一方、薄膜トランジスタ２では、オーミックコンタクト層２６ａ及び２６ｂが第１半導体層１３及び第２半導体層１４の側壁を覆うように形成されているため、オーミックコンタクト層２６ａ及び２６ｂ並びに第１半導体層１３が直接コンタクトしているためである。
このようにして、実施の形態２に係る薄膜トランジスタ２では、オン電流を確保しつつ、オフ電流を低減することができるという効果を奏する。
なお、図４に示すように、ゲート電極１１の長さ（Ｌｇｍ）は、ソース電極１７Ｓとドレイン電極１７Ｄとの離間距離（Ｌｃｈ）よりも長いが、さらに、第１半導体層１３の長さ（Ｌｓｉ）よりも長くなるように構成してもよい。
その場合、オーミックコンタクト層１６ａ及び１６ｂが第１半導体層１３に直接接触している領域に、ゲート電極１１からの電界が印加されることとなる。その結果、Ｒｏｎ抵抗を効果的に小さくすることができる。
次に、以上のように構成される薄膜トランジスタ２の製造方法について説明する。
図５Ａ〜図５Ｅは、本実施の形態に係る薄膜トランジスタ２の製造方法における各工程を示す断面図である。
まず、図５Ａに示すように、支持基板１０上にゲート電極１１と、ゲート絶縁膜１２と、第１半導体層１３とを形成する。なお、詳細は、図３Ａと同様のため、説明を省略する。
次に、図５Ｂに示すように、第２半導体層１４を形成し、第２半導体層１４を加工するためのレジストマスク２５を形成する。なお、詳細は、図３Ｂと同様のため、説明を省略するが、レジストマスク２５は、ハーフトーンマスクなどの高階調マスクとして形成される。
次に、図５Ｃに示すように、レジストマスク２５が塗布されていないところは、第２半導体層１４及び第１半導体層１３ともに除去し、第２半導体層１４に対して、第１の厚みｔ１となるようにエッチング加工する。すなわち、レジストマスク２５をハーフアッシングすることにより、レジストマスク２５が一部除去され、図５Ｃに示すレジストマスク２５の膜厚が小さい部分を有するレジストマスク２５となる。次いで、ハーフアッシングを行ったレジストマスク２５を用いて第２半導体層１４を第１の厚みｔ１と第２の厚みｔ２とを有するようにエッチング加工する。ここで、第２半導体層１４の加工には、例えばドライエッチを用いる。このエッチングガスには例えばフッ素、塩素を含むガスもしくは混合ガスを用いられる。
次に、図５Ｄに示すように、オーミックコンタクト膜２６、ソース・ドレイン金属膜１７を形成し、ソース・ドレイン金属膜１７上にレジストマスク２８をパターン形成する。ここで、オーミックコンタクト膜２６は、第２半導体層１４上に形成されるだけでなく、第１半導体層１３及び第２半導体層１４の側壁を覆うようにも形成される。
次に、図５Ｅに示すように、ソース・ドレイン金属膜１７と、オーミックコンタクト膜１６と、第２半導体層１４とを加工し、ソース電極１７Ｓ及びドレイン電極１７Ｄ並びにオーミックコンタクト層１６ａ及び１６ｂを分離形成する。そして、レジストマスク２８を除去する。なお、詳細は、図３Ｅと同様のため、説明を省略する。
（実施の形態３）
次に、実施の形態３に係る薄膜トランジスタ３について、図６を用いて説明する。図６は、実施の形態３に係る薄膜トランジスタ３の構成を示す断面図である。なお、図１及び図４と同様の要素には同一の符号を付しており、詳細な説明は省略する。
次に、実施の形態３に係る薄膜トランジスタ３について、図６を用いて説明する。図６は、実施の形態３に係る薄膜トランジスタ３の構成を示す断面図である。なお、図１及び図４と同様の要素には同一の符号を付しており、詳細な説明は省略する。
図６に示す薄膜トランジスタ３は、図４に示す薄膜トランジスタ２と基本的な構成は同じである。図６に示す薄膜トランジスタ３と、図４に示す薄膜トランジスタ２と異なる点は、ゲート電極３１の長さ（Ｌｇｍ）である。それ以外の構成は、実施の形態２と同じである。
図６に示す薄膜トランジスタ３は、ゲート電極３１の長さ（Ｌｇｍ）が、ソース電極１７Ｓとドレイン電極１７Ｄとの間における離間部１９の長さ（Ｌｃｈ）よりも長く、第１半導体層１３の長さ（Ｌｓｉ）よりも短い。
この構成により、ゲート電極３１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における寄生容量（ＣｇｄあるいはＣｇｓ）を低減することができる。従って、この薄膜トランジスタ３を、例えば表示装置における画素のスイッチングトランジスタとして使用することにより、ゲート電極３１がＯＮからＯＦＦになるときに上記寄生容量を介した飛び込み電圧が発生することを防止することができるという効果を奏する。
なお、キャリアの移動経路に関しては、本実施の形態に係る薄膜トランジスタ３は、実施の形態１に係る薄膜トランジスタ１と同様の効果を奏する。
また、本実施の形態に係る薄膜トランジスタ３の構成は、実施の形態２に係る薄膜トランジスタ２に限らず、実施の形態１に係る薄膜トランジスタ１にも適用してもよい。
（実施の形態４）
次に、実施の形態４に係る薄膜トランジスタ４について、図７を用いて説明する。図７は、実施の形態４に係る薄膜トランジスタ４の構成を示す断面図である。なお、図１及び図４と同様の要素には同一の符号を付しており、詳細な説明は省略する。
次に、実施の形態４に係る薄膜トランジスタ４について、図７を用いて説明する。図７は、実施の形態４に係る薄膜トランジスタ４の構成を示す断面図である。なお、図１及び図４と同様の要素には同一の符号を付しており、詳細な説明は省略する。
図７に示す薄膜トランジスタ４は、図４に示す薄膜トランジスタ２と基本的な構成は同じである。図７に示す薄膜トランジスタ４と、図４に示す薄膜トランジスタ２と異なる点は、ゲート電極４１の長さ（Ｌｇｍ）である。それ以外の構成は、実施の形態２と同じである。
図７に示す薄膜トランジスタ４は、ゲート電極４１の長さ（Ｌｇｍ）が、第１半導体層１３の長さ（Ｌｓｉ）よりも短く、さらに、ソース電極１７Ｓとドレイン電極１７Ｄとの間における離間部の長さ（Ｌｃｈ）よりも短い。
従って、この薄膜トランジスタ４は、基板垂直方向において、ゲート電極４１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）とは交差せず、ゲート電極４１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）とが重なる領域は存在しない。
この構成により、ゲート電極４１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における短絡不良は、ほとんど発生しない。
但し、薄膜トランジスタ４は、実施の形態２に係る薄膜トランジスタ２と比べると、さらにオフ電流を抑制することができる。なお、第１半導体層１３としては、移動度の高い結晶質シリコン膜を用いることが好ましい。
なお、実施の形態４に係る薄膜トランジスタ４の構成は、実施の形態２に係る薄膜トランジスタ２に限らず、実施の形態１に係る薄膜トランジスタ１にも適用してもよい。
（実施の形態５）
次に、上記の実施の形態１〜実施の形態４に係る薄膜トランジスタを表示装置に適用した場合について説明する。なお、本実施の形態では、有機ＥＬ表示装置に適用した例について説明する。
次に、上記の実施の形態１〜実施の形態４に係る薄膜トランジスタを表示装置に適用した場合について説明する。なお、本実施の形態では、有機ＥＬ表示装置に適用した例について説明する。
図８は、実施の形態５に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述した各実施形態に係る薄膜トランジスタは、有機ＥＬ表示装置のアクティブマトリクス基板の駆動トランジスタ又はスイッチングトランジスタとして用いることができる。
図８に示すように、有機ＥＬ表示装置３００は、アクティブマトリクス基板３１０と、アクティブマトリクス基板３１０上にマトリクス状に複数配置された画素３２０と、画素３２０に接続され、アクティブマトリクス基板３１０上にアレイ状に複数配置された画素回路３３０と、画素３２０と画素回路３３０の上に順次積層された下部電極３４０（陽極）、有機ＥＬ層３５０及び上部電極３６０（陰極）と、各画素回路３３０と制御回路（不図示）とを接続する複数本のソース線３７０及びゲート線３８０と、を備えている。有機ＥＬ層３５０は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
次に、上記有機ＥＬ表示装置３００における画素３２０の回路構成について、図１０を用いて説明する。ここで、図９は、実施の形態１〜実施の形態４のいずれかの薄膜トランジスタを用いた画素の回路構成図である。
図９に示すように、画素３２０は、有機ＥＬ素子３２１と、有機ＥＬ素子３２１の発光量を制御するための駆動トランジスタ３２２と、有機ＥＬ素子３２１のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタ３２３と、コンデンサ３２４とを備える。なお、駆動トランジスタ３２２又はスイッチングトランジスタ３２３として、実施の形態１〜実施の形態４のいずれかの薄膜トランジスタが用いられる。
スイッチングトランジスタ３２３のソース電極３２３Ｓは、ソース線３７０に接続され、ゲート電極３２３Ｇは、ゲート線３８０に接続され、ドレイン電極３２３Ｄは、コンデンサ３２４及び駆動トランジスタ３２２のゲート電極３２２Ｇに接続されている。
また、駆動トランジスタ３２２のドレイン電極３２２Ｄは、電源線３９０に接続され、ソース電極３２２Ｓは有機ＥＬ素子３２１のアノードに接続されている。
この構成において、ゲート線３８０にゲート信号が入力され、スイッチングトランジスタ３２３をオン状態にすると、ソース線３７０を介して供給された信号電圧がコンデンサ３２４に書き込まれる。そして、コンデンサ３２４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３２２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３２１のアノードからカソードへと流れる。これにより、有機ＥＬ素子３２１が発光し、画像として表示される。
次に、上記の実施の形態１〜実施の形態４に係る薄膜トランジスタを、有機ＥＬ表示装置の画素における駆動トランジスタ又はスイッチングトランジスタとして用いた場合について、さらに詳細に説明する。
図１０は、実施の形態２に係る薄膜トランジスタ２を駆動トランジスタとして用いた場合における有機ＥＬ表示装置の一画素の断面図である。
図１０に示すように、本実施の形態に係る有機ＥＬ表示装置４００は、駆動トランジスタ１Ａとスイッチングトランジスタ（不図示）とが形成されたＴＦＴアレイ基板である支持基板１０上に、第１層間絶縁膜４１０と、第２層間絶縁膜４２０と、第１コンタクト部４３０と、第２コンタクト部４４０と、バンク４５０とを備え、さらに、図８で説明したような、下部電極３４０と、有機ＥＬ層３５０と、上部電極３６０とを備える。
図１０に示すように、駆動トランジスタ１Ａを覆うようにして、第１層間絶縁膜４１０が形成されている。第１層間絶縁膜４１０上にはソース線３７０及び電源線３９０が形成されており、電源線３９０と駆動トランジスタ１Ａのドレイン電極１７Ｄとは、第１層間絶縁膜４１０を貫通する第１コンタクト部４３０を介して電気的に接続されている。また、ソース線３７０と電源線３９０とを覆うようにして、第２層間絶縁膜４２０が形成されている。
第２層間絶縁膜４２０上には、隣接する画素との境界部分にバンク４５０が形成されている。従って、バンク４５０は支持基板１０上に複数個形成されており、隣接するバンク４５０によって開口部が形成される。バンク４５０の開口部には、下部電極３４０と有機ＥＬ層３５０と上部電極３６０とで構成される有機ＥＬ素子３２１が形成されている。
下部電極３４０は、画素単位で配置された陽極（アノード）であり、第２層間絶縁膜４２０上に形成されている。下部電極３４０と駆動トランジスタ１Ａのソース電極１７Ｓとは、第１層間絶縁膜４１０と第２層間絶縁膜４２０とを貫通する第２コンタクト部４４０を介して電気的に接続されている。
有機ＥＬ層（有機発光層）３５０は、色（サブ画素列）単位又はサブ画素単位で形成されており、上述のとおり、所定の有機発光材料で構成されている。
上部電極３６０は、有機ＥＬ層３５０の上方に配置され、複数の画素を跨ぐように形成された陰極（カソード）であり、ＩＴＯ等の透明電極によって構成される。
以上のように、実施の形態２に係る薄膜トランジスタ２を備える有機ＥＬ表示装置４００は、本実施の形態に係る薄膜トランジスタが優れたトランジスタ特性を有するので、表示性能に優れた表示装置を実現することができる。
なお、本実施の形態では、実施の形態２に係る薄膜トランジスタ２を駆動トランジスタとして用いた場合について説明したが、本発明の他の実施の形態に係る薄膜トランジスタを駆動トランジスタとして用いても構わない。
また、本実施の形態では、駆動トランジスタに適用した場合について説明したが、スイッチングトランジスタに適用しても構わない。
以上、本発明に係る薄膜トランジスタ及びその製造方法、並びに表示装置について、実施の形態に基づいて説明したが、本発明は、これらの実施形態に限定されるものではない。
例えば、本発明に係る表示装置の一実施形態として、有機ＥＬ表示装置を用いて説明したが、これに限定されない。例えば、実施の形態１〜実施の形態４に係る薄膜トランジスタは、無機ＥＬ表示素子又は液晶表示素子等の他の表示素子を備えた表示装置にも適用することができる。
また、本発明の実施の形態に係る薄膜トランジスタを備えた表示装置については、フラットパネルディスプレイとして利用することができ、例えば図１１に示すようなテレビジョンセット５００、パーソナルコンピュータ、携帯電話などのあらゆるディスプレイに適用することができる。
また、個々の薄膜トランジスタの性能ばらつきを低減し、表示装置としての性能や寿命を確保するために、表示装置の一画素において、スイッチングトランジスタを２つ以上設ける場合もある。この場合、実施の形態１〜実施の形態４に係る薄膜トランジスタであれば、いずれも製造方法に大きな変更がなく、マスクパターンを変更するだけで、同一基板上に異なるトランジスタを容易に形成することができる。従って、一画素内又は表示装置内において、本発明における複数の実施の形態に係る薄膜トランジスタの組み合わせ、又は、本発明に係る薄膜トランジスタと従来の薄膜トランジスタとの組み合わせによって、容易な設計により有機ＥＬ表示装置を得ることもできる。
その他、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
本発明に係る薄膜トランジスタ及び表示装置は、例えば、液晶表示装置やエレクトロルミネッセンス表示装置などの表示装置、あるいは、これらの表示装置を備えたテレビジョンセット、パーソナルコンピュータ又は携帯電話などの表示装置を備えた電気機器において、広く利用することができる。
１、２、３、４ 薄膜トランジスタ
１Ａ、３２２ 駆動トランジスタ
１０ 支持基板
１１、３１、４１、３２２Ｇ、３２３Ｇ ゲート電極
１２ ゲート絶縁膜
１３ 第１半導体層
１４ 第２半導体層
１５、１８、２５、２８ レジストマスク
１６、２６ オーミックコンタクト膜
１６ａ、１６ｂ、２６ａ、２６ｂ オーミックコンタクト層
１７ ソース・ドレイン金属膜
１７Ｓ、３２２Ｓ、３２３Ｓ ソース電極
１７Ｄ、３２２Ｄ、３２３Ｄ ドレイン電極
１９ 離間部
３００ 有機ＥＬ表示装置
３１０ アクティブマトリクス基板
３２０ 画素
３２１ 有機ＥＬ素子
３２３ スイッチングトランジスタ
３２４ コンデンサ
３３０ 画素回路
３４０ 下部電極
３５０ 有機ＥＬ層
３６０ 上部電極
３７０ ソース線
３８０ ゲート線
３９０ 電源線
４００ 有機ＥＬ表示装置
４１０ 第１層間絶縁膜
４２０ 第２層間絶縁膜
４３０、４４０ コンタクト部
４５０ バンク
５００ テレビジョンセット
１Ａ、３２２ 駆動トランジスタ
１０ 支持基板
１１、３１、４１、３２２Ｇ、３２３Ｇ ゲート電極
１２ ゲート絶縁膜
１３ 第１半導体層
１４ 第２半導体層
１５、１８、２５、２８ レジストマスク
１６、２６ オーミックコンタクト膜
１６ａ、１６ｂ、２６ａ、２６ｂ オーミックコンタクト層
１７ ソース・ドレイン金属膜
１７Ｓ、３２２Ｓ、３２３Ｓ ソース電極
１７Ｄ、３２２Ｄ、３２３Ｄ ドレイン電極
１９ 離間部
３００ 有機ＥＬ表示装置
３１０ アクティブマトリクス基板
３２０ 画素
３２１ 有機ＥＬ素子
３２３ スイッチングトランジスタ
３２４ コンデンサ
３３０ 画素回路
３４０ 下部電極
３５０ 有機ＥＬ層
３６０ 上部電極
３７０ ソース線
３８０ ゲート線
３９０ 電源線
４００ 有機ＥＬ表示装置
４１０ 第１層間絶縁膜
４２０ 第２層間絶縁膜
４３０、４４０ コンタクト部
４５０ バンク
５００ テレビジョンセット
Claims (16)
- 基板と、
前記基板の上に形成されたゲート電極と、
前記ゲート電極を覆うように、前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向するように形成された第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に形成され、互いに離間するソース電極及びドレイン電極とを備え、
前記第２半導体層は、前記オーミックコンタクト層との接触部において、第１の厚みと前記第１の厚みよりも厚い第２の厚みとを有し、前記オーミックコンタクト層との非接触部において、前記第１の厚みよりも厚く且つ前記第２の厚みよりも薄い第３の厚みである、
薄膜トランジスタ。 - 前記第２の厚みは、前記第２半導体層の中央部の厚みであり、
前記第１の厚みは、前記第２半導体層の端部の厚みである
請求項１に記載の薄膜トランジスタ。 - 前記第１の厚みと前記第２の厚みとの差は、５０ｎｍ以上３００ｎｍ以下である
請求項１または２に記載の薄膜トランジスタ。 - 前記第２半導体層は、前記第１の厚みと前記第２の厚みとを有する凸形状に形成されている
請求項１〜３のいずれか１項に記載の薄膜トランジスタ。 - 前記薄膜トランジスタは、前記ソース電極及びドレイン電極を互いに離間する離間部を有し、
前記第２半導体層は、
前記第２半導体層の中央部に前記離間部の一部が形成されている
請求項１〜４のいずれか１項に記載の薄膜トランジスタ。 - 第２半導体層は、バッファ層である
請求項１〜５のいずれか１項に記載の薄膜トランジスタ。 - 前記第２半導体層は、非晶質シリコン膜である
請求項１〜６のいずれか１項に記載の薄膜トランジスタ。 - 前記薄膜トランジスタは、
前記第２半導体層と前記オーミックコンタクト層との界面を有し、かつ、前記第２半導体層と前記第１半導体層との界面を有する
請求項１〜７のいずれか１項に記載の薄膜トランジスタ。 - 前記第２半導体層は、
前記第１半導体層よりもキャリアの移動度が低い
請求項１〜８のいずれか１項に記載の薄膜トランジスタ。 - 前記オーミックコンタクト層は、前記第１半導体層及び前記第２半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられている
請求項１〜９のいずれか１項に記載の薄膜トランジスタ。 - 前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離よりも、前記ゲート電極の長さの方が大きい
請求項１〜１０のいずれか１項に記載の薄膜トランジスタ。 - さらに、前記第１チャネル層の長さは、ゲート電極の長さよりも長い
請求項１１に記載の薄膜トランジスタ。 - 前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離は、ゲート電極の長さよりも大きい
請求項１〜１０のいずれか１項に記載の薄膜トランジスタ。 - 請求項１〜１３のいずれか１項に記載の薄膜トランジスタを備える
表示装置。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うように、前記基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ゲート電極と対向するように第１半導体を形成する工程と、
前記第１半導体上に、第１の厚みと前記第１の厚みよりも厚い第２の厚みとを有する第２半導体層を形成する工程と、
前記第２半導体層上にオーミックコンタクト層を形成する工程と、
前記オーミックコンタクト層上に、互いに離間するソース電極及びドレイン電極を形成する工程と、
前記離間するソース電極及びドレイン電極の間である離間部に対応する前記第２半導体層の厚みを、前記第１の厚みよりも厚く且つ前記第２の厚みよりも薄い第３の厚みに形成する工程と、を含む
薄膜トランジスタの製造方法。 - 第２半導体層形成工程では、
前記第１半導体上に、前記第２の厚みで構成される第２半導体層を形成する工程と、
前記第２の厚みで構成される第２半導体層上にフォトレジストマスクを被覆する工程と、
前記フォトレジストマスクが被覆された前記第２の厚みで構成される第２半導体層をエッチングすることにより、第１の厚みと第２の厚みとを有する第２半導体層を形成する工程とを含む
請求項１５に記載の薄膜トランジスタの製造方法。
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|---|---|---|---|
| JP2010164366A JP5687448B2 (ja) | 2010-07-21 | 2010-07-21 | 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法 |
| US13/186,564 US8525176B2 (en) | 2010-07-21 | 2011-07-20 | Thin film transistor, display device using the same, and thin film transistor manufacturing method |
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|---|---|---|---|
| JP2010164366A JP5687448B2 (ja) | 2010-07-21 | 2010-07-21 | 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法 |
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- 2010-07-21 JP JP2010164366A patent/JP5687448B2/ja active Active
-
2011
- 2011-07-20 US US13/186,564 patent/US8525176B2/en active Active
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