JP5687448B2 - 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法 - Google Patents
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Description
まず、本発明の実施の形態1に係る薄膜トランジスタについて、図1を用いて説明する。図1は、本発明の実施の形態1における薄膜トランジスタの構成を示す断面図である。
次に、以上のように構成される薄膜トランジスタ1の電気的特性について、図2を用いて説明する。図2は、本発明の実施の形態1に係る薄膜トランジスタの電流−電圧(Id−Vg)特性を示す図である。なお、図2において、「A」は、実施の形態1に係る薄膜トランジスタ1の特性を示しており、「C」は、従来の薄膜トランジスタの特性を示している。従来の薄膜トランジスタとは、上述したように、絶縁膜がエッチングストッパー膜として形成されたものであり、第2半導体層14に相当する構成を有さないものである。また、「B」は、後述する実施の形態2に係る薄膜トランジスタ2の特性を示している。また、図2において、横軸は、ゲート電極におけるゲート電圧の電圧値Vg[V]を示し、縦軸は、ドレイン電流の電流値Id[A]を示している。
実施の形態1に係る薄膜トランジスタ1では、オフ時において、キャリアは、ソース電極17Sとドレイン電極17Dとの間を、第1半導体層13、第2半導体層14、オーミックコンタクト層16a(16b)を経由して移動する。より具体的には、オフ時において、キャリアは、ドレイン電極17Dからソース電極17Sまでの間を、例えばオーミックコンタクト層16b、第2半導体層14、第1半導体層13、第2半導体層14、オーミックコンタクト層16aの順に移動する。
次に、実施の形態2における薄膜トランジスタ2について図4を用いて説明する。図4は、実施の形態2に係る薄膜トランジスタ2の構成を示す断面図である。
次に、実施の形態3に係る薄膜トランジスタ3について、図6を用いて説明する。図6は、実施の形態3に係る薄膜トランジスタ3の構成を示す断面図である。なお、図1及び図4と同様の要素には同一の符号を付しており、詳細な説明は省略する。
次に、実施の形態4に係る薄膜トランジスタ4について、図7を用いて説明する。図7は、実施の形態4に係る薄膜トランジスタ4の構成を示す断面図である。なお、図1及び図4と同様の要素には同一の符号を付しており、詳細な説明は省略する。
次に、上記の実施の形態1〜実施の形態4に係る薄膜トランジスタを表示装置に適用した場合について説明する。なお、本実施の形態では、有機EL表示装置に適用した例について説明する。
1A、322 駆動トランジスタ
10 支持基板
11、31、41、322G、323G ゲート電極
12 ゲート絶縁膜
13 第1半導体層
14 第2半導体層
15、18、25、28 レジストマスク
16、26 オーミックコンタクト膜
16a、16b、26a、26b オーミックコンタクト層
17 ソース・ドレイン金属膜
17S、322S、323S ソース電極
17D、322D、323D ドレイン電極
19 離間部
300 有機EL表示装置
310 アクティブマトリクス基板
320 画素
321 有機EL素子
323 スイッチングトランジスタ
324 コンデンサ
330 画素回路
340 下部電極
350 有機EL層
360 上部電極
370 ソース線
380 ゲート線
390 電源線
400 有機EL表示装置
410 第1層間絶縁膜
420 第2層間絶縁膜
430、440 コンタクト部
450 バンク
500 テレビジョンセット
Claims (16)
- 基板と、
前記基板の上に形成されたゲート電極と、
前記ゲート電極を覆うように、前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向するように形成された第1半導体層と、
前記第1半導体層上に形成された第2半導体層と、
前記第2半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に形成され、互いに離間するソース電極及びドレイン電極とを備え、
前記第2半導体層は、前記オーミックコンタクト層との接触部において、第1の厚みと前記第1の厚みよりも厚い第2の厚みとを有し、前記オーミックコンタクト層との非接触部において、前記第1の厚みよりも厚く且つ前記第2の厚みよりも薄い第3の厚みである、
薄膜トランジスタ。 - 前記第2の厚みは、前記第2半導体層の中央部の厚みであり、
前記第1の厚みは、前記第2半導体層の端部の厚みである
請求項1に記載の薄膜トランジスタ。 - 前記第1の厚みと前記第2の厚みとの差は、50nm以上300nm以下である
請求項1または2に記載の薄膜トランジスタ。 - 前記第2半導体層は、前記第1の厚みと前記第2の厚みとを有する凸形状に形成されている
請求項1〜3のいずれか1項に記載の薄膜トランジスタ。 - 前記薄膜トランジスタは、前記ソース電極及びドレイン電極を互いに離間する離間部を有し、
前記第2半導体層は、
前記第2半導体層の中央部に前記離間部の一部が形成されている
請求項1〜4のいずれか1項に記載の薄膜トランジスタ。 - 第2半導体層は、バッファ層である
請求項1〜5のいずれか1項に記載の薄膜トランジスタ。 - 前記第2半導体層は、非晶質シリコン膜である
請求項1〜6のいずれか1項に記載の薄膜トランジスタ。 - 前記薄膜トランジスタは、
前記第2半導体層と前記オーミックコンタクト層との界面を有し、かつ、前記第2半導体層と前記第1半導体層との界面を有する
請求項1〜7のいずれか1項に記載の薄膜トランジスタ。 - 前記第2半導体層は、
前記第1半導体層よりもキャリアの移動度が低い
請求項1〜8のいずれか1項に記載の薄膜トランジスタ。 - 前記オーミックコンタクト層は、前記第1半導体層及び前記第2半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられている
請求項1〜9のいずれか1項に記載の薄膜トランジスタ。 - 前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離よりも、前記ゲート電極の長さの方が大きい
請求項1〜10のいずれか1項に記載の薄膜トランジスタ。 - さらに、前記第1チャネル層の長さは、ゲート電極の長さよりも長い
請求項11に記載の薄膜トランジスタ。 - 前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離は、ゲート電極の長さよりも大きい
請求項1〜10のいずれか1項に記載の薄膜トランジスタ。 - 請求項1〜13のいずれか1項に記載の薄膜トランジスタを備える
表示装置。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うように、前記基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ゲート電極と対向するように第1半導体を形成する工程と、
前記第1半導体上に、第1の厚みと前記第1の厚みよりも厚い第2の厚みとを有する第2半導体層を形成する工程と、
前記第2半導体層上にオーミックコンタクト層を形成する工程と、
前記オーミックコンタクト層上に、互いに離間するソース電極及びドレイン電極を形成する工程と、
前記離間するソース電極及びドレイン電極の間である離間部に対応する前記第2半導体層の厚みを、前記第1の厚みよりも厚く且つ前記第2の厚みよりも薄い第3の厚みに形成する工程と、を含む
薄膜トランジスタの製造方法。 - 第2半導体層形成工程では、
前記第1半導体上に、前記第2の厚みで構成される第2半導体層を形成する工程と、
前記第2の厚みで構成される第2半導体層上にフォトレジストマスクを被覆する工程と、
前記フォトレジストマスクが被覆された前記第2の厚みで構成される第2半導体層をエッチングすることにより、第1の厚みと第2の厚みとを有する第2半導体層を形成する工程とを含む
請求項15に記載の薄膜トランジスタの製造方法。
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