WO2011161910A1 - 発光表示装置及びその製造方法 - Google Patents

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WO2011161910A1
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region
thin film
light emitting
film transistor
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PCT/JP2011/003429
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泰生 瀬川
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パナソニック株式会社
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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a light emitting display device for displaying an image and a method of manufacturing the same, and more particularly to a light emitting display device including an organic EL display or a thin film transistor for driving an organic EL element and a method of manufacturing the same.
  • an organic EL display device using an EL (Electro Luminescence) of an organic material has attracted attention as one of the next-generation flat panel displays to be replaced with a liquid crystal display device.
  • the organic EL display device is a current drive type device unlike a voltage drive type liquid crystal display device, and there are an active matrix type and a passive matrix type.
  • an image is displayed by causing a current to flow through the organic EL elements provided in each pixel to cause the organic EL elements to emit light.
  • the amount of current flowing to the organic EL element is controlled by a thin film transistor (TFT: Thin Film Transistor).
  • amorphous silicon film for example, is used as a channel layer of such a thin film transistor (hereinafter referred to as a TFT), the amorphous layer of the channel layer is used to increase the driving capability of the TFT.
  • amorphous silicon film for example, is used as a channel layer of such a thin film transistor (hereinafter referred to as a TFT)
  • the amorphous layer of the channel layer is used to increase the driving capability of the TFT.
  • the TFT supplies a data signal according to the magnitude of the drive current to the drive transistor for supplying the drive current to the organic EL element and the gate electrode of the current drive transistor.
  • a switching transistor In the switching transistor, a particularly low off current is required, and a current (mobility) for driving the organic EL element by the driving transistor, that is, an on current is required.
  • the channel layer portion of the TFT is microcrystallized to increase the driving current (mobility) of the TFT, the off current of the TFT becomes high.
  • Patent Document 1 a technology in which an amorphous semiconductor is used for a channel layer in a TFT constituting a switching transistor and a crystalline silicon film is used in a channel layer in a TFT constituting a driving transistor.
  • the channel layer has a two-layer structure of a channel layer made of a crystalline silicon film and a channel layer made of an amorphous silicon film.
  • this proposal by making the channel layer into a two-layer structure of a channel layer made of a crystalline silicon film and a channel layer made of an amorphous silicon film, mutual advantages act to make the single layer amorphous. Current is higher than that of a channel layer made of a high-quality amorphous silicon film, and the off current is ideally lower than that of a channel layer made of a single-layer crystalline silicon film. It is supposed to be obtained.
  • one layer (lower layer) of the two layers of the channel layer of the TFT is a crystalline silicon film and the driving current (mobility) of the TFT is increased, the off current of the TFT becomes high.
  • the driving current mobility
  • the present invention has been made in view of the above problems, and it is an object of the present invention to provide a light emitting display capable of suppressing an off current in a switching transistor and securing an on current in a driving transistor, and a method of manufacturing the same. Do.
  • the light emitting display device adopts a side contact structure in order to secure the TFT characteristics (on current) of the linear region, and in the TFT constituting the switching transistor, In order to reduce the off current, the semiconductor layer (channel layer) in the region corresponding to the source / drain electrode is thickened, while in the TFT constituting the drive transistor, the region corresponding to the source / drain electrode to gain on current Thin semiconductor layer (channel layer). These structures are then manufactured using a halftone mask.
  • the present invention it is possible to realize a light emitting display capable of suppressing an off current in a switching transistor and securing an on current in a driving transistor, and a method of manufacturing the same. Furthermore, in the state where the on current of the TFT constituting the switching transistor is secured with the same number of process processing as the conventional one, the reduction of the off current is realized, and the on current of the TFT constituting the driving transistor is secured. The effect of being able to
  • FIG. 1A is a cross-sectional view schematically showing a configuration of Sw Tr included in the light emitting display device according to the present embodiment.
  • FIG. 1B is a cross-sectional view schematically showing a configuration of Dr Tr included in the light emitting display device according to the present embodiment.
  • FIG. 2 is a view showing an equivalent circuit of the light emitting display according to the embodiment of the present invention.
  • FIG. 3 is a flowchart showing manufacturing steps of the light emitting display device according to the embodiment of the present invention.
  • FIG. 4A is a view for explaining a method of manufacturing a light emitting display device according to the embodiment of the present invention.
  • FIG. 4B is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4A is a view for explaining a method of manufacturing a light emitting display device according to the embodiment of the present invention.
  • FIG. 4B is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of
  • FIG. 4C is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4D is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4E is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4F is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4G is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4H is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4I is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 4J is a view for explaining the method for manufacturing the light emitting display device according to the embodiment of the present invention.
  • FIG. 5A is a view for explaining the step of adjusting the film thickness of the amorphous silicon film 15 in the switching transistor 1 region.
  • FIG. 5B is a view for explaining the step of adjusting the film thickness of the amorphous silicon film 15 in the drive transistor 2 region.
  • FIG. 6A is a view for explaining the step of adjusting the film thickness of the amorphous silicon film 15 in the switching transistor 1 region.
  • FIG. 6B is a view for explaining the step of adjusting the film thickness of the amorphous silicon film 15 in the drive transistor 2 region.
  • FIG. 7 is a graph showing the TFT characteristics of a general thin film transistor.
  • FIG. 8 is a graph showing the TFT characteristics of a general thin film transistor.
  • FIG. 9A shows a TFT with side contacts.
  • FIG. 9B is a diagram showing the characteristics of the TFT shown in FIG. 9A.
  • FIG. 10A is a diagram showing a TFT structure having no side contact.
  • FIG. 10B is a diagram showing TFT characteristics in the TFT structure shown in FIG. 10A.
  • FIG. 11 is a graph showing characteristics when the film thickness of the amorphous silicon film of the TFT shown in FIG. 10A is changed.
  • FIG. 12 is a graph showing characteristics when the film thickness of the amorphous silicon film of the TFT shown in FIG. 10A is changed.
  • the light emitting display device is a light emitting display device in which a plurality of light emitting pixels are arranged on a substrate, and each of the light emitting pixels includes a first thin film transistor, a second thin film transistor, and a light emitting element.
  • the first thin film transistor and the second thin film transistor respectively include a gate electrode provided on the substrate, a gate insulating film provided on the gate electrode, and the gate electrode on the gate insulating film.
  • the TFT for example, a switching transistor
  • the TFT whose off-state current needs to be reduced by changing the thickness of the side contact portion of the semiconductor layer while keeping the laminated structure the same, and a current value greater than a predetermined value in the saturation region It is possible to form a TFT (for example, a drive transistor) which needs to secure a simple structure on the same substrate.
  • the doped semiconductor layer is provided so as to cover side surfaces of both ends in the channel length direction of the semiconductor layer.
  • the light emitting display device further includes, on the substrate, a plurality of data lines and power supply lines for supplying current to the light emitting pixels, and the second thin film transistor A data voltage is applied from the corresponding data line to the gate electrode, and a current corresponding to the applied data voltage is supplied to the light emitting element from the power supply line through the second thin film transistor.
  • the light emitting display device includes a plurality of scanning lines on the substrate, and the gate electrode of the first thin film transistor is connected to the corresponding scanning line, A scanning signal is supplied via the corresponding scanning line, one of the source and drain electrodes of the first thin film transistor is connected to the gate electrode of the second thin film transistor, and the scanning signal is supplied. A data voltage is applied from the corresponding data line via the first thin film transistor.
  • the semiconductor layer includes a first semiconductor layer provided on the gate insulating film, and a second semiconductor layer provided on the first semiconductor layer.
  • the first semiconductor layer is made of a crystalline semiconductor
  • the second semiconductor layer is made of an amorphous semiconductor.
  • the thicknesses of the source region and the drain region of the first semiconductor layer of the first thin film transistor are the same as the thicknesses of the source region and the drain region of the first semiconductor layer of the second thin film transistor
  • the thickness in the source region and the drain region of the second semiconductor layer of the first thin film transistor is larger than the thickness of the second semiconductor layer in the source region and the drain region of the second thin film transistor.
  • the thickness of the channel region which is a region other than the source region and the drain region in the semiconductor layer of the second thin film transistor is equal to the thickness of the semiconductor layer of the first thin film transistor.
  • the thickness in the channel region which is a region other than the source region and the drain region is larger than the thickness in the source region and the drain region.
  • the thickness of the end portion on the channel region side of the source region and the drain region of the semiconductor layer is relatively thick, the electric field formed at the end portion is relaxed, and the breakdown due to the electric field concentration is prevented. it can.
  • the thickness of the source region and the drain region and the thickness in the channel region are formed so as to change discontinuously .
  • the thickness of the source region and the drain region of the semiconductor layer of the second thin film transistor is adjusted by etching using a multi-tone mask.
  • the light emitting element is an organic electroluminescent element.
  • a plurality of light emitting pixels are arrayed on a substrate, and each of the light emitting pixels includes a first thin film transistor, a second thin film transistor, and a light emitting element.
  • a method of manufacturing a device comprising: a first step of forming gate electrodes of the first and second thin film transistors on the substrate; and a gate insulating film of the first and second thin film transistors on the gate electrode.
  • a second step of forming a semiconductor layer of the first and second thin film transistors on the gate insulating film, and a thickness of a source region and a drain region of the semiconductor layer of the second Forming a thickness smaller than the thickness in the source region and the drain region of the semiconductor layer of the thin film transistor, and forming the first and the second steps on the semiconductor layer Including the a fourth step of forming a doped semiconductor layer of the thin film transistor, and a fifth step of forming source and drain electrodes of said first and second thin film transistor to said doped semiconductor layer.
  • the thickness of the semiconductor layer of the second thin film transistor is adjusted by etching using a multi-tone mask.
  • FIG. 1A is a cross-sectional view schematically showing a configuration of Sw Tr included in the light emitting display device according to the present embodiment.
  • FIG. 1B is a cross-sectional view schematically showing a configuration of Dr Tr included in the light emitting display device according to the present embodiment.
  • the switching transistor 1 (also described as Sw Tr in the drawing) corresponds to the first thin film transistor in the present invention.
  • the switching transistor 1 is a reverse stagger TFT, as shown in FIG. 1A, and comprises an insulating substrate 10 (not shown), a gate electrode 11a, a gate insulating film 12a, a crystalline silicon film 14a and an amorphous silicon.
  • a semiconductor layer composed of a film 15a, an n + silicon film 17a, and a source / drain electrode 19b are provided.
  • the insulating substrate 10 is a substrate made of transparent glass or quartz.
  • the gate electrode 11a is provided on the insulating substrate 10, and for example, a metal such as molybdenum (Mo) or Mo alloy, a metal such as titanium (Ti), aluminum (Al) or Al alloy, copper (Cu) or Cu alloy It is composed of a metal or a metal such as silver (Ag), chromium (Cr), tantalum (Ta) or tungsten (W).
  • a metal such as molybdenum (Mo) or Mo alloy
  • a metal such as titanium (Ti), aluminum (Al) or Al alloy, copper (Cu) or Cu alloy
  • It is composed of a metal or a metal such as silver (Ag), chromium (Cr), tantalum (Ta) or tungsten (W).
  • the gate insulating film 12a is provided on the gate electrode 11b.
  • the gate insulating film 12 b is formed to cover the gate electrode 11 a, and, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxide (SiO x ) and silicon nitride It comprises a laminated structure with (SiN x ).
  • the gate insulating film 12a is formed to have a thickness of, for example, about 75 nm to 500 nm.
  • the semiconductor layer is provided on the gate insulating film 12a, and is composed of a crystalline semiconductor, ie, a crystalline silicon film 14a, and an amorphous semiconductor, ie, an amorphous silicon film 15b. Further, this semiconductor layer has a source region and a drain region in a region corresponding to the source / drain electrode 19a and a channel region in a region other than the source region and the drain region, and functions as a channel layer. Specifically, the semiconductor layer (channel layer) is formed of amorphous silicon on a crystalline silicon film 14a having a source region, a channel region, and a drain region provided corresponding to the gate electrode 11a on the gate insulating film 12a. The film 15b is stacked. The thicknesses of the source region and the drain region of the channel layer (semiconductor layer) of the switching transistor 1 are larger than the thicknesses of the source region and the drain region of the channel layer (semiconductor layer) of the driving transistor 2.
  • the crystalline silicon film 14a corresponds to a first semiconductor layer according to the present invention, and is formed on the gate insulating film 12a.
  • the crystalline silicon film 14a is a polycrystalline silicon film formed on the gate insulating film 12a, and its thickness is, for example, 30 nm.
  • an amorphous silicon film 13 (not shown) is formed on the gate insulating film 12a, and the formed amorphous silicon film 13 is polycrystalline (microcrystallization) by laser. Are also included).
  • polycrystal as used herein is a broad sense including not only a polycrystal in a narrow sense consisting of crystals of 50 nm or more but also a microcrystal in a narrow sense consisting of crystals of 50 nm or less.
  • polycrystals will be described in a broad sense.
  • the amorphous silicon film 15a corresponds to a second semiconductor layer according to the present invention, and is, for example, an amorphous silicon film formed on the crystalline silicon film 14a.
  • the thickness of the amorphous silicon film 15a is, for example, 75 nm.
  • the n + silicon film 17a is a doped semiconductor layer provided so as to cover the top surfaces of the source region and the drain region of the semiconductor layer (the amorphous silicon film 15a and the gate insulating film 12a), and functions as a contact layer. Specifically, the n + silicon film 17a is provided so as to cover the amorphous silicon film 15a and the gate insulating film 12a.
  • the n + silicon film 17a is provided to cover the side surfaces of the crystalline silicon film 14a and the amorphous silicon film 15a.
  • the n + silicon film 17a is provided so as to cover both side surfaces of the channel layer (semiconductor layer, ie, the crystalline silicon film 14a and the amorphous silicon film 15a) opposite to each other in the channel length direction.
  • the n + silicon film 17a thus provided functions as a side contact for electrically connecting the source / drain electrode 19a to the channel layer.
  • the thickness of the n + silicon film 17a is, for example, 25 nm.
  • the source / drain electrode 19a is provided on the n + silicon film 17a.
  • the source / drain electrode 19a is made of, for example, a metal such as molybdenum (Mo) or Mo alloy, a metal such as titanium (Ti), aluminum (Al) or Al alloy, a metal such as copper (Cu) or Cu alloy, Ag), chromium (Cr), tantalum (Ta) or tungsten (W) or other metal material.
  • the switching transistor 1 is configured as described above.
  • the driving transistor 2 (also described as Dr Tr in the drawing) corresponds to a second thin film transistor in the present invention.
  • the drive transistor 2 is a reverse stagger TFT, and the insulating substrate 10 (not shown), the gate electrode 11 b, the gate insulating film 12 b, the crystalline silicon film 14 b and the amorphous silicon A semiconductor layer composed of a film 15b, an n + silicon film 17b, and a source / drain electrode 19b are provided.
  • the insulating substrate 10 is a substrate made of transparent glass or quartz.
  • the gate electrode 11 b is provided on the insulating substrate 10 and is made of the same metal as the gate electrode 11 a. That is, the gate electrode 11 b is made of, for example, a metal such as molybdenum (Mo) or Mo alloy, a metal such as titanium (Ti), aluminum (Al) or Al alloy, a metal such as copper (Cu) or Cu alloy, Ag), chromium (Cr), tantalum (Ta) or tungsten (W) or other metals.
  • Mo molybdenum
  • Mo molybdenum
  • Mo molybdenum
  • Mo titanium
  • Al aluminum
  • Al aluminum
  • a metal such as copper (Cu) or Cu alloy
  • Ag chromium
  • Ta tantalum
  • W tungsten
  • the gate insulating film 12 b is provided on the gate electrode 11 b.
  • the gate insulating film 12b is made of the same material as the gate insulating film 12a, and is formed to cover the gate electrode 11b. That is, the gate insulating film 12b has a laminated structure of silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxide (SiO x ) and silicon nitride (SiN x ), and the same material is used for the gate insulating film 12a. It is configured.
  • the gate insulating film 12b is formed to have a thickness of, for example, about 75 nm to 500 nm.
  • the semiconductor layer is provided on the gate insulating film 12b, and is composed of a crystalline silicon film 14b and an amorphous silicon film 15b.
  • the semiconductor layer also has a source region and a drain region in the region corresponding to the source / drain electrode 19b, and further has a channel region in the region other than the source region and the drain region, and functions as a channel layer.
  • a semiconductor layer (channel layer) is provided on the gate insulating film 12b corresponding to the gate electrode 11b, and an amorphous silicon film is formed on the crystalline silicon film 14b having a source region, a channel region, and a drain region. 15b is stacked.
  • the thicknesses of the source region and the drain region of the semiconductor layer (channel layer) of the drive transistor 2 are thinner (smaller) than the thickness of the semiconductor layer (channel layer) of the switching transistor 1. Since the thickness of the channel region (central portion) of the semiconductor layer (channel layer) is relatively thicker than the thicknesses of the source region and the drain region of the semiconductor layer (channel layer) as described above, the semiconductor layer (channel layer) The electric field formed is relaxed, and the breakdown due to the electric field concentration can be prevented. That is, off current can be suppressed.
  • the crystalline silicon film 14 b is formed on the gate insulating film 12 b.
  • the crystalline silicon film 14 b is a polycrystalline silicon film formed on the gate insulating film 12 b and has a thickness of, for example, 30 nm.
  • an amorphous silicon film 13 (not shown) is formed, and the formed amorphous silicon film 13 is polycrystallized (including microcrystallization) by a laser. It is formed by
  • the amorphous silicon film 15 b is, for example, an amorphous silicon film formed on the crystalline silicon film 14 b.
  • the film thickness of the amorphous silicon film 15b is, for example, 30 nm in the source region and the drain region, and is, for example, 75 nm in the channel region.
  • the thicknesses of the source region and the drain region of the semiconductor layer (in this case, the amorphous silicon film 15b) of the drive transistor 2 are respectively from the channel region side (the central portion of the semiconductor layer) to the opposite side of the channel region (semiconductor Change discontinuously towards the outer periphery of the layer).
  • the thicknesses of the source and drain regions and the thickness in the channel region are formed to change discontinuously. That is, the thickness of the amorphous silicon film 15b is formed thinner in the region corresponding to the source / drain electrode 19b than in the region corresponding to the source / drain electrode 19a of the amorphous silicon film 15a in the switching transistor 1 In the region (channel region) corresponding to the electrode 11 b, the region corresponding to the gate electrode 11 b of the amorphous silicon film 15 a in the switching transistor 1 is the same.
  • the n + silicon film 17b is a doped semiconductor layer provided so as to cover the upper surfaces of the source region and the drain region of the semiconductor layer (the amorphous silicon film 15b and the gate insulating film 12b), and functions as a contact layer. Specifically, the n + silicon film 17 b is provided so as to cover the amorphous silicon film 15 b and the gate insulating film 12 b.
  • the n + silicon film 17 b is provided to cover the side surfaces of the crystalline silicon film 14 b and the amorphous silicon film 15 b.
  • the n + silicon film 17 b is provided so as to cover the side surfaces of both ends in the channel length direction of the channel layer (semiconductor layer, ie, the crystalline silicon film 14 b and the amorphous silicon film 15 b).
  • the n + silicon film 17 b thus provided functions as a side contact for electrically conducting the source / drain electrode 19 b and the channel layer.
  • the thickness of the n + silicon film 17 b is, for example, 25 nm.
  • the source / drain electrode 19 b is provided on the n + silicon film 17 b and is made of the same material as the source / drain electrode 19 a. That is, the source / drain electrode 19b is made of, for example, a metal such as molybdenum (Mo) or Mo alloy, a metal such as titanium (Ti), aluminum (Al) or Al alloy, a metal such as copper (Cu) or Cu alloy, or It is made of a metal material such as silver (Ag), chromium (Cr), tantalum (Ta) or tungsten (W).
  • Mo molybdenum
  • Mo molybdenum
  • Mo molybdenum
  • Ti titanium
  • Al aluminum
  • Cu copper
  • It is made of a metal material such as silver (Ag), chromium (Cr), tantalum (Ta) or tungsten (W).
  • the drive transistor 2 is configured.
  • FIG. 2 is a view showing an equivalent circuit of the light emitting display according to the embodiment of the present invention.
  • the light emitting display device shown in FIG. 2 has a plurality of light emitting pixels arranged on the insulating substrate 10, and displays an image based on a video signal which is a luminance signal input to the light emitting display device from the outside.
  • a video signal which is a luminance signal input to the light emitting display device from the outside.
  • the details of the circuit configuration of each of the plurality of light emitting pixels included in the light emitting display device will be described below.
  • Each light emitting pixel includes a switching transistor 1, a driving transistor 2, a data line 3, a scanning line 4, a high voltage power supply line 8, a low voltage power supply line 9, a capacitance 6, and an organic EL element 7.
  • a switching transistor 1 a driving transistor 2
  • data line 3 a scanning line 4
  • a high voltage power supply line 8 a low voltage power supply line 9
  • a capacitance 6 a capac
  • the switching transistor 1 In the switching transistor 1, one electrode of the source / drain electrode 19 a is connected to the data line 3, the other electrode of the source / drain electrode 19 a is connected to the capacitance 6, and the gate electrode 11 a is connected to the scanning line 4 .
  • the switching transistor 1 switches conduction and non-conduction between the data line 3 and the capacitance 6 by supplying a scanning signal via the scanning line 4.
  • the gate electrode 11 b of the drive transistor 2 is connected to one of the source / drain electrode 19 a of the switching transistor 1, and is connected to the data line 3 via the switching transistor 1.
  • one (source electrode) of the source / drain electrode 19 b is connected to the anode of the organic EL element 7, and the other (drain electrode) of the source / drain electrode 19 b is connected to the high voltage side power supply line 8. It is done.
  • a data voltage is applied to the gate electrode 11 b of the drive transistor 2 from the data line 3 via the switching transistor 1, and a current corresponding to the applied data voltage flows to the organic EL element 7 to emit light.
  • the high voltage side power supply line 8 is a power supply line for supplying a large current to the drive transistor 2 and the organic EL element 7.
  • the voltage supplied to the high voltage side power supply line 8 is Vdd, for example, 20V.
  • the data line 3 is a wiring used to transmit to the organic EL element 7 a data voltage (magnitude of voltage value) that determines the brightness of the pixel of the organic EL element 7.
  • the scanning line 4 is a wiring used to transmit a scanning signal that determines the switch (ON / OFF) of the pixel of the organic EL element 7 to the organic EL element 7.
  • the capacitance 6 holds a voltage value (charge) for a fixed time.
  • the organic EL element 7 corresponds to the light emitting element in the present invention, and emits light by the driving current of the driving transistor 2. That is, the organic EL element 7 emits light when a current (drive current) is supplied from the high voltage side power supply line 8 through the drive transistor 2.
  • the cathode of the organic EL element 7 is connected to the low voltage side power supply line 9, and the anode is connected to the source electrode of the drive transistor 2.
  • the voltage supplied to the low voltage side power supply line 9 is Vss, and is 0 V, for example.
  • FIG. 3 is a flowchart showing manufacturing steps of the light emitting display device according to the embodiment of the present invention.
  • 4A to 4J are views for explaining a method of manufacturing a light emitting display device according to the embodiment of the present invention.
  • gate electrodes of the switching transistor 1 and the driving transistor 2 are formed on the insulating substrate 10 (S1).
  • the metal film 11 of MoW is deposited on the insulating substrate 10 by sputtering, and the gate electrode 11a in the switching transistor 1 region and the gate electrode 11b in the driving transistor 2 region by capacitance and etching.
  • An electrode 11c at 6 and a metal 11d of the wiring portion are formed (FIG. 4A).
  • the metal 11 d of the wiring portion is, for example, a wiring including the data line 3, the scanning line 4, the high voltage side power supply line 8, the low voltage side power supply line 9 and the like.
  • a region to be the switching transistor 1 after manufacturing is described as a switching transistor 1 region
  • a region to be a driving transistor 2 after manufacturing is described as a driving transistor 2 region.
  • the gate insulating film 12 of the switching transistor 1 and the driving transistor 2 is formed on the gate electrode (S2). Then, on the gate insulating film 12, the semiconductor layers of the switching transistor 1 and the drive transistor 2 are gate-insulated so that the thicknesses of the source region and the drain region of the semiconductor layer of the switching transistor 1 become larger than the thicknesses of the drive transistor 2. Semiconductor layers having different thicknesses are formed on the film 12 (S3).
  • the insulating substrate 10, the gate electrode 11a, the gate electrode 11b, the electrode 11c, and the metal 11d are covered on the gate electrode 11a, the gate electrode 11b, the electrode 11c, and the metal 11d by plasma CVD.
  • a gate insulating film 12 is formed, and an amorphous silicon film 13 is continuously formed on the formed gate insulating film 12 (FIG. 4B).
  • the gate insulating film 12 has a laminated structure of silicon oxide (SiO 2 ) and silicon nitride (SiN x ).
  • the gate insulating film 12 is formed to have a thickness of about 75 to 500 nm, and the amorphous silicon film 13 is formed to have a thickness of, for example, 30 nm.
  • the amorphous silicon film 13 is converted to a crystalline silicon film 14 by laser annealing. More specifically, the formed amorphous silicon film 13 is subjected to a dehydrogenation treatment, and then the amorphous silicon film 13 is crystallized by laser (including microcrystals) to form crystals. Quality silicon film 14 is formed (FIG. 4C).
  • an amorphous silicon film 15 is formed on the formed crystalline silicon film 14, and the film thickness of the channel layer region (semiconductor layer region) is adjusted by etching using a high gradation mask.
  • an amorphous silicon film 15 is formed on the crystalline silicon film 14 by plasma CVD, and a photoresist 16 is applied on the formed amorphous silicon film 15.
  • the amorphous silicon film 15 is formed to have a thickness of, for example, about 75 nm.
  • a SC mask for example, a high gradation mask such as a halftone mask
  • the crystalline silicon film 14 and the amorphous silicon film 15 are etched.
  • dry etching is used for the etching.
  • the etching gas for example, a gas containing fluorine (F), chlorine (Cl), or a mixed gas thereof is used.
  • the SC mask is a mask for simultaneously patterning the crystalline silicon film 14 and the amorphous silicon film 15, and here, a high gradation mask such as a halftone mask is used.
  • a region to be a channel layer in the switching transistor 1 region (a region to be a semiconductor layer) and a region to be a channel layer in the driving transistor 2 region (a region to be a semiconductor layer) are left.
  • the region to be the channel layer (the region to be the semiconductor layer) and the region to be the channel layer in the drive transistor 2 region (the region to be the semiconductor layer) are formed to have different thicknesses (FIG. 4E).
  • FIGS. 5A and 6A are diagrams for explaining in detail the process of forming semiconductor layers of different film thicknesses on the gate insulating film 12.
  • FIG. FIGS. 5A and 6A are diagrams for explaining the step of adjusting the film thickness of the amorphous silicon film 15 in the switching transistor 1 region, and FIGS. 5B and 6B are amorphous silicon in the driving transistor 2 region.
  • FIG. 7 is a view for explaining a process of adjusting the film thickness of the film 15;
  • the applied photoresist is exposed with a high gradation mask to leave a photoresist 16a covering the entire channel layer region with a similar thickness.
  • the applied photoresist is exposed by using a high gradation mask to leave the photoresist 16b functioning as a halftone mask.
  • the photoresist 16b is left so as to have the same thickness as the photoresist 16a in the region inside the channel layer region, and to be thinner than the photoresist 16a in the region outside the channel layer region, and the halftone mask Act as.
  • the crystalline silicon film 14a and the amorphous silicon film 15a in the channel layer region remain with the thickness as they were formed. That is, in the switching transistor 1 region, the thickness of the crystalline silicon film 14a remains at 30 nm, and the thickness of the amorphous silicon film 15a remains at 75 nm.
  • the photoresist 16b is made to have a thickness different from the thickness of the amorphous silicon film 15b in the region inside the channel layer region and the thickness of the amorphous silicon film 15b in the region outside the channel layer region. Act as a halftone mask to etch into.
  • the thickness of the amorphous silicon film 15b is the same as the region outside and inside the channel layer region. The thickness is different in the area of That is, in the drive transistor 2 region, the thickness of the crystalline silicon film 14 b is 30 nm, which is the same as the thickness of the crystalline silicon film 14 a in the switching transistor 1 region.
  • the thickness of the amorphous silicon film 15b is 30 nm in the region outside the channel layer region, and is 75 nm the same as the thickness of the amorphous silicon film 15a in the switching transistor 1 region inside the channel layer region.
  • the thickness of the channel layer region (specifically, the amorphous silicon film 15a) in the switching transistor 1 region and the channel layer region in the driving transistor 2 region. (Specifically, the thickness of the amorphous silicon film 15b) is formed to be different.
  • doped semiconductor layers of the switching transistor 1 and the driving transistor 2 that is, contact layers are formed on the semiconductor layer (S4).
  • the photoresist 16a and the photoresist 16b are peeled off, and aqueous cleaning is performed.
  • an amorphous silicon film is formed by plasma CVD and doped with an element of Group V such as phosphorus (P), for example, to form a doped semiconductor layer, ie, an n + silicon film 17.
  • the n + silicon film 17 is formed to a thickness of, for example, 25 nm and functions as a contact layer.
  • a photoresist 18 is applied to the formed n + silicon film 17 (contact layer) to perform exposure.
  • the photoresist 18 in the region to be etched is peeled (ashed) (FIG. 4F).
  • the n + silicon film 17 (contact layer) in the region to be etched and the gate insulating film 12 are etched (FIG. 4G).
  • dry etching is used for the etching.
  • a mixed gas of sulfur hexafluoride (SF 6) and chlorine (Cl) is used as an etching gas.
  • the gate insulating film 12 is dry etched, if the gate insulating film 12 is made of SiO 2 , for example, a mixed gas of carbon trifluoride (CF 3 ) and oxygen (O) is used.
  • CF 3 carbon trifluoride
  • oxygen (O) oxygen
  • SiN SiN
  • a mixed gas of sulfur hexafluoride (SF 6 ), oxygen (O) and helium (He) is used. Then, after the etching, the photoresist 18 is peeled off.
  • source / drain electrodes of the switching transistor 1 and the driving transistor 2 are formed on the doped semiconductor layer (S5).
  • the metal 19 is sputtered on the formed n + silicon film 17 (more specifically, on the n + silicon film 17 and the exposed and exposed gate electrode 11b, the electrode 11c and the metal 11d). accumulate.
  • the metal 19 to be deposited is, for example, MoW / Al-0.5 wt% Cu / MoW: 80 nm / 300 nm / 20 nm.
  • a photoresist 20 is applied to the deposited metal 19 and exposed to light, thereby peeling (ashing) the photoresist 20 in the region to be etched (FIG. 4H).
  • the metal 19 in the region to be etched is etched (FIG. 4I).
  • wet etching is used for the etching
  • mixed acid such as aqua regia is used for the etching solution, for example.
  • the dry etching gas a mixed gas of, for example, sulfur hexafluoride (SF 6 ) and chlorine (Cl) is used as described above.
  • the light emitting display is manufactured by peeling off the photoresist 20 (FIG. 4J).
  • the switching transistor 1, the driving transistor 2, the capacitance 6, and the wiring portion can be easily and collectively formed.
  • the thicknesses of the source region and the drain region of the semiconductor layer of the driving transistor 2 can be adjusted by etching using a multi-tone mask (halftone mask). That is, it is possible to form the switching transistor 1 and the driving transistor 2 having semiconductor layers different in film thickness using a halftone mask as the SC mask. As a result, reduction of the off current can be realized in the state where the on current is secured in the switching transistor 1, and a sufficient on current can be secured in the drive transistor 2.
  • the switching transistor 1 achieves the reduction of the off current while securing the on current, and the driving transistor 2 has the effect of securing the on current.
  • the principle to be obtained will be described.
  • FIG. 7 and FIG. 8 are graphs showing the TFT characteristics of a general thin film transistor.
  • FIG. 7 shows the relationship between the drain current Id and the gate voltage Vg, that is, the behavior of the drain current Id when the gate voltage Vg is changed at a predetermined source-drain voltage (Vds).
  • Vds source-drain voltage
  • the vertical axis represents the drain current Id
  • the horizontal axis represents the gate voltage Vg (V).
  • FIG. 7 shows the relationship between the drain current Id and the gate voltage Vg, that is, the behavior of the drain current Id when the gate voltage Vg is changed at a predetermined source-drain voltage (Vds).
  • Vds source-drain voltage
  • drain current Id shows the relationship between the drain current Id and the drain voltage Vd, that is, the behavior of the drain current Id when the drain voltage Vd is changed at a predetermined gate voltage Vg.
  • the drain current Id (A) is taken on the vertical axis
  • the drain voltage Vd (V) is taken on the horizontal axis.
  • the switching transistor 1 is basically used in the linear region shown in FIGS. 7 and 8 (the region indicated by a dotted line in the drawings).
  • the linear region is a region in which the value (Vg ⁇ Vth) of the gate voltage Vg from the threshold voltage Vth exceeds the source-drain voltage (Vds). That is, it is a region proportional to the gate voltage Vg to which the drain voltage Vd is applied, and is a region where Vg-Vth> Vds.
  • the switching transistor 1 in order to hold the charge written in the capacitance 6, the switching transistor 1 needs to have the off current in the off region as low as, for example, 1 pA or less.
  • the drive transistor 2 is basically used in the saturation region (region indicated by a line in the drawings) shown in FIGS. 7 and 8.
  • the saturated region is a region where the source-drain voltage (Vds) is larger than the value (Vg ⁇ Vth) of the gate voltage Vg from the threshold voltage Vth.
  • the drive transistor 2 since the drive transistor 2 is used to supply a current to the organic EL element 7 as shown in FIG. 2, the drive transistor 2 does not require an off current like the switching transistor 1, but the organic EL It is necessary to be able to supply a current amount in the current range (0.5 nA to 5 ⁇ A) corresponding to the current-luminance characteristics of the element 7. That is, the drive transistor 2 needs to secure the on current in the above current range in the saturation region.
  • FIG. 9A shows a TFT with side contacts.
  • FIG. 9B is a diagram showing the characteristics of the TFT shown in FIG. 9A.
  • FIG. 10A is a diagram showing a TFT structure without side contact.
  • FIG. 10B is a diagram showing TFT characteristics in the TFT structure shown in FIG. 10A.
  • the TFT shown in FIG. 9A is a reverse stagger TFT, and is provided on an insulating substrate 110 (not shown) made of transparent glass or quartz, a gate electrode 111 provided on the insulating substrate 110, and a gate electrode 111.
  • An n + silicon film 117 provided so as to cover the side surface of the film 115 and a source / drain electrode 119 are provided.
  • FIG. 9B shows the relationship between the drain current Id and the gate voltage Vg, where the ordinate represents the drain current Id (A), and the gate voltage Vg is changed at different source-drain voltages (Vds). The behavior of the drain current Id is shown.
  • the vertical axis is the drain current Id, and the horizontal axis is the gate voltage Vg (V).
  • the TFT shown in FIG. 10A shows a structure without side contact in which the crystalline silicon film 114 and the n + silicon film 117 are not in contact with each other.
  • this embodiment is the same as the TFT shown in FIG. 9A except that the length of the crystalline silicon film 114 (channel layer) is short, and the others are the same.
  • FIG. 10B shows the relationship between the drain current Id and the drain voltage Vd, and shows the behavior of the drain current Id when the drain voltage Vd is changed at different gate voltages Vg.
  • the drain current Id (A) is taken on the vertical axis
  • the drain voltage Vd (V) is taken on the horizontal axis.
  • FIG. 10B shows a case where the length of the crystalline silicon film 114 (channel layer) is further changed to three.
  • the switching transistor 1 since the switching transistor 1 is basically used in a linear region, it is preferable to have a side contact. Further, as described above, the switching transistor 1 and the driving transistor 2 in the first embodiment have side contacts.
  • 11 and 12 are diagrams showing characteristics when the film thickness of the amorphous silicon film of the TFT shown in FIG. 10A is changed.
  • FIG. 11 shows the relationship between the drain current Id and the drain voltage Vds, where the vertical axis is the drain current Id (A), and the horizontal axis is the drain voltage Vds (V). Specifically, when the film thickness of the amorphous silicon film 115 is 0 nm and 30 nm, the behavior of the drain current Id when the drain voltage Vds is changed at a constant (2 V) gate voltage Vg is shown.
  • FIG. 12 shows the relationship between the drain current Id and the gate voltage Vg, and the vertical axis represents the drain current Id (A).
  • the thickness of the amorphous silicon film 115 in the SD (source / drain) region of the amorphous silicon film 15a in order to reduce the off current.
  • the drive transistor 2 it can be seen that it is effective to increase the thickness of the amorphous silicon film 115 in the SD region of the amorphous silicon film 15 a in the drive transistor 2 in order to obtain an on current.
  • the switching transistor 1 and the driving transistor 2 having semiconductor layers having different thicknesses of the amorphous silicon film in the SD region by using the halftone mask as the SC mask.
  • the switching transistor 1 can ensure the on characteristics in the linear region, in particular.
  • the switching transistor has a side contact structure for securing the on current in the linear region, and the thickness of the amorphous silicon film 15a is increased to reduce the off current.
  • the driving transistor 2 the film thickness of the amorphous silicon film 15b is reduced in order to secure the on current in the saturation region.
  • the switching transistor 1 can realize the reduction of the off current while securing the on current, and the driving transistor 2 can ensure the sufficient on current.
  • the on current of the drive transistor is sufficiently secured while the reduction of the off current is realized in the state where the on current of the switching transistor 1 is secured with the same number of process processing as the conventional. It also has the effect of being able to
  • the manufacturing method of the light emitting display device and the light emitting display device of the present invention has been described based on the embodiments, the present invention is not limited to the embodiments. Without departing from the spirit of the present invention, various modifications that may occur to those skilled in the art may be made to the present embodiment, or a form constructed by combining components in different embodiments is also included in the scope of the present invention. .
  • the present invention is applicable to a light emitting display device and a method of manufacturing the same, and in particular to a light emitting display device such as a liquid crystal display device or an organic EL display device and a method of manufacturing the same.

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Abstract

本発明の発光表示装置は、線形領域のＴＦＴ特性（オン電流）を確保するために、サイドコンタクト構造を採用し、スイッチングトランジスタを構成するＴＦＴでは、オフ電流を下げるために、ソース・ドレイン電極に対応する領域の半導体層（チャネル層）を厚くする一方で、駆動トランジスタを構成するＴＦＴではオン電流を稼ぐために、ソース・ドレイン電極に対応する領域の半導体層（チャネル層）を薄くする。そして、これらの構造を、ハーフトーンマスクを用いて製造する。それにより、スイッチングトランジスタではオフ電流を抑制し、駆動トランジスタではオン電流を確保することができる

Description

発光表示装置及びその製造方法
　本発明は、画像を表示する発光表示装置及びその製造方法に関し、特に有機ＥＬディスプレイや有機ＥＬ素子を駆動するための薄膜トランジスタを備える発光表示装置及びその製造方法に関する。
　近年、液晶表示装置に変わる次世代フラットパネルディスプレイの一つとして有機材料のＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ表示装置が注目されている。有機ＥＬ表示装置は、電圧駆動型の液晶表示装置とは異なり電流駆動型のデバイスであり、アクティブマトリクス型とパッシブマトリクス型とがある。
　例えばアクティブマトリクス型の有機ＥＬ表示装置では、各画素に設置された有機ＥＬ素子に電流を流して、有機ＥＬ素子を発光させることにより画像を表示する。そして、有機ＥＬ素子に流す電流量は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）で制御される。
　そして、このような薄膜トランジスタ（以下、ＴＦＴと記載）のチャネル層として、例えばアモルファスシリコン膜（非晶質シリコン膜）が用いられていたが、ＴＦＴの駆動能力を上げるため、チャネル層の非晶質シリコン膜を（微）結晶化して結晶質シリコン膜にする研究・開発がなされている。
　ところで、上記ＴＦＴは、有機ＥＬ表示装置の画素回路において、有機ＥＬ素子に駆動電流を供給するための駆動トランジスタと、電流駆動トランジスタのゲート電極に駆動電流の大きさに応じたデータ信号を供給するためのスイッチングトランジスタを構成している。そして、スイッチングトランジスタでは特に低いオフ電流が要求され、駆動トランジスタで有機ＥＬ素子を駆動するための電流（移動度）すなわちオン電流が要求される。しかし、ＴＦＴのチャネル層部分を微結晶化して、ＴＦＴの駆動電流（移動度）をあげると、ＴＦＴのオフ電流が高くなってしまう。
　それに対して、スイッチングトランジスタを構成するＴＦＴでは、チャネル層に非晶質半導体を用い、駆動トランジスタを構成するＴＦＴでは、チャネル層に結晶質シリコン膜を用いる技術が開示されている（例えば、特許文献１）。
特開２００７－２１９５１３号公報
　しかしながら、ＴＦＴのチャネル層に非晶質シリコン膜を用いた場合、非晶質シリコン膜のバンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低い。反対に、ＴＦＴのチャネル層に結晶質シリコン膜を用いた場合では、移動度が高いのでオン電流は大きいものの、結晶質シリコン膜の粒界及び欠陥の存在によりオフ電流も高い。
　そのため、チャネル層を結晶質シリコン膜からなるチャネル層と非晶質シリコン膜からなるチャネル層との二層構造にしたＴＦＴが提案されている。この提案によれば、チャネル層を結晶質シリコン膜からなるチャネル層と非晶質シリコン膜からなるチャネル層との二層構造とすることで、相互の利点が作用して、単層の非晶質非晶質シリコン膜からなるチャネル層の場合に比較してオン電流も高く、単層の結晶質シリコン膜からなるチャネル層の場合に比較してオフ電流が低いという特性が、理想的には得られるとされている。
　しかし、ＴＦＴのチャネル層の２層のうちの１層（下層）を結晶質シリコン膜として、ＴＦＴの駆動電流（移動度）をあげると、ＴＦＴのオフ電流が高くなる。オフ電流を抑えるためにはもう一層（上層）の非晶質シリコン膜の膜厚を厚くする必要があるが、これによってＴＦＴの見かけ上の移動度が低下し、駆動能力が低下するという課題がある。
　また、有機ＥＬ表示装置を駆動する際には、スイッチングトランジスタでは特に低いオフ電流が要求され、駆動トランジスタでは有機ＥＬ素子を駆動するための電流（移動度）すなわちオン電流の確保が要求されるものの、これを同一のＴＦＴ製造プロセスで実現するのは困難である。そのため、有機ＥＬ表示装置において、スイッチングトランジスタと駆動トランジスタとを別プロセスで製造すると製造プロセスが複雑になり、製造コストが増加するという課題もある。
　本発明は、上記の問題点を鑑みてなされたもので、スイッチングトランジスタではオフ電流を抑制し、駆動トランジスタではオン電流を確保することができる発光表示装置及びその製造方法を提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係る発光表示装置は、線形領域のＴＦＴ特性（オン電流）を確保するために、サイドコンタクト構造を採用し、スイッチングトランジスタを構成するＴＦＴでは、オフ電流を下げるために、ソース・ドレイン電極に対応する領域の半導体層（チャネル層）を厚くする一方で、駆動トランジスタを構成するＴＦＴではオン電流を稼ぐために、ソース・ドレイン電極に対応する領域の半導体層（チャネル層）を薄くする。そして、これらの構造を、ハーフトーンマスクを用いて製造する。
　本発明によれば、スイッチングトランジスタではオフ電流を抑制し、駆動トランジスタではオン電流を確保することができる発光表示装置及びその製造方法を実現できる。さらに、従来と同じプロセス処理数で、スイッチングトランジスタを構成するＴＦＴのオン電流を確保した状態で、オフ電流の低減化を実現し、かつ、駆動トランジスタを構成するＴＦＴのオン電流を確保することができるという効果を奏する。
図１Ａは、本実施の形態における発光表示装置が備えるＳｗ　Ｔｒの構成を模式的に示す断面図である。 図１Ｂは、本実施の形態における発光表示装置が備えるＤｒ　Ｔｒの構成を模式的に示す断面図である。 図２は、本発明の実施の形態に係る発光表示装置の等価回路を示す図である。 図３は、本発明の実施の形態に係る発光表示装置の製造工程を示すフローチャートである。 図４Ａは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｂは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｃは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｄは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｅは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｆは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｇは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｈは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｉは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図４Ｊは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。 図５Ａは、スイッチングトランジスタ１領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。 図５Ｂは、駆動トランジスタ２領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。 図６Ａは、スイッチングトランジスタ１領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。 図６Ｂは、駆動トランジスタ２領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。 図７は、一般的な薄膜トランジスタのＴＦＴ特性を示すグラフである。 図８は、一般的な薄膜トランジスタのＴＦＴ特性を示すグラフである。 図９Ａは、サイドコンタクトを有するＴＦＴを示す図である。 図９Ｂは、図９Ａに示すＴＦＴにおける特性を示す図である。 図１０Ａは、サイドコンタクトを有さないＴＦＴ構造を示す図である。 図１０Ｂは、図１０Ａに示すＴＦＴ構造におけるＴＦＴ特性を示す図である。 図１１は、図１０Ａに示すＴＦＴが有する非晶質シリコン膜の膜厚を変化させた場合の特性を示す図である。 図１２は、図１０Ａに示すＴＦＴが有する非晶質シリコン膜の膜厚を変化させた場合の特性を示す図である。
　第１の態様の発光表示装置は、基板上に複数の発光画素が配列され、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置であって、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタはそれぞれ、前記基板上に設けられたゲート電極と、該ゲート電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に該ゲート電極に対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する半導体層と、該半導体層のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層と、該ドープ半導体層上に設けられたソース及びドレイン電極とを具備し、前記第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも大きい。
　本態様によれば、積層構造は同様のまま、半導体層のサイドコンタクト部分の厚みを変えるだけで、オフ電流を下げる必要のあるＴＦＴ（例えば、スイッチングトランジスタ）と、飽和領域において所定以上の電流値を確保する必要のあるＴＦＴ（例えば、駆動トランジスタ）とを同一基板上に簡便な構造で形成することができる。
　第２の態様の発光表示装置は、前記ドープ半導体層は、前記半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられている。
　第３の態様の発光表示装置は、前記発光表示装置は、さらに、前記基板上に、複数のデータ線と、前記発光画素に電流を供給するための電源線とを備え、前記第２の薄膜トランジスタのゲート電極は、対応するデータ線からデータ電圧が印加され、前記発光素子には、前記電源線から前記第２の薄膜トランジスタを介して、印加された前記データ電圧に応じた電流が供給される。
　第４の態様の発光表示装置は、前記発光表示装置は、前記基板上に、複数の走査線を備えており、前記第１の薄膜トランジスタのゲート電極は、対応する走査線と接続されており、前記対応する走査線を介して走査信号が供給され、前記第２の薄膜トランジスタのゲート電極には、前記第１の薄膜トランジスタのソース・ドレイン電極の一方が接続されており、前記走査信号が供給された前記第１の薄膜トランジスタを介して、前記対応するデータ線からデータ電圧が印加される。
　第５の態様の発光表示装置は、前記半導体層は、前記ゲート絶縁膜上に設けられた第１半導体層と、該第１半導体層上に設けられた第２半導体層とからなり、前記第１半導体層は、結晶質の半導体からなり、前記第２半導体層は、非晶質の半導体からなる。
　第６の態様の発光表示装置は、前記第１の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みと同じであり、前記第１の薄膜トランジスタの第２半導体層の前記ソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの前記ソース領域及びドレイン領域の第２半導体層の厚みよりも大きい。
　第７の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層におけるソース領域及びドレイン領域以外の領域であるチャネル領域の厚みは、前記第１の薄膜トランジスタの半導体層の厚みと等しい。
　第８の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層では、ソース領域及びドレイン領域における厚みより、当該ソース領域及びドレイン領域以外の領域であるチャネル領域における厚みのほうが大きい。
　本態様によれば、半導体層のソース領域及びドレイン領域のチャネル領域側の端部の厚みが相対的に厚いので、端部に形成される電界が緩和され、電界集中による破壊を防止することができる。
　第９の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層では、前記ソース領域及びドレイン領域の厚みと、前記チャネル領域における厚みとは、不連続的に変化するように形成されている。
　第１０の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域の厚みは、多階調マスクを用いたエッチングによって調整されて形成されている。
　第１１の態様の発光表示装置は、前記発光素子は、有機エレクトロルミネッセンス素子である。
　第１２の態様の発光表示装置の製造方法は、基板上に複数の発光画素が配列され、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置の製造方法であって、前記基板上に、前記第１及び第２の薄膜トランジスタのゲート電極を形成する第１の工程と、前記ゲート電極上に前記第１及び第２の薄膜トランジスタのゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜上に前記第１及び第２の薄膜トランジスタの半導体層を、該第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みが、該第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも小さくなるように形成する第３の工程と、前記半導体層上に前記第１及び第２の薄膜トランジスタのドープ半導体層を形成する第４の工程と、前記ドープ半導体層上に前記第１及び第２の薄膜トランジスタのソース・ドレイン電極を形成する第５の工程とを含む。
　第１３の態様の発光表示装置の製造方法は、前記第３の工程において、多階調マスクを用いたエッチングによって、前記第２の薄膜トランジスタの半導体層の厚みを調整する。
　（実施の形態１）
　図１Ａは、本実施の形態における発光表示装置が備えるＳｗ　Ｔｒの構成を模式的に示す断面図である。図１Ｂは、本実施の形態における発光表示装置が備えるＤｒ　Ｔｒの構成を模式的に示す断面図である。
　スイッチングトランジスタ１（図中、Ｓｗ　Ｔｒとも記載）は、本発明における第１の薄膜トランジスタに相当する。スイッチングトランジスタ１は、図１Ａに示すように、逆スタガ型のＴＦＴであり、絶縁基板１０（不図示）と、ゲート電極１１ａと、ゲート絶縁膜１２ａと、結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａから構成される半導体層と、ｎ＋シリコン膜１７ａと、ソース・ドレイン電極１９ｂとを備える。
　絶縁基板１０は、透明なガラスまたは石英から構成されている基板である。
　ゲート電極１１ａは、絶縁基板１０上に設けられ、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属から構成されている。
　ゲート絶縁膜１２ａは、ゲート電極１１ｂ上に設けられている。具体的には、ゲート絶縁膜１２ｂは、ゲート電極１１ａを覆うように形成されており、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または、酸化シリコン（ＳｉＯｘ）と窒化シリコン（ＳｉＮｘ）との積層構造から構成される。また、ゲート絶縁膜１２ａは、例えば７５ｎｍ～５００ｎｍ程度の厚さに形成されている。
　半導体層は、ゲート絶縁膜１２ａ上に設けられ、結晶質の半導体すなわち結晶質シリコン膜１４ａと非晶質の半導体すなわち非晶質シリコン膜１５ｂとから構成される。また、この半導体層は、ソース・ドレイン電極１９ａに対応する領域にソース領域及びドレイン領域とソース領域及びドレイン領域以外の領域にチャネル領域とを有し、チャネル層として機能する。具体的には、半導体層（チャネル層）は、ゲート絶縁膜１２ａ上にゲート電極１１ａに対応して設けられたソース領域、チャネル領域及びドレイン領域を有する結晶質シリコン膜１４ａに、非晶質シリコン膜１５ｂが積層されている。そして、スイッチングトランジスタ１のチャネル層（半導体層）のソース領域及びドレイン領域における厚みは、駆動トランジスタ２のチャネル層（半導体層）のソース領域及びドレイン領域における厚みよりも大きい。
　結晶質シリコン膜１４ａは、本発明に係る第１半導体層に相当し、ゲート絶縁膜１２ａ上に形成されている。また、結晶質シリコン膜１４ａは、ゲート絶縁膜１２ａ上に形成された多結晶のシリコン膜であり、その厚みは、例えば３０ｎｍである。この結晶質シリコン膜１４ａは、ゲート絶縁膜１２ａ上に非晶質シリコン膜１３（不図示）が成膜され、成膜された非晶質シリコン膜１３がレーザにより多結晶質化（微結晶化も含む）されることにより形成される。なお、ここで言う多結晶とは、５０ｎｍ以上の結晶からなる狭義の意味での多結晶だけでなく、５０ｎｍ以下の結晶からなる狭義の意味での微結晶を含んだ広義の意味としている。以下、多結晶を広義の意味として記載する。
　非晶質シリコン膜１５ａは、本発明に係る第２半導体層に相当し、結晶質シリコン膜１４ａ上に形成された例えばアモルファスシリコン膜である。また、非晶質シリコン膜１５ａの厚みは、例えば７５ｎｍである。
　ｎ＋シリコン膜１７ａは、半導体層（非晶質シリコン膜１５ａ及びゲート絶縁膜１２ａ）のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層であり、コンタクト層として機能する。具体的には、ｎ＋シリコン膜１７ａは、非晶質シリコン膜１５ａ及びゲート絶縁膜１２ａを覆うように設けられている。
　また、ｎ＋シリコン膜１７ａは、結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａの側面を覆うように設けられている。言い換えると、ｎ＋シリコン膜１７ａは、チャネル層（半導体層すなわち結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａ）のチャネル長さ方向に対向する両側面を被覆するように設けられている。そして、ｎ＋シリコン膜１７ａは、このように設けられることで、ソース・ドレイン電極１９ａとチャネル層とを電気的に導通させるサイドコンタクトとして機能する。ここで、ｎ＋シリコン膜１７ａの厚みは、例えば２５ｎｍである。
　ソース・ドレイン電極１９ａは、ｎ＋シリコン膜１７ａ上に設けられている。ソース・ドレイン電極１９ａは、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属の材料から構成されている。
　以上のようにスイッチングトランジスタ１は構成されている。
　駆動トランジスタ２（図中、Ｄｒ　Ｔｒとも記載）は、本発明における第２の薄膜トランジスタに相当する。駆動トランジスタ２は、図１Ｂに示すように、逆スタガ型のＴＦＴであり、絶縁基板１０（不図示）と、ゲート電極１１ｂと、ゲート絶縁膜１２ｂと、結晶質シリコン膜１４ｂ及び非晶質シリコン膜１５ｂから構成される半導体層と、ｎ＋シリコン膜１７ｂと、ソース・ドレイン電極１９ｂとを備える。
　絶縁基板１０は、透明なガラスまたは石英から構成されている基板である。
　ゲート電極１１ｂは、絶縁基板１０上に設けられ、ゲート電極１１ａと同じ金属から構成されている。つまり、ゲート電極１１ｂは、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属から構成されている。
　ゲート絶縁膜１２ｂは、ゲート電極１１ｂ上に設けられている。具体的には、ゲート絶縁膜１２ｂは、ゲート絶縁膜１２ａと同じ材料から構成されており、ゲート電極１１ｂを覆うように形成されている。つまり、ゲート絶縁膜１２ｂは、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または、酸化シリコン（ＳｉＯｘ）と窒化シリコン（ＳｉＮｘ）との積層構造で、ゲート絶縁膜１２ａ同じ材料から構成されている。また、ゲート絶縁膜１２ｂは、例えば７５ｎｍ～５００ｎｍ程度の厚さに形成されている。
　半導体層は、ゲート絶縁膜１２ｂ上に設けられ、結晶質シリコン膜１４ｂと非晶質シリコン膜１５ｂとから構成される。また、この半導体層は、ソース・ドレイン電極１９ｂに対応する領域にソース領域及びドレイン領域を有し、さらにソース領域及びドレイン領域以外の領域にチャネル領域を有し、チャネル層として機能する。具体的には、半導体層（チャネル層）は、ゲート絶縁膜１２ｂ上にゲート電極１１ｂに対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する結晶質シリコン膜１４ｂに非晶質シリコン膜１５ｂが積層されている。そして、駆動トランジスタ２の半導体層（チャネル層）のソース領域及びドレイン領域における厚みは、スイッチングトランジスタ１の半導体層（チャネル層）の厚みよりも薄い（小さい）。このように半導体層（チャネル層）のソース領域及びドレイン領域の厚みよりも半導体層（チャネル層）のチャネル領域（中央部）の厚みの方が相対的に厚いので、半導体層（チャネル層）に形成される電界が緩和され、電界集中による破壊を防止することができる。つまり、オフ電流を抑制することができる。
　結晶質シリコン膜１４ｂは、ゲート絶縁膜１２ｂ上に形成されている。また、結晶質シリコン膜１４ｂは、ゲート絶縁膜１２ｂ上に形成された多結晶のシリコン膜であり、その厚みは、例えば３０ｎｍである。この結晶質シリコン膜１４ｂは、非晶質シリコン膜１３（不図示）が成膜され、成膜された非晶質シリコン膜１３がレーザにより多結晶質化（微結晶化も含む）されることにより形成される。
　非晶質シリコン膜１５ｂは、結晶質シリコン膜１４ｂ上に形成された例えばアモルファスシリコン膜である。非晶質シリコン膜１５ｂの膜厚は、ソース領域及びドレイン領域では例えば３０ｎｍであり、チャネル領域では、例えば７５ｎｍである。このように、駆動トランジスタ２の半導体層（ここでは非晶質シリコン膜１５ｂ）のソース領域及びドレイン領域の厚みは、それぞれ、チャネル領域側（半導体層の中央部）からチャネル領域の反対側（半導体層の外周部）に向けて不連続的に変化する。言い換えると、駆動トランジスタ２の半導体層では、ソース領域及びドレイン領域の厚みと、チャネル領域における厚みとは、不連続的に変化するように形成されている。つまり、非晶質シリコン膜１５ｂの厚みは、ソース・ドレイン電極１９ｂに対応する領域では、スイッチングトランジスタ１における非晶質シリコン膜１５ａのソース・ドレイン電極１９ａに対応する領域よりも薄く形成され、ゲート電極１１ｂに対応する領域（チャネル領域）では、スイッチングトランジスタ１における非晶質シリコン膜１５ａのゲート電極１１ｂに対応する領域では同じとなっている。
　ｎ＋シリコン膜１７ｂは、半導体層（非晶質シリコン膜１５ｂ及びゲート絶縁膜１２ｂ）のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層であり、コンタクト層として機能する。具体的には、ｎ＋シリコン膜１７ｂは、非晶質シリコン膜１５ｂ及びゲート絶縁膜１２ｂを覆うように設けられている。
　また、ｎ＋シリコン膜１７ｂは、結晶質シリコン膜１４ｂ及び非晶質シリコン膜１５ｂの側面を覆うように設けられている。言い換えると、ｎ＋シリコン膜１７ｂは、チャネル層（半導体層すなわち結晶質シリコン膜１４ｂ及び非晶質シリコン膜１５ｂ）のチャネル長さ方向における両端部の側面を被覆するように設けられている。そして、ｎ＋シリコン膜１７ｂは、このように設けられることで、ソース・ドレイン電極１９ｂとチャネル層とを電気的に導通させるサイドコンタクトとして機能する。ここで、ｎ＋シリコン膜１７ｂの厚みは、例えば２５ｎｍである。
　ソース・ドレイン電極１９ｂは、ｎ＋シリコン膜１７ｂ上に設けられ、ソース・ドレイン電極１９ａと同じ材料から構成されている。つまり、ソース・ドレイン電極１９ｂは、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属の材料から構成されている。
　以上のように駆動トランジスタ２は、構成されている。
　図２は、本発明の実施の形態に係る発光表示装置の等価回路を示す図である。図２に示す発光表示装置は、絶縁基板１０上に配列された複数の発光画素を有し、外部から発光表示装置へ入力された輝度信号である映像信号に基づいて画像を表示する。以下、発光表示装置が有する複数の発光画素の各々の回路構成の詳細について説明する。各々の発光画素は、スイッチングトランジスタ１と、駆動トランジスタ２と、データ線３と、走査線４と、高電圧側電源線８と、低電圧側電源線９と、キャパシタンス６と、有機ＥＬ素子７とを備える。
　スイッチングトランジスタ１は、ソース・ドレイン電極１９ａの一方の電極がデータ線３に接続され、ソース・ドレイン電極１９ａの他方の電極がキャパシタンス６に接続され、ゲート電極１１ａが走査線４に接続されている。スイッチングトランジスタ１は、走査線４を介して走査信号が供給されることにより、データ線３とキャパシタンス６の導通及び非導通を切り換える。
　駆動トランジスタ２は、ゲート電極１１ｂが、スイッチングトランジスタ１のソース・ドレイン電極１９ａの一方に接続され、スイッチングトランジスタ１を介してデータ線３に接続されている。また、駆動トランジスタ２は、ソース・ドレイン電極１９ｂの一方（ソース電極）が有機ＥＬ素子７のアノードに接続され、ソース・ドレイン電極１９ｂの他方（ドレイン電極）が、高電圧側電源線８に接続されている。駆動トランジスタ２のゲート電極１１ｂには、スイッチングトランジスタ１を介してデータ線３からデータ電圧が印加され、印加されたデータ電圧に応じた電流を有機ＥＬ素子７に流すことで有機ＥＬ素子７を発光させる。
　ここで、高電圧側電源線８は、駆動トランジスタ２及び有機ＥＬ素子７に大きな電流を供給するための電源線である。また、高電圧側電源線８に供給されている電圧はＶｄｄであり、例えば２０Ｖである。
　データ線３は、有機ＥＬ素子７の画素の明暗を決めるデータ電圧（電圧値の大小）を、有機ＥＬ素子７に伝達するために用いられる配線である。
　走査線４は、有機ＥＬ素子７の画素のスイッチ（ＯＮ／ＯＦＦ）を決める走査信号を有機ＥＬ素子７に伝達するために用いられる配線である。
　キャパシタンス６は、電圧値（電荷）を一定時間保持する。
　有機ＥＬ素子７は、本発明における発光素子に相当し、駆動トランジスタ２の駆動電流により発光する。つまり、有機ＥＬ素子７は、高電圧側電源線８から駆動トランジスタ２を介して電流（駆動電流）が供給されることにより発光する。有機ＥＬ素子７は、カソードが、低電圧側電源線９に接続され、アノードが、駆動トランジスタ２のソース電極に接続されている。ここで、低電圧側電源線９に供給されている電圧はＶｓｓであり、例えば０Ｖである。
　次に、以上のように構成される発光表示装置の製造方法について説明する。
　図３は、本発明の実施の形態に係る発光表示装置の製造工程を示すフローチャートである。図４Ａ～図４Ｊは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
　まず、絶縁基板１０上に、スイッチングトランジスタ１及び駆動トランジスタ２のゲート電極を形成する（Ｓ１）。
　具体的には、絶縁基板１０上にスパッタ法により例えば、ＭｏＷの金属膜１１を堆積し、フォトリソグラフフィ及びエッチングによりスイッチングトランジスタ１領域におけるゲート電極１１ａと駆動トランジスタ２領域におけるゲート電極１１ｂと、キャパシタンス６における電極１１ｃと、配線部の金属１１ｄを形成する（図４Ａ）。ここで、配線部の金属１１ｄとは、例えば、データ線３、走査線４、高電圧側電源線８、低電圧側電源線９などを含む配線である。また、製造後にスイッチングトランジスタ１となる領域をスイッチングトランジスタ１領域と記載し、製造後に駆動トランジスタ２となる領域を駆動トランジスタ２領域と記載するものとする。
　次に、ゲート電極上にスイッチングトランジスタ１及び駆動トランジスタ２のゲート絶縁膜１２を形成する（Ｓ２）。そして、ゲート絶縁膜１２上にスイッチングトランジスタ１及び駆動トランジスタ２の半導体層を、スイッチングトランジスタ１の半導体層のソース領域及びドレイン領域における厚みが、駆動トランジスタ２の当該厚みよりも大きくなるようにゲート絶縁膜１２上に膜厚の異なる半導体層を形成する（Ｓ３）。
　具体的には、プラズマＣＶＤ法により、ゲート電極１１ａ、ゲート電極１１ｂ、電極１１ｃ及び金属１１ｄ上に、すなわち、絶縁基板１０とゲート電極１１ａとゲート電極１１ｂと電極１１ｃと金属１１ｄとを覆うようにゲート絶縁膜１２を形成し、形成したゲート絶縁膜１２上に非晶質シリコン膜１３を連続的に成膜する（図４Ｂ）。ここで、例えばゲート絶縁膜１２は、酸化シリコン（ＳｉＯ２）と窒化シリコン（ＳｉＮｘ）との積層構造からなっている。また、ゲート絶縁膜１２は、７５～５００ｎｍ程度の厚さとなるように成膜され、非晶質シリコン膜１３は、例えば３０ｎｍの厚さとなるよう成膜される。続いて、非晶質シリコン膜１３をレーザアニール法により結晶質シリコン膜１４にする。より具体的には、形成された非晶質シリコン膜１３に対して脱水素処理を実施し、その後、非晶質シリコン膜１３をレーザにより、多結晶化（微結晶を含む）することにより結晶質シリコン膜１４を形成する（図４Ｃ）。
　続いて、形成した結晶質シリコン膜１４上に非晶質シリコン膜１５を成膜し、高階調マスクを用いたエッチングにより、チャネル層領域（半導体層領域）の膜厚を調整する。
　具体的には、プラズマＣＶＤ法により、結晶質シリコン膜１４上に非晶質シリコン膜１５を成膜し、成膜した非晶質シリコン膜１５上にフォトレジスト１６を塗布する。ここで、非晶質シリコン膜１５は、例えば７５ｎｍ程度の厚さとなるよう成膜される。そして、ＳＣマスク例えばハーフトーンマスクなどの高階調マスクを用いて、塗布したフォトレジストを露光後（図４Ｄ）、結晶質シリコン膜１４及び非晶質シリコン膜１５をエッチングする。ここで、エッチングには、ドライエッチングが用いられる。そして、そのエッチングガスとしては、例えばフッ素（Ｆ）、塩素（Ｃｌ）を含むガス、もしくはそれらの混合ガスが用いられる。また、ＳＣマスクとは、結晶質シリコン膜１４と非晶質シリコン膜１５とを同時にパターニングするためのマスクであり、ここではハーフトーンマスクなどの高階調マスクを用いている。
　このようにして、スイッチングトランジスタ１領域におけるチャネル層となる領域（半導体層となる領域）と駆動トランジスタ２領域におけるチャネル層となる領域（半導体層となる領域）を残し、かつ、スイッチングトランジスタ１領域におけるチャネル層となる領域（半導体層となる領域）と駆動トランジスタ２領域におけるチャネル層となる領域（半導体層となる領域）とで異なる厚さに形成する（図４Ｅ）。
　ここで、この工程すなわちゲート絶縁膜１２上に膜厚の異なる半導体層を形成する工程について、図面を用いて詳細に説明する。図５Ａ、図５Ｂ、図６Ａ及び図６Ｂは、ゲート絶縁膜１２上に膜厚の異なる半導体層を形成する工程を詳細に説明するための図である。図５Ａ及び図６Ａは、スイッチングトランジスタ１領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図であり、図５Ｂ及び図６Ｂは、駆動トランジスタ２領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。
　図５Ａに示すように、スイッチングトランジスタ１領域では、塗布したフォトレジストを高階調マスクで露光して、チャネル層領域全体を同程度の厚みで覆うフォトレジスト１６ａを残す。それに対して、図５Ｂに示すように、駆動トランジスタ２領域では、塗布したフォトレジストを高階調マスクで露光して、ハーフトーンマスクとして機能するフォトレジスト１６ｂを残す。具体的には、チャネル層領域の内側の領域ではフォトレジスト１６ａと同じ厚みとなるよう、かつ、チャネル層領域の外側の領域ではフォトレジスト１６ａより薄くなるようフォトレジスト１６ｂが残されてハーフトーンマスクとして機能する。
　次いで、ドライエッチングする。すると、スイッチングトランジスタ１領域では、図６Ａに示すように、チャネル層領域の結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａが成膜時のままの厚さで残る。つまり、スイッチングトランジスタ１領域において、結晶質シリコン膜１４ａの厚みは３０ｎｍのままであり、非晶質シリコン膜１５ａの厚みは７５ｎｍのままで残る。一方、駆動トランジスタ２領域では、フォトレジスト１６ｂは、チャネル層領域の内側の領域における非晶質シリコン膜１５ｂの厚みとチャネル層領域の外側の領域における非晶質シリコン膜１５ｂの厚みとを異なるようにエッチングするハーフトーンマスクとして機能する。具体的には、図６Ｂに示すように、結晶質シリコン膜１４ｂが成膜時のままの厚さで残るものの、非晶質シリコン膜１５ｂの厚さは、チャネル層領域の外側の領域と内側の領域とで厚さが異なる。つまり、駆動トランジスタ２領域において、結晶質シリコン膜１４ｂの厚みはスイッチングトランジスタ１領域における結晶質シリコン膜１４ａの厚みと同じ３０ｎｍである。一方、非晶質シリコン膜１５ｂの厚みは、チャネル層領域の外側の領域では３０ｎｍであり、チャネル層領域の内側ではスイッチングトランジスタ１領域の非晶質シリコン膜１５ａの厚みと同じ７５ｎｍである。以上のように、ハーフトーンマスクなどの高階調マスクを用いて、スイッチングトランジスタ１領域におけるチャネル層領域（具体的には、非晶質シリコン膜１５ａ）の厚さと、駆動トランジスタ２領域におけるチャネル層領域（具体的には、非晶質シリコン膜１５ｂ）の厚さとを異なるように形成する。
　次に、上記半導体層上にスイッチングトランジスタ１及び駆動トランジスタ２のドープ半導体層すなわちコンタクト層を形成する（Ｓ４）。
　具体的には、まず、フォトレジスト１６ａ及びフォトレジスト１６ｂを剥離し、水系洗浄を行う。続いて、プラズマＣＶＤ法により、アモルファスシリコン膜を成膜し、例えばリン（Ｐ）等のＶ族の元素をドープすることでドープ半導体層すなわちｎ＋シリコン膜１７を成膜する。ここで、ｎ＋シリコン膜１７は、例えば２５ｎｍの厚さで成膜され、コンタクト層として機能する。
　次に、成膜したｎ＋シリコン膜１７（コンタクト層）に、フォトレジスト１８を塗布して露光を行う。露光後、エッチング対象の領域のフォトレジスト１８を剥離（アッシング）する（図４Ｆ）。続いて、エッチング対象領域のｎ＋シリコン膜１７（コンタクト層）とゲート絶縁膜１２とをエッチングする（図４Ｇ）。ここで、エッチングには、ドライエッチングが用いられる。ｎ＋シリコン膜１７（コンタクト層）をドライエッチングする際には、エッチングガスとして例えば六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ）との混合ガスが用いられる。ゲート絶縁膜１２をドライエッチングする際には、ゲート絶縁膜１２がＳｉＯ２から構成されている場合には、例えば三フッ化炭素（ＣＦ３）と酸素（Ｏ）との混合ガスが用いられ、ゲート絶縁膜１２がＳｉＮから構成されている場合には、例えば六フッ化硫黄（ＳＦ６）と酸素（Ｏ）とヘリウム（Ｈｅ）との混合ガスが用いられる。そして、エッチング後には、フォトレジスト１８が剥離される。
　次に、上記ドープ半導体層上にスイッチングトランジスタ１及び駆動トランジスタ２のソース・ドレイン電極を形成する（Ｓ５）。
　具体的には、成膜したｎ＋シリコン膜１７上（より具体的には、ｎ＋シリコン膜１７上とエッチングされ露出したゲート電極１１ｂ、電極１１ｃ及び金属１１ｄ上と）に、スパッタ法により金属１９を堆積する。ここで、堆積される金属１９は、例えばＭｏＷ／Ａｌ－０．５ｗｔ％Ｃｕ／ＭｏＷ：８０ｎｍ／３００ｎｍ／２０ｎｍである。続いて、堆積した金属１９に、フォトレジスト２０を塗布して露光を行って、エッチング対象領域のフォトレジスト２０を剥離（アッシング）する（図４Ｈ）。続いて、エッチング対象の領域の金属１９をエッチングする（図４Ｉ）。ここで、エッチングには、ウエットエッチが用いられ、そのエッチング液には、例えば王水など混酸が用いられる。
　そして、金属１９のエッチングに続いて、エッチング対象領域のｎ＋シリコン膜１７（コンタクト層）と、スイッチングトランジスタ１領域における非晶質シリコン膜１５ａの一部と、駆動トランジスタ２領域における非晶質シリコン膜１５ｂの一部とをドライエッチングする。ここで、ドライエッチングガスとしては、上述と同様ｎ例えば六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ）との混合ガスが用いられる。
　最後に、フォトレジスト２０を剥離することにより、発光表示装置が製造される（図４Ｊ）。
　以上のように、本実施の形態における発光表示装置では、スイッチングトランジスタ１、駆動トランジスタ２、キャパシタンス６及び配線部を簡便に一括して形成することができる。そして、本実施の形態における発光表示装置では、駆動トランジスタ２の半導体層のソース領域及びドレイン領域の厚みは、多階調マスク（ハーフトーンマスク）を用いたエッチングによって調整できる。すわなち、ＳＣマスクとしてハーフトーンマスクを用いて膜厚の異なる半導体層を有するスイッチングトランジスタ１と駆動トランジスタ２とを形成することができる。それにより、スイッチングトランジスタ１ではオン電流を確保した状態でオフ電流の低減を実現することができ、かつ、駆動トランジスタ２では、十分なオン電流を確保することができる。
　言い換えると、積層構造は同様のまま、半導体層のサイドコンタクト部分の厚みを変えるだけで、オフ電流を下げる必要のあるＴＦＴ（スイッチングトランジスタ１）と、飽和領域において所定以上の電流値を確保する必要のあるＴＦＴ（駆動トランジスタ２）とを同一基板上に簡便な構造で形成することができる。
　次に、上述したように形成された発光表示装置において、スイッチングトランジスタ１ではオン電流を確保した状態で、オフ電流の低減を実現し、かつ、駆動トランジスタ２では、オン電流を確保するという効果が得られる原理について説明する。
　まず、図７及び図８を用いて、スイッチングトランジスタ１と駆動トランジスタ２とに求められるＴＦＴ特性について説明する。ここで、図７及び図８は、一般的な薄膜トランジスタのＴＦＴ特性を示すグラフである。具体的には、図７は、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係すなわち所定のソース－ドレイン間電圧（Ｖｄｓ）でゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄの振る舞いを示している。なお、図７では、縦軸にドレイン電流Ｉｄをとり、横軸にゲート電圧Ｖｇ（Ｖ）をとっている。一方、図８は、ドレイン電流Ｉｄとドレイン電圧Ｖｄとの関係すなわち所定のゲート電圧Ｖｇでドレイン電圧Ｖｄを変化させたときのドレイン電流Ｉｄの振る舞いを示している。ここで、縦軸にドレイン電流Ｉｄ（Ａ）をとり、横軸にドレイン電圧Ｖｄ（Ｖ）をとっている。
　スイッチングトランジスタ１は、基本的に、図７及び図８に示す線形領域（図中、点線で示す領域）で用いられる。ここで、線形領域とは、閾値電圧Ｖｔｈからのゲート電圧Ｖｇの値（Ｖｇ－Ｖｔｈ）が、ソース－ドレイン間電圧（Ｖｄｓ）を超える領域である。すなわち、ドレイン電圧Ｖｄが印加されるゲート電圧Ｖｇに比例する領域であり、Ｖｇ－Ｖｔｈ＞Ｖｄｓとなる領域である。
　また、スイッチングトランジスタ１は、図２に示すように、キャパシタンス６に書き込まれた電荷を保持するために、オフ領域におけるオフ電流を例えば１ｐＡ以下にするなどできるかぎり低くする必要がある。
　一方、駆動トランジスタ２は、基本的に、図７及び図８に示す飽和領域（図中、線で示す領域）で用いられる。ここで、飽和領域とは、閾値電圧Ｖｔｈからのゲート電圧Ｖｇの値（Ｖｇ－Ｖｔｈ）よりも、ソース－ドレイン間電圧（Ｖｄｓ）の方が大きい領域である。また、駆動トランジスタ２は、図２に示すように、有機ＥＬ素子７に電流を供給するために用いられるため、駆動トランジスタ２は、スイッチングトランジスタ１のようなオフ電流の要求はないものの、有機ＥＬ素子７の電流－輝度特性に対応した電流範囲（０．５ｎＡ～５μＡ）の電流量を供給できなければならない。つまり、駆動トランジスタ２は、飽和領域で、上記電流範囲のオン電流を確保する必要がある。
　次に、図９Ａ、図９Ｂ、図１０Ａ及び図１０Ｂを用いて、サイドコンタクトの有無によるＴＦＴ特性について説明する。
　図９Ａは、サイドコンタクトを有するＴＦＴを示す図である。図９Ｂは、図９Ａに示すＴＦＴにおける特性を示す図である。また、図１０Ａは、サイドコンタクトを有さないＴＦＴ構造を示す図である。図１０Ｂは、図１０Ａに示すＴＦＴ構造におけるＴＦＴ特性を示す図である。
　図９Ａに示すＴＦＴは、逆スタガ型のＴＦＴであり、透明なガラスまたは石英からなる絶縁基板１１０（不図示）と、絶縁基板１１０上に設けられるゲート電極１１１と、ゲート電極１１１上に設けられるゲート絶縁膜１１２と、ゲート絶縁膜１１２上に形成される結晶質シリコン膜１１４と、結晶質シリコン膜１１４上に形成される非晶質シリコン膜１１５と、結晶質シリコン膜１１４及び非晶質シリコン膜１１５の側面を覆うように設けられているｎ＋シリコン膜１１７と、ソース・ドレイン電極１１９とを備える。図９Ｂは、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示しており、縦軸にドレイン電流Ｉｄ（Ａ）をとり、異なるソース－ドレイン間電圧（Ｖｄｓ）においてゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄの振る舞いを示している。なお、縦軸にドレイン電流Ｉｄをとり、横軸にゲート電圧Ｖｇ（Ｖ）をとっている。
　図１０Ａに示すＴＦＴは、結晶質シリコン膜１１４とｎ＋シリコン膜１１７とが接していないサイドコンタクトなしの構造を示している。具体的には図９Ａに示すＴＦＴと比べて、結晶質シリコン膜１１４（チャネル層）の長さが短い点が異なるのみで他は同じであるため説明を省略する。図１０Ｂは、ドレイン電流Ｉｄとドレイン電圧Ｖｄとの関係を示しており、異なるゲート電圧Ｖｇでドレイン電圧Ｖｄを変化させたときのドレイン電流Ｉｄの振る舞いを示している。ここで、縦軸にドレイン電流Ｉｄ（Ａ）をとり、横軸にドレイン電圧Ｖｄ（Ｖ）をとっている。また、図１０Ｂでは、さらに結晶質シリコン膜１１４（チャネル層）の長さを３通りに変化させた場合を示している。
　図９Ｂ及び図１０Ｂに示すように、サイドコンタクトがない図１０Ａに示すＴＦＴの場合、線形領域の電流値が低下するのがわかる。従って、線形領域では、結晶質シリコン膜１１４（チャネル層）からサイドコンタクト部分（結晶質シリコン膜１１４とｎ＋シリコン膜１１７とが接する部分）を通って電流が流れていることがわかる。反対に、飽和領域では、電流値の低下が見られないことから、サイドコンタクト部分ではない部分を電流が流れていることがわかる。
　以上のことから、線形領域のオン特性を確保するために、サイドコンタクトを有するのが好ましい。上述したようにスイッチングトランジスタ１は、線形領域で用いられることが基本であるため、サイドコンタクトを有することが好ましい。そして、上記で説明したように、本実施の形態１におけるスイッチングトランジスタ１及び駆動トランジスタ２は、サイドコンタクトを有している。
　次に、図１０Ａのサイドコンタクトを有さないＴＦＴにおいて、非晶質シリコン膜１１５の膜厚を変化させた場合の電流電圧特性について説明する。図１１及び図１２は、図１０Ａに示すＴＦＴが有する非晶質シリコン膜の膜厚を変化させた場合の特性を示す図である。
　図１１は、ドレイン電流Ｉｄとドレイン電圧Ｖｄｓとの関係を示しており、縦軸にドレイン電流Ｉｄ（Ａ）をとり、横軸にドレイン電圧Ｖｄｓ（Ｖ）をとっている。具体的には、非晶質シリコン膜１１５の膜厚を０ｎｍと３０ｎｍとした場合に一定（２Ｖ）のゲート電圧Ｖｇでドレイン電圧Ｖｄｓを変化させたときのドレイン電流Ｉｄの振る舞いを示している。図１２は、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示しており、縦軸にドレイン電流Ｉｄ（Ａ）をとっている。具体的には、非晶質シリコン膜１１５の膜厚を０ｎｍ、１０ｎｍ、２０ｎｍ及び３０ｎｍとして場合において一定のソース－ドレイン間電圧（Ｖｄｓ）でゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄの振る舞いを示している。
　図１１に示すように、非晶質シリコン膜１１５の膜厚が増加すると、飽和領域及び線形領域における電流すなわちオン電流が低下するのがわかる。一方、図１２に示すように、非晶質シリコン膜１１５の膜厚が増加すると、オフ領域の電流すなわちオフ電流が低下するのがわかる。つまり、非晶質シリコン膜１１５の膜厚が増加することは、オン電流が低下するので駆動トランジスタ２にとってはデメリットである一方、オフ電流が低下することからスイッチングトランジスタ１にとってはメリットである。
　従って、上記で説明したように、本実施の形態１におけるスイッチングトランジスタ１ではオフ電流を下げるために、非晶質シリコン膜１５ａにおけるＳＤ（ソース・ドレイン）領域の非晶質シリコン膜１１５の膜厚を厚くする一方で、駆動トランジスタ２では、オン電流を稼ぐために、非晶質シリコン膜１５ａにおけるＳＤ領域の非晶質シリコン膜１１５の膜厚を厚くするのは有効であるのがわかる。
　以上のように、本発明の発光表示装置によれば、ＳＣマスクとしてハーフトーンマスクを用いることによりＳＤ領域の非晶質シリコン膜の膜厚が異なる半導体層を有するスイッチングトランジスタ１と駆動トランジスタ２とを実現することができる。また、この発光表示装置は、サイドコンタクトを有するので、特にスイッチングトランジスタ１では線形領域でのオン特性を確保することができる。具体的には、スイッチングトランジスタでは、線形領域のオン電流を確保するためのサイドコンタクト構造を有し、オフ電流を下げるために、非晶質シリコン膜１５ａの膜厚を厚くとっている。一方、駆動トランジスタ２では、飽和領域のオン電流を確保するために非晶質シリコン膜１５ｂの膜厚を薄くしている。
　それにより、発光表示装置では、スイッチングトランジスタ１ではオン電流を確保した状態でオフ電流の低減を実現することができ、かつ、駆動トランジスタ２では、十分なオン電流を確保することができる。
　また、本発明の発光表示装置では、従来と同じプロセス処理数で、スイッチングトランジスタ１のオン電流を確保した状態で、オフ電流の低減化を実現しつつも、駆動トランジスタのオン電流を十分確保することができるという効果も奏する。
　以上、本発明の発光表示装置及び発光表示装置の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明は、発光表示装置及びその製造方法に利用でき、特に液晶表示装置や有機ＥＬ表示装置などの発光表示装置及びその製造方法に利用できる。
　１　　スイッチングトランジスタ
　２　　駆動トランジスタ
　３　　データ線
　４　　走査線
　６　　キャパシタンス
　７　　有機ＥＬ素子
　８　　高電圧側電源線
　９　　低電圧側電源線
　１０、１１０　　絶縁基板
　１１　　金属膜
　１１ａ、１１ｂ、１１１　ゲート電極
　１１ｃ　　電極
　１１ｄ、１９　　金属
　１２、１２ａ、１２ｂ、１１２　　ゲート絶縁膜
　１３、１５、１５ａ、１５ｂ、１１５　非晶質シリコン膜
　１４、１４ａ、１４ｂ、１１４　　結晶質シリコン膜
　１６、１６ａ、１６ｂ、１８、２０　　フォトレジスト
　１７、１７ａ、１７ｂ、１１７　　ｎ＋シリコン膜
　１９ａ、１９ｂ、１１９　　ソース・ドレイン電極

Claims (12)

  1. 　基板上に複数の発光画素が配列され、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置であって、
    　前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタはそれぞれ、
    　前記基板上に設けられたゲート電極と、
    　該ゲート電極上に設けられたゲート絶縁膜と、
    　該ゲート絶縁膜上に該ゲート電極に対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する半導体層と、
    　該半導体層のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層と、
    　該ドープ半導体層上に設けられたソース及びドレイン電極とを具備し、
    　前記第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも大きく、
    　前記ドープ半導体層は、前記半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられている、
    　発光表示装置。
  2. 　前記発光表示装置は、さらに、前記基板上に、複数のデータ線と、前記発光画素に電流を供給するための電源線とを備え、
    　前記第２の薄膜トランジスタのゲート電極は、対応するデータ線からデータ電圧が印加され、
    　前記発光素子には、前記電源線から前記第２の薄膜トランジスタを介して、印加された前記データ電圧に応じた電流が供給される、
    　請求項１に記載の発光表示装置。
  3. 　前記発光表示装置は、前記基板上に、複数の走査線を備えており、
    　前記第１の薄膜トランジスタのゲート電極は、対応する走査線と接続されており、前記対応する走査線を介して走査信号が供給され、
    　前記第２の薄膜トランジスタのゲート電極には、前記第１の薄膜トランジスタのソース・ドレイン電極の一方が接続されており、前記走査信号が供給された前記第１の薄膜トランジスタを介して、前記対応するデータ線からデータ電圧が印加される、
    　請求項２に記載の発光表示装置。
  4. 　前記半導体層は、前記ゲート絶縁膜上に設けられた第１半導体層と、該第１半導体層上に設けられた第２半導体層とからなり、
    　前記第１半導体層は、結晶質の半導体からなり、
    　前記第２半導体層は、非晶質の半導体からなる、
    　請求項１に記載の発光表示装置。
  5. 　前記第１の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みと同じであり、
    　前記第１の薄膜トランジスタの第２半導体層の前記ソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの前記ソース領域及びドレイン領域の第２半導体層の厚みよりも大きい、
    　請求項４に記載の発光表示装置。
  6. 　前記第２の薄膜トランジスタの半導体層におけるソース領域及びドレイン領域以外の領域であるチャネル領域の厚みは、前記第１の薄膜トランジスタの半導体層の厚みと等しい、
    　請求項１に記載の発光表示装置。
  7. 　前記第２の薄膜トランジスタの半導体層では、ソース領域及びドレイン領域における厚みより、当該ソース領域及びドレイン領域以外の領域であるチャネル領域における厚みのほうが大きい、
    　請求項１に記載の発光表示装置。
  8. 　前記第２の薄膜トランジスタの半導体層では、前記ソース領域及びドレイン領域の厚みと、前記チャネル領域における厚みとは、不連続的に変化するように形成されている、
    　請求項７に記載の発光表示装置。
  9. 　前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域の厚みは、多階調マスクを用いたエッチングによって調整されて形成されている、
    　請求項１に記載の発光表示装置。
  10. 　前記発光素子は、有機エレクトロルミネッセンス素子である、
    　請求項１に記載の発光表示装置。
  11. 　基板上に複数の発光画素が配列され、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置の製造方法であって、
    　前記基板上に、前記第１及び第２の薄膜トランジスタのゲート電極を形成する第１の工程と、
    　前記ゲート電極上に前記第１及び第２の薄膜トランジスタのゲート絶縁膜を形成する第２の工程と、
    　前記ゲート絶縁膜上に前記第１及び第２の薄膜トランジスタの半導体層を、該第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みが、該第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも小さくなるように形成する第３の工程と、
    　前記半導体層上に前記第１及び第２の薄膜トランジスタのドープ半導体層を形成する第４の工程と、
    　前記ドープ半導体層上に前記第１及び第２の薄膜トランジスタのソース・ドレイン電極を形成する第５の工程とを含む、
    　発光表示装置の製造方法。
  12. 　前記第３の工程において、多階調マスクを用いたエッチングによって、前記第２の薄膜トランジスタの半導体層の厚みを調整する、
    　請求項１１に記載の発光表示装置の製造方法。
     
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016145726A1 (zh) * 2015-03-16 2016-09-22 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管阵列基板的制作方法
WO2017046948A1 (ja) * 2015-09-18 2017-03-23 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法及び薄膜トランジスタ
WO2017046932A1 (ja) * 2015-09-17 2017-03-23 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN113594178A (zh) * 2021-07-16 2021-11-02 Tcl华星光电技术有限公司 阵列基板及其制备方法、显示面板

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035385B2 (en) * 2012-02-06 2015-05-19 Joled Inc. Method for fabricating thin-film semiconductor device and thin-film semiconductor device
KR102162794B1 (ko) * 2013-05-30 2020-10-08 삼성디스플레이 주식회사 평판표시장치용 백플레인 및 그의 제조 방법
TWI713943B (zh) 2013-09-12 2020-12-21 日商新力股份有限公司 顯示裝置及電子機器
CN104022079A (zh) * 2014-06-19 2014-09-03 深圳市华星光电技术有限公司 薄膜晶体管基板的制造方法
US10840318B2 (en) * 2016-03-18 2020-11-17 Samsung Display Co., Ltd. Thin film transistor and method of manufacturing the same, and organic light-emitting display device including the same
KR102546780B1 (ko) * 2018-12-28 2023-06-21 엘지디스플레이 주식회사 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
CN111863842B (zh) * 2020-07-31 2022-08-05 Oppo广东移动通信有限公司 电子设备、显示模组及其显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205330A (ja) * 2007-02-22 2008-09-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009080491A (ja) * 1999-04-27 2009-04-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009212219A (ja) * 2008-03-03 2009-09-17 Casio Comput Co Ltd Ｅｌディスプレイパネル及びトランジスタアレイパネル
JP2009540623A (ja) * 2007-05-31 2009-11-19 パナソニック株式会社 有機ｅｌデバイスおよびその製造方法
JP2010040848A (ja) * 2008-08-06 2010-02-18 Hitachi Displays Ltd 液晶表示装置

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3423108B2 (ja) * 1994-05-20 2003-07-07 三洋電機株式会社 表示装置及び表示装置の製造方法
TW578130B (en) * 1997-02-17 2004-03-01 Seiko Epson Corp Display unit
JP3191745B2 (ja) * 1997-04-23 2001-07-23 日本電気株式会社 薄膜トランジスタ素子及びその製造方法
JP4017240B2 (ja) * 1998-03-30 2007-12-05 三洋電機株式会社 薄膜トランジスタの製造方法
JP3433101B2 (ja) * 1998-06-03 2003-08-04 三洋電機株式会社 表示装置
JP3904807B2 (ja) 1999-06-04 2007-04-11 株式会社半導体エネルギー研究所 表示装置
US8853696B1 (en) 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
TW591584B (en) * 1999-10-21 2004-06-11 Semiconductor Energy Lab Active matrix type display device
TW480727B (en) * 2000-01-11 2002-03-21 Semiconductor Energy Laboratro Semiconductor display device
TW503565B (en) * 2000-06-22 2002-09-21 Semiconductor Energy Lab Display device
JP2003174170A (ja) * 2001-12-04 2003-06-20 Matsushita Electric Ind Co Ltd 表示装置
TW200304227A (en) * 2002-03-11 2003-09-16 Sanyo Electric Co Top gate type thin film transistor
JP3918741B2 (ja) * 2002-03-28 2007-05-23 セイコーエプソン株式会社 電気光学装置の製造方法、及び半導体装置の製造方法
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
EP2276088B1 (en) * 2003-10-03 2018-02-14 Semiconductor Energy Laboratory Co, Ltd. Light emitting element, and light emitting device using the light emitting element
JP4413573B2 (ja) * 2003-10-16 2010-02-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
US8194006B2 (en) * 2004-08-23 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method of the same, and electronic device comprising monitoring elements
US7416928B2 (en) * 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4633434B2 (ja) * 2004-10-18 2011-02-16 シャープ株式会社 半導体装置およびその製造方法
US8212953B2 (en) * 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20070081829A (ko) 2006-02-14 2007-08-20 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US7557498B2 (en) * 2006-05-17 2009-07-07 Tpo Displays Corp. System for displaying images including electroluminescent device and method for fabricating the same
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
JP5034360B2 (ja) * 2006-08-08 2012-09-26 ソニー株式会社 表示装置の製造方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
US7736936B2 (en) * 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
KR20080070313A (ko) * 2007-01-26 2008-07-30 삼성전자주식회사 표시 장치와 그 제조방법
US7947981B2 (en) 2007-01-30 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
JP2009049384A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
JP5111167B2 (ja) * 2008-03-06 2012-12-26 株式会社ジャパンディスプレイイースト 液晶表示装置
JP5414213B2 (ja) * 2008-07-18 2014-02-12 株式会社ジャパンディスプレイ 画像表示装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009080491A (ja) * 1999-04-27 2009-04-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2008205330A (ja) * 2007-02-22 2008-09-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009540623A (ja) * 2007-05-31 2009-11-19 パナソニック株式会社 有機ｅｌデバイスおよびその製造方法
JP2009212219A (ja) * 2008-03-03 2009-09-17 Casio Comput Co Ltd Ｅｌディスプレイパネル及びトランジスタアレイパネル
JP2010040848A (ja) * 2008-08-06 2010-02-18 Hitachi Displays Ltd 液晶表示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016145726A1 (zh) * 2015-03-16 2016-09-22 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管阵列基板的制作方法
US10269974B2 (en) 2015-03-16 2019-04-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method of manufacturing lower temperature polycrystal silicon thin film transistor array substrate
WO2017046932A1 (ja) * 2015-09-17 2017-03-23 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JPWO2017046932A1 (ja) * 2015-09-17 2018-07-26 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
US10263121B2 (en) 2015-09-17 2019-04-16 Sakai Display Products Corporation Thin film transistor and method of manufacturing thin film transistor
WO2017046948A1 (ja) * 2015-09-18 2017-03-23 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法及び薄膜トランジスタ
JPWO2017046948A1 (ja) * 2015-09-18 2018-08-02 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法及び薄膜トランジスタ
US10256350B2 (en) 2015-09-18 2019-04-09 Sakai Display Products Corporation Method of manufacturing thin film transistor and thin film transistor
CN113594178A (zh) * 2021-07-16 2021-11-02 Tcl华星光电技术有限公司 阵列基板及其制备方法、显示面板

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