JP3191745B2 - 薄膜トランジスタ素子及びその製造方法 - Google Patents
薄膜トランジスタ素子及びその製造方法Info
- Publication number
- JP3191745B2 JP3191745B2 JP30292097A JP30292097A JP3191745B2 JP 3191745 B2 JP3191745 B2 JP 3191745B2 JP 30292097 A JP30292097 A JP 30292097A JP 30292097 A JP30292097 A JP 30292097A JP 3191745 B2 JP3191745 B2 JP 3191745B2
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- silicon film
- film
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 130
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000010408 film Substances 0.000 claims description 438
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 230
- 238000000034 method Methods 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 66
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 55
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 44
- 239000001301 oxygen Substances 0.000 claims description 40
- 229910052760 oxygen Inorganic materials 0.000 claims description 40
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 34
- 229910052757 nitrogen Inorganic materials 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 26
- 238000009832 plasma treatment Methods 0.000 claims description 19
- 239000004973 liquid crystal related substance Substances 0.000 claims description 17
- -1 oxygen ions Chemical class 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 15
- 230000001681 protective effect Effects 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 239000002861 polymer material Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000011347 resin Substances 0.000 claims description 10
- 229920005989 resin Polymers 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 229920000642 polymer Polymers 0.000 claims description 9
- 239000004925 Acrylic resin Substances 0.000 claims description 6
- 229920000178 Acrylic resin Polymers 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 239000009719 polyimide resin Substances 0.000 claims description 6
- 229920001187 thermosetting polymer Polymers 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 229920001709 polysilazane Polymers 0.000 claims description 4
- 150000002831 nitrogen free-radicals Chemical class 0.000 claims description 3
- 150000003254 radicals Chemical class 0.000 claims description 2
- 239000007789 gas Substances 0.000 description 38
- 239000011248 coating agent Substances 0.000 description 31
- 238000000576 coating method Methods 0.000 description 31
- 230000008569 process Effects 0.000 description 23
- 239000000243 solution Substances 0.000 description 23
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 19
- 238000012545 processing Methods 0.000 description 19
- 229910000077 silane Inorganic materials 0.000 description 19
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000004544 sputter deposition Methods 0.000 description 16
- 238000001039 wet etching Methods 0.000 description 15
- 239000002994 raw material Substances 0.000 description 14
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 12
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 12
- 229910052804 chromium Inorganic materials 0.000 description 12
- 239000011651 chromium Substances 0.000 description 12
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 11
- 239000001257 hydrogen Substances 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 11
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 9
- 239000012298 atmosphere Substances 0.000 description 8
- 239000002904 solvent Substances 0.000 description 8
- 239000011259 mixed solution Substances 0.000 description 7
- 230000035882 stress Effects 0.000 description 7
- 229910021529 ammonia Inorganic materials 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021426 porous silicon Inorganic materials 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- SBASXUCJHJRPEV-UHFFFAOYSA-N 2-(2-methoxyethoxy)ethanol Chemical compound COCCOCCO SBASXUCJHJRPEV-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- AUHZEENZYGFFBQ-UHFFFAOYSA-N mesitylene Substances CC1=CC(C)=CC(C)=C1 AUHZEENZYGFFBQ-UHFFFAOYSA-N 0.000 description 2
- 125000001827 mesitylenyl group Chemical group [H]C1=C(C(*)=C(C([H])=C1C([H])([H])[H])C([H])([H])[H])C([H])([H])[H] 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- LLHKCFNBLRBOGN-UHFFFAOYSA-N propylene glycol methyl ether acetate Chemical compound COCC(C)OC(C)=O LLHKCFNBLRBOGN-UHFFFAOYSA-N 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 239000008096 xylene Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009429 distress Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- HNJBEVLQSNELDL-UHFFFAOYSA-N pyrrolidin-2-one Chemical compound O=C1CCCN1 HNJBEVLQSNELDL-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- KAKZBPTYRLMSJV-UHFFFAOYSA-N vinyl-ethylene Natural products C=CC=C KAKZBPTYRLMSJV-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
素子及びその製造方法に関し、特にアクティブマトリッ
クス型液晶ディスプレイに使用される薄膜トランジスタ
素子構造及びその製造方法に関する。
素子及びその製造方法に関し、特にアクティブマトリッ
クス型液晶ディスプレイに使用される薄膜トランジスタ
素子構造及びその製造方法に関する。
【０００２】
【従来の技術】近年、水素化非晶質シリコン膜を用いた
薄膜トランジスタ（ＴＦＴ）を各表示画素のスイッチ素
子として用いたアクティブマトリックス型液晶ディスプ
レイが量産化されている。特にノート型パソコンの普及
に伴い、液晶ディスプレイの受容が急激に増大し、その
生産性の向上が要求されている。
薄膜トランジスタ（ＴＦＴ）を各表示画素のスイッチ素
子として用いたアクティブマトリックス型液晶ディスプ
レイが量産化されている。特にノート型パソコンの普及
に伴い、液晶ディスプレイの受容が急激に増大し、その
生産性の向上が要求されている。
【０００３】現在、液晶ディスプレイの画素のスイッチ
ング素子として一般的に用いられている逆スタガード型
薄膜トランジスタ素子の断面図を図１７に示す。はじめ
に、透明絶縁性基板１０上にゲート電極用金属を形成
し、所望の形状にパターニングすることによりゲート電
極１１を形成する。この上にゲート絶縁膜である窒化シ
リコン膜１２、非晶質シリコン膜１３、ソース・ドレイ
ン領域のオーミックコンタクトを形成するためにｎ型化
した非晶質シリコン膜１４を順次形成し、ｎ型化した非
晶質シリコン膜１４及び非晶質シリコン膜１３をアイラ
ンド形状にパターニングする。引き続き、ソース・ドレ
イン電極用金属を形成し所望の形状にパターニングする
ことによりソース・ドレイン電極１５を形成する。最後
に、チャネル上の不要なｎ型化した非晶質シリコン膜１
４を、マージンを見込んで非晶質シリコン膜１３の一部
を含めてエッチング除去することにより、図１７に示す
薄膜トランジスタ素子が完成する。
ング素子として一般的に用いられている逆スタガード型
薄膜トランジスタ素子の断面図を図１７に示す。はじめ
に、透明絶縁性基板１０上にゲート電極用金属を形成
し、所望の形状にパターニングすることによりゲート電
極１１を形成する。この上にゲート絶縁膜である窒化シ
リコン膜１２、非晶質シリコン膜１３、ソース・ドレイ
ン領域のオーミックコンタクトを形成するためにｎ型化
した非晶質シリコン膜１４を順次形成し、ｎ型化した非
晶質シリコン膜１４及び非晶質シリコン膜１３をアイラ
ンド形状にパターニングする。引き続き、ソース・ドレ
イン電極用金属を形成し所望の形状にパターニングする
ことによりソース・ドレイン電極１５を形成する。最後
に、チャネル上の不要なｎ型化した非晶質シリコン膜１
４を、マージンを見込んで非晶質シリコン膜１３の一部
を含めてエッチング除去することにより、図１７に示す
薄膜トランジスタ素子が完成する。
【０００４】このような逆スタガード型薄膜トランジス
タ素子として、特公平４−５１０６９号公報には、アイ
ランド状の非晶質シリコン膜全体を覆い、かつ、薄膜ト
ランジスタのオフ抵抗が１０9Ω以上になるように、ｎ
型化した非晶質シリコン膜を形成する（すなわち、チャ
ネル上のｎ型化した非晶質シリコン膜を除去しない）こ
とを特徴とする薄膜トランジスタが提案されている。し
かしながら、良好なオーミックコンタクト特性を得るた
めには、ｎ型化した非晶質シリコン膜の抵抗率として１
０4Ωcm以下の値が必要である。また、典型的な薄膜ト
ランジスタ素子サイズである、（チャネル幅）／（チャ
ネル長）＝１０の時、１０9Ω以上のオフ抵抗を実現す
るためには、ｎ型化した非晶質シリコン膜の抵抗率が１
０4Ωcm以下であっても、その膜厚を１０ｎｍ以下にし
なければならない。薄膜トランジスタ素子を液晶ディス
プレイの画素の駆動素子として用いて良好なパネル表示
を実現する場合、実際にはオフ抵抗として１０10〜１０
11Ω程度必要であり、これを実現するためにはｎ型化し
た非晶質シリコン膜を０．１〜１ｎｍ程度の膜厚にしな
ければならない。このような極薄いｎ型化した非晶質シ
リコン膜では、良好なオーミックコンタクト特性を得る
ことができず、オン電流値が著しく低下してしまうとい
う問題があった。
タ素子として、特公平４−５１０６９号公報には、アイ
ランド状の非晶質シリコン膜全体を覆い、かつ、薄膜ト
ランジスタのオフ抵抗が１０9Ω以上になるように、ｎ
型化した非晶質シリコン膜を形成する（すなわち、チャ
ネル上のｎ型化した非晶質シリコン膜を除去しない）こ
とを特徴とする薄膜トランジスタが提案されている。し
かしながら、良好なオーミックコンタクト特性を得るた
めには、ｎ型化した非晶質シリコン膜の抵抗率として１
０4Ωcm以下の値が必要である。また、典型的な薄膜ト
ランジスタ素子サイズである、（チャネル幅）／（チャ
ネル長）＝１０の時、１０9Ω以上のオフ抵抗を実現す
るためには、ｎ型化した非晶質シリコン膜の抵抗率が１
０4Ωcm以下であっても、その膜厚を１０ｎｍ以下にし
なければならない。薄膜トランジスタ素子を液晶ディス
プレイの画素の駆動素子として用いて良好なパネル表示
を実現する場合、実際にはオフ抵抗として１０10〜１０
11Ω程度必要であり、これを実現するためにはｎ型化し
た非晶質シリコン膜を０．１〜１ｎｍ程度の膜厚にしな
ければならない。このような極薄いｎ型化した非晶質シ
リコン膜では、良好なオーミックコンタクト特性を得る
ことができず、オン電流値が著しく低下してしまうとい
う問題があった。
【０００５】また近年、液晶ディスプレイの各画素部の
開口率向上を目的として、各種の高分子材料を塗布・熱
硬化させることにより形成された絶縁膜を保護絶縁膜と
して用いる技術開発が行われている。これらの塗布絶縁
膜においては、２〜３μｍ程度の膜厚が容易に得られ、
かつ比誘電率が従来の窒化シリコン膜の１／２程度の値
である。したがって、これらの塗布絶縁膜上に形成する
透明導電性画素電極をデータ線や信号線とオーバーラッ
プさせても、このオーバーラップに起因するカップリン
グ容量が非常に小さくなり、クロストーク等の表示不良
が抑えられ、良好な表示特性を維持しつつ高開口率化が
可能となる。これに関して、図１８を用いて説明する。
開口率向上を目的として、各種の高分子材料を塗布・熱
硬化させることにより形成された絶縁膜を保護絶縁膜と
して用いる技術開発が行われている。これらの塗布絶縁
膜においては、２〜３μｍ程度の膜厚が容易に得られ、
かつ比誘電率が従来の窒化シリコン膜の１／２程度の値
である。したがって、これらの塗布絶縁膜上に形成する
透明導電性画素電極をデータ線や信号線とオーバーラッ
プさせても、このオーバーラップに起因するカップリン
グ容量が非常に小さくなり、クロストーク等の表示不良
が抑えられ、良好な表示特性を維持しつつ高開口率化が
可能となる。これに関して、図１８を用いて説明する。
【０００６】透明絶縁性基板１０上にゲート電極用金属
を形成し所望の形状にパターニングすることによりゲー
ト電極１１を形成する。この上にゲート絶縁膜１２であ
る窒化シリコン膜、非晶質シリコン膜１３、ソース・ド
レイン領域のオーミックコンタクトを形成するためにｎ
型化した非晶質シリコン膜１４を順次形成し、ｎ型化し
た非晶質シリコン膜１４及び非晶質シリコン膜１３を所
望のアイランド形状にパターニングする。引き続き、ソ
ース・ドレイン電極用金属を形成し所望の形状にパター
ニングすることによりソース・ドレイン電極１５を形成
する。更にチャネル上の不要なｎ型化した非晶質シリコ
ン膜１４を、マージンを見込んで非晶質シリコン膜１３
の一部を含めてエッチング除去した後、保護絶縁膜（塗
布絶縁膜）１８を全面に形成する。最後にコンタクトホ
ールを介してソース電極と電気的接続をとるように透明
導電性画素電極１９を形成することにより、薄膜トラン
ジスタ素子が完成する。このような技術に関しては、例
えば、SID '93、 Digest, p383(1993), Y. Takafujiら、
あるいはAM-LCD96, Digest, p149(1996), Jeong Hyun K
imらから報告されている
を形成し所望の形状にパターニングすることによりゲー
ト電極１１を形成する。この上にゲート絶縁膜１２であ
る窒化シリコン膜、非晶質シリコン膜１３、ソース・ド
レイン領域のオーミックコンタクトを形成するためにｎ
型化した非晶質シリコン膜１４を順次形成し、ｎ型化し
た非晶質シリコン膜１４及び非晶質シリコン膜１３を所
望のアイランド形状にパターニングする。引き続き、ソ
ース・ドレイン電極用金属を形成し所望の形状にパター
ニングすることによりソース・ドレイン電極１５を形成
する。更にチャネル上の不要なｎ型化した非晶質シリコ
ン膜１４を、マージンを見込んで非晶質シリコン膜１３
の一部を含めてエッチング除去した後、保護絶縁膜（塗
布絶縁膜）１８を全面に形成する。最後にコンタクトホ
ールを介してソース電極と電気的接続をとるように透明
導電性画素電極１９を形成することにより、薄膜トラン
ジスタ素子が完成する。このような技術に関しては、例
えば、SID '93、 Digest, p383(1993), Y. Takafujiら、
あるいはAM-LCD96, Digest, p149(1996), Jeong Hyun K
imらから報告されている
【０００７】
【発明が解決しようとする課題】液晶ディスプレイの低
価格化実現に向けて、現在、薄膜トランジスタ製造工程
の簡略化、高スループット化が強く望まれている。特
に、前記の逆スタガード型薄膜トランジスタ素子は、良
好な素子特性、安定性の点から、液晶ディスプレイにお
いて最も利用されている素子構造であり、その製造工程
の簡略化、高スループット化が液晶ディスプレイの低価
格化に及ぼす影響は大きい。上述したように、従来の逆
スタガード型薄膜トランジスタ素子では、その製造工程
中に、チャネル上の不要なｎ型化した非晶質シリコン膜
をエッチング除去する必要があり、この時、ｎ型化した
非晶質シリコン膜をその下に存在する非晶質シリコン膜
に対して高い選択比で選択的にエッチングすることが難
しいため、マージンを見込んで、下層の非晶質シリコン
膜の一部も含めてエッチングしていた。
価格化実現に向けて、現在、薄膜トランジスタ製造工程
の簡略化、高スループット化が強く望まれている。特
に、前記の逆スタガード型薄膜トランジスタ素子は、良
好な素子特性、安定性の点から、液晶ディスプレイにお
いて最も利用されている素子構造であり、その製造工程
の簡略化、高スループット化が液晶ディスプレイの低価
格化に及ぼす影響は大きい。上述したように、従来の逆
スタガード型薄膜トランジスタ素子では、その製造工程
中に、チャネル上の不要なｎ型化した非晶質シリコン膜
をエッチング除去する必要があり、この時、ｎ型化した
非晶質シリコン膜をその下に存在する非晶質シリコン膜
に対して高い選択比で選択的にエッチングすることが難
しいため、マージンを見込んで、下層の非晶質シリコン
膜の一部も含めてエッチングしていた。
【０００８】しかしながら、このようにエッチングガス
に曝された非晶質シリコン膜表面（バックチャネル界
面）は、プロセスダメージの影響を強く受け、欠陥に起
因した非常に高い界面準位密度を有していた。そのた
め、エッチング後のチャネル部の非晶質シリコン膜厚が
１５０ｎｍ程度以下になると、このバックチャネル側の
界面準位の影響で薄膜トランジスタ素子のオン特性が著
しく低下してしまう。これらのことから、非晶質シリコ
ン膜としては３００ｎｍ程度といった厚い膜を成膜する
必要があった。
に曝された非晶質シリコン膜表面（バックチャネル界
面）は、プロセスダメージの影響を強く受け、欠陥に起
因した非常に高い界面準位密度を有していた。そのた
め、エッチング後のチャネル部の非晶質シリコン膜厚が
１５０ｎｍ程度以下になると、このバックチャネル側の
界面準位の影響で薄膜トランジスタ素子のオン特性が著
しく低下してしまう。これらのことから、非晶質シリコ
ン膜としては３００ｎｍ程度といった厚い膜を成膜する
必要があった。
【０００９】以上のように、従来の逆スタガード型薄膜
トランジスタ素子では、 （１）チャネル上の不要なｎ型化した非晶質シリコン膜
をマージンを見込んで、下層の非晶質シリコン膜の一部
も含めてエッチングする必要ある。 （２）良好なオン特性を得るために、非晶質シリコン膜
の膜厚を厚くしなければならない。という、主に２つの
課題を有していた。これらの課題が、液晶ディスプレイ
をコスト高にしてしまうのは、以下の理由が考えられ
る。
トランジスタ素子では、 （１）チャネル上の不要なｎ型化した非晶質シリコン膜
をマージンを見込んで、下層の非晶質シリコン膜の一部
も含めてエッチングする必要ある。 （２）良好なオン特性を得るために、非晶質シリコン膜
の膜厚を厚くしなければならない。という、主に２つの
課題を有していた。これらの課題が、液晶ディスプレイ
をコスト高にしてしまうのは、以下の理由が考えられ
る。
【００１０】すなわち、上記（１）の課題に関しては、
ｎ型化した非晶質シリコン膜と非晶質シリコン膜とのエ
ッチング選択性が小さいため、パネル内でのエッチング
量に分布が生じ易く、したがって、エッチング量が深い
部分（すなわち、エッチング後のチャネル部の非晶質シ
リコン膜厚が薄い部分）で薄膜トランジスタ素子のオン
特性が低下し、パネル内で表示ムラが発生することによ
って製品の歩留まりが低下してしまう。
ｎ型化した非晶質シリコン膜と非晶質シリコン膜とのエ
ッチング選択性が小さいため、パネル内でのエッチング
量に分布が生じ易く、したがって、エッチング量が深い
部分（すなわち、エッチング後のチャネル部の非晶質シ
リコン膜厚が薄い部分）で薄膜トランジスタ素子のオン
特性が低下し、パネル内で表示ムラが発生することによ
って製品の歩留まりが低下してしまう。
【００１１】上記（２）の課題に関しては、プラズマＣ
ＶＤ成膜工程やアイランド化ドライエッチング工程での
スループットが低下し、コスト高になってしまう。ま
た、光感度の高い非晶質シリコン膜の膜厚が厚いと、薄
膜トランジスタ素子の光オフ電流値が増大し、保持特性
が低下してしまうことにより、パネル内で表示ムラが発
生する原因にもなる。
ＶＤ成膜工程やアイランド化ドライエッチング工程での
スループットが低下し、コスト高になってしまう。ま
た、光感度の高い非晶質シリコン膜の膜厚が厚いと、薄
膜トランジスタ素子の光オフ電流値が増大し、保持特性
が低下してしまうことにより、パネル内で表示ムラが発
生する原因にもなる。
【００１２】以上のことから、逆スタガード型薄膜トラ
ンジスタ素子において、チャネル上の不要なｎ型化した
非晶質シリコン膜をエッチング除去する必要がなく、ま
た非晶質シリコン膜厚を薄膜化できるデバイス技術の開
発が必要となっている。
ンジスタ素子において、チャネル上の不要なｎ型化した
非晶質シリコン膜をエッチング除去する必要がなく、ま
た非晶質シリコン膜厚を薄膜化できるデバイス技術の開
発が必要となっている。
【００１３】また、高開口率化を実現するための従来の
構造では、薄膜トランジスタの活性層である非晶質シリ
コン膜と塗布絶縁膜とがバックチャネル界面で直接接す
ることになり、塗布絶縁膜中に存在する水分や可動イオ
ン等（これらは一般的に、プラズマＣＶＤ法で形成され
る窒化シリコン膜中に含まれる量よりもはるかに多い）
が、トランジスタのバックチャネル特性に影響を与え、
トランジスタ特性の長期信頼性・安定性の面で問題があ
った。これも液晶ディスプレイにおいて表示ムラの原因
となる。この問題を抑制するために、チャネル保護型薄
膜トランジスタ素子（バックチャネル界面が予め窒化シ
リコン膜で覆われている逆スタガード型構造）を用いた
り、あるいは塗布絶縁膜を形成する前プロセスとして、
前記ｎ型化した非晶質シリコン膜が除去された非晶質シ
リコン膜のバックチャネル界面上に窒化シリコン膜をま
ず形成し、その後塗布絶縁膜を形成することによりバッ
クチャネル界面特性を安定化させる等の方法が用いられ
てきた。しかし、これらはプラズマＣＶＤ成膜工程の増
加や、パターニングプロセスの増加等、コスト高の原因
となってしまう。これらのことから、薄膜トランジスタ
素子として塗布絶縁膜を用いても安定な特性を有する薄
膜トランジスタ素子が実現でき、液晶ディスプレイの高
開口率化を可能とするようなデバイス技術の開発が必要
となっている。
構造では、薄膜トランジスタの活性層である非晶質シリ
コン膜と塗布絶縁膜とがバックチャネル界面で直接接す
ることになり、塗布絶縁膜中に存在する水分や可動イオ
ン等（これらは一般的に、プラズマＣＶＤ法で形成され
る窒化シリコン膜中に含まれる量よりもはるかに多い）
が、トランジスタのバックチャネル特性に影響を与え、
トランジスタ特性の長期信頼性・安定性の面で問題があ
った。これも液晶ディスプレイにおいて表示ムラの原因
となる。この問題を抑制するために、チャネル保護型薄
膜トランジスタ素子（バックチャネル界面が予め窒化シ
リコン膜で覆われている逆スタガード型構造）を用いた
り、あるいは塗布絶縁膜を形成する前プロセスとして、
前記ｎ型化した非晶質シリコン膜が除去された非晶質シ
リコン膜のバックチャネル界面上に窒化シリコン膜をま
ず形成し、その後塗布絶縁膜を形成することによりバッ
クチャネル界面特性を安定化させる等の方法が用いられ
てきた。しかし、これらはプラズマＣＶＤ成膜工程の増
加や、パターニングプロセスの増加等、コスト高の原因
となってしまう。これらのことから、薄膜トランジスタ
素子として塗布絶縁膜を用いても安定な特性を有する薄
膜トランジスタ素子が実現でき、液晶ディスプレイの高
開口率化を可能とするようなデバイス技術の開発が必要
となっている。
【００１４】
【課題を解決するための手段】上記課題を解決する本発
明は、少なくとも透明絶縁性基板上に、ゲート電極、ゲ
ート絶縁膜、アイランド状非晶質シリコン膜、ソース・
ドレイン電極、及び前記アイランド状非晶質シリコン膜
とソース・ドレイン電極とが重なり合う部分に中間層と
して形成されたｎ型化した非晶質シリコン膜とを有する
逆スタガード型薄膜トランジスタ素子において、前記ア
イランド状非晶質シリコン膜とソース・ドレイン電極と
が重なり合わない部分に一旦形成されたｎ型化した非晶
質シリコン膜の深さ方向の一部がエッチング除去され、
残存するｎ型化した非晶質シリコン膜をプラズマ処理に
より改質した絶縁膜を有することを特徴とする薄膜トラ
ンジスタ素子、及び少なくとも透明絶縁性基板上に、ゲ
ート電極、ゲート絶縁膜、アイランド状非晶質シリコン
膜、ソース・ドレイン電極、及び前記アイランド状非晶
質シリコン膜とソース・ドレイン電極とが重なり合う部
分に中間層として形成されたｎ型化した非晶質シリコン
膜とを有する逆スタガード型薄膜トランジスタ素子にお
いて、前記アイランド状非晶質シリコン膜とソース・ド
レイン電極とが重なり合わない部分に一旦形成されたｎ
型化した非晶質シリコン膜の深さ方向の一部がエッチン
グ除去され、残存するｎ型化した非晶質シリコン膜をプ
ラズマ処理により改質した絶縁膜をフッ酸を含む溶液に
より除去して形成されてなる薄膜トランジスタ素子に関
する。
明は、少なくとも透明絶縁性基板上に、ゲート電極、ゲ
ート絶縁膜、アイランド状非晶質シリコン膜、ソース・
ドレイン電極、及び前記アイランド状非晶質シリコン膜
とソース・ドレイン電極とが重なり合う部分に中間層と
して形成されたｎ型化した非晶質シリコン膜とを有する
逆スタガード型薄膜トランジスタ素子において、前記ア
イランド状非晶質シリコン膜とソース・ドレイン電極と
が重なり合わない部分に一旦形成されたｎ型化した非晶
質シリコン膜の深さ方向の一部がエッチング除去され、
残存するｎ型化した非晶質シリコン膜をプラズマ処理に
より改質した絶縁膜を有することを特徴とする薄膜トラ
ンジスタ素子、及び少なくとも透明絶縁性基板上に、ゲ
ート電極、ゲート絶縁膜、アイランド状非晶質シリコン
膜、ソース・ドレイン電極、及び前記アイランド状非晶
質シリコン膜とソース・ドレイン電極とが重なり合う部
分に中間層として形成されたｎ型化した非晶質シリコン
膜とを有する逆スタガード型薄膜トランジスタ素子にお
いて、前記アイランド状非晶質シリコン膜とソース・ド
レイン電極とが重なり合わない部分に一旦形成されたｎ
型化した非晶質シリコン膜の深さ方向の一部がエッチン
グ除去され、残存するｎ型化した非晶質シリコン膜をプ
ラズマ処理により改質した絶縁膜をフッ酸を含む溶液に
より除去して形成されてなる薄膜トランジスタ素子に関
する。
【００１５】
【発明の実施の形態】本発明の薄膜トランジスタ素子を
実現するためのキーポイントは、ソース・ドレイン電極
とｎ型化した非晶質シリコン膜とが重なり合わない部分
の不要なｎ型化した非晶質シリコン膜をプラズマ処理に
より絶縁膜に改質する点にある。これにより、非晶質シ
リコン膜表面（バックチャネル界面）は大気やプラズマ
等に直接曝されることがなくダメージを受けない。した
がって、バックチャネル界面準位も小さくなり、非晶質
シリコン膜の薄膜化が可能となる。
実現するためのキーポイントは、ソース・ドレイン電極
とｎ型化した非晶質シリコン膜とが重なり合わない部分
の不要なｎ型化した非晶質シリコン膜をプラズマ処理に
より絶縁膜に改質する点にある。これにより、非晶質シ
リコン膜表面（バックチャネル界面）は大気やプラズマ
等に直接曝されることがなくダメージを受けない。した
がって、バックチャネル界面準位も小さくなり、非晶質
シリコン膜の薄膜化が可能となる。
【００１６】また本発明では、液晶ディスプレイの高開
口率化を実現するために、上記特徴を有する薄膜トラン
ジスタ素子において、素子全体を保護するための保護絶
縁膜を有し、この保護絶縁膜上に形成された透明導電性
電極がコンタクトホールを介して前記ソース電極と接続
されており、前記保護絶縁膜が高分子材料、例えばシロ
キサン化合物高分子やポリシラザン化合物高分子等を溶
剤に溶解した溶液を用いて形成されている塗布絶縁膜で
あることを特徴とする薄膜トランジスタ素子を提供す
る。
口率化を実現するために、上記特徴を有する薄膜トラン
ジスタ素子において、素子全体を保護するための保護絶
縁膜を有し、この保護絶縁膜上に形成された透明導電性
電極がコンタクトホールを介して前記ソース電極と接続
されており、前記保護絶縁膜が高分子材料、例えばシロ
キサン化合物高分子やポリシラザン化合物高分子等を溶
剤に溶解した溶液を用いて形成されている塗布絶縁膜で
あることを特徴とする薄膜トランジスタ素子を提供す
る。
【００１７】次に本発明について詳細に説明する。
【００１８】本発明の薄膜トランジスタ素子は、図１に
示すように、ガラス基板などの透明絶縁性基板１０上に
ゲート電極１１、ゲート絶縁膜１２、アイランド状非晶
質シリコン膜１３、ソース・ドレイン電極１５、及び前
記アイランド状非晶質シリコン膜とソース・ドレイン電
極とが重なり合う部分に中間層として形成されたｎ型化
した非晶質シリコン膜１４とを有し、前記ｎ型化した非
晶質シリコン膜１４が前記アイランド状非晶質シリコン
膜１３に対して前記ゲート電極１１の反対側に形成され
た構造を持つ逆スタガード型薄膜トランジスタ素子であ
り、前記アイランド状非晶質シリコン膜１３とソース・
ドレイン電極１５とが重なり合わない部分、つまり、チ
ャネル上も含めてｎ型化した非晶質シリコン膜１４を一
旦形成した後、該チャネル上のｎ型化した非晶質シリコ
ン膜１４のみをプラズマ処理、例えば、酸素プラズマ、
窒素プラズマあるいは酸素と窒素の混合ガスを用いたプ
ラズマに曝して酸化膜、窒化膜あるいは酸化窒化膜等の
絶縁膜１７に改質することにより、チャネル上の不要な
ｎ型化した非晶質シリコン膜１４を実質的に除去した状
態と等価な状態を実現できる。非晶質シリコン膜１３に
比べてｎ型化した非晶質シリコン膜１４（すなわち、不
純物を多量に含んだ非晶質シリコン膜）は、酸化、窒化
又は酸化窒化速度が速いため、ｎ型化した非晶質シリコ
ン膜１４のみを選択的に改質することができる。また、
このように改質した酸化膜、窒化膜あるいは酸化窒化膜
等の絶縁膜１７は、その下の非晶質シリコン膜１３とエ
ッチング特性が全く異なるため、例えばフッ酸を含む溶
液で容易にエッチング可能で、選択的に該絶縁膜１７の
みを除去することができる。
示すように、ガラス基板などの透明絶縁性基板１０上に
ゲート電極１１、ゲート絶縁膜１２、アイランド状非晶
質シリコン膜１３、ソース・ドレイン電極１５、及び前
記アイランド状非晶質シリコン膜とソース・ドレイン電
極とが重なり合う部分に中間層として形成されたｎ型化
した非晶質シリコン膜１４とを有し、前記ｎ型化した非
晶質シリコン膜１４が前記アイランド状非晶質シリコン
膜１３に対して前記ゲート電極１１の反対側に形成され
た構造を持つ逆スタガード型薄膜トランジスタ素子であ
り、前記アイランド状非晶質シリコン膜１３とソース・
ドレイン電極１５とが重なり合わない部分、つまり、チ
ャネル上も含めてｎ型化した非晶質シリコン膜１４を一
旦形成した後、該チャネル上のｎ型化した非晶質シリコ
ン膜１４のみをプラズマ処理、例えば、酸素プラズマ、
窒素プラズマあるいは酸素と窒素の混合ガスを用いたプ
ラズマに曝して酸化膜、窒化膜あるいは酸化窒化膜等の
絶縁膜１７に改質することにより、チャネル上の不要な
ｎ型化した非晶質シリコン膜１４を実質的に除去した状
態と等価な状態を実現できる。非晶質シリコン膜１３に
比べてｎ型化した非晶質シリコン膜１４（すなわち、不
純物を多量に含んだ非晶質シリコン膜）は、酸化、窒化
又は酸化窒化速度が速いため、ｎ型化した非晶質シリコ
ン膜１４のみを選択的に改質することができる。また、
このように改質した酸化膜、窒化膜あるいは酸化窒化膜
等の絶縁膜１７は、その下の非晶質シリコン膜１３とエ
ッチング特性が全く異なるため、例えばフッ酸を含む溶
液で容易にエッチング可能で、選択的に該絶縁膜１７の
みを除去することができる。
【００１９】また、高開口率化を実現するための本発明
は、図１０に示すように、図１の薄膜トランジスタ素子
（すなわち、プラズマ処理により改質した絶縁膜１７が
存在している薄膜トランジスタ素子）において、素子全
体を保護するために保護絶縁膜として塗布絶縁膜１８を
用い、該塗布絶縁膜１８上に透明導電性画素電極１９が
形成されており、コンタクトホールを介してソース電極
と電気的な接続がとられている。
は、図１０に示すように、図１の薄膜トランジスタ素子
（すなわち、プラズマ処理により改質した絶縁膜１７が
存在している薄膜トランジスタ素子）において、素子全
体を保護するために保護絶縁膜として塗布絶縁膜１８を
用い、該塗布絶縁膜１８上に透明導電性画素電極１９が
形成されており、コンタクトホールを介してソース電極
と電気的な接続がとられている。
【００２０】次に図２を参照して、本発明の一実施形態
について説明する。まず、図２（ａ）に示すように、透
明絶縁性基板１０上に形成したゲート電極用金属を所望
の形状にパターニングしてゲート電極１１を形成し、そ
の後、プラズマＣＶＤ法等を用いてゲート絶縁膜１２、
非晶質シリコン膜１３、ｎ型化した非晶質シリコン膜１
４を順次形成する。続いて、図２（ｂ）に示すように、
ソース・ドレイン電極用金属をスパッタ法等で形成し、
所望の形状にパターニングしてソース・ドレイン電極１
５を得る。更に、図２（ｃ）に示すように、この基板を
酸素及び／又は窒素のイオン又はラジカルを含むプラズ
マ１６雰囲気中に曝す。この時、ソース・ドレイン電極
１５と非晶質シリコン膜１３４とが重なり合わない部分
の非晶質シリコン膜１３上のｎ型化した非晶質シリコン
膜１４は、選択的に酸化、窒化又は酸化窒化されてｎ型
不純物を含む酸化シリコン、窒化シリコン又は酸化窒化
シリコンなどの絶縁膜１７に改質される。したがって、
この絶縁膜１７はｎ型化した非晶質シリコン膜１４と同
程度の膜厚を有している。ここで、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の非晶質シリコン膜１３上のｎ型化した非晶質シリコン
膜１４を全て絶縁膜１７に改質するためには、ｎ型化し
た非晶質シリコン膜１４の膜厚は１５ｎｍ以下程度とす
るのが望ましい。また、このように薄膜化したｎ型化し
た非晶質シリコン膜１４で良好なオーミックコンタクト
特性を得るためには、ドーピング効率を十分高くしなけ
ればならない。したがって、ｎ型化した非晶質シリコン
膜形成時のプラズマＣＶＤ条件としてシラン流量の１０
％以上の流量のフォスフィンガスを供給することが望ま
しい。通常のｎ型化非晶質シリコン膜成膜時では、フォ
スフィンガス流量はシランガス流量の５％以下程度と小
さい。最後に、図２（ｅ）に示すように、所望のアイラ
ンド形状にパターニングすることにより薄膜トランジス
タ素子が完成する。
について説明する。まず、図２（ａ）に示すように、透
明絶縁性基板１０上に形成したゲート電極用金属を所望
の形状にパターニングしてゲート電極１１を形成し、そ
の後、プラズマＣＶＤ法等を用いてゲート絶縁膜１２、
非晶質シリコン膜１３、ｎ型化した非晶質シリコン膜１
４を順次形成する。続いて、図２（ｂ）に示すように、
ソース・ドレイン電極用金属をスパッタ法等で形成し、
所望の形状にパターニングしてソース・ドレイン電極１
５を得る。更に、図２（ｃ）に示すように、この基板を
酸素及び／又は窒素のイオン又はラジカルを含むプラズ
マ１６雰囲気中に曝す。この時、ソース・ドレイン電極
１５と非晶質シリコン膜１３４とが重なり合わない部分
の非晶質シリコン膜１３上のｎ型化した非晶質シリコン
膜１４は、選択的に酸化、窒化又は酸化窒化されてｎ型
不純物を含む酸化シリコン、窒化シリコン又は酸化窒化
シリコンなどの絶縁膜１７に改質される。したがって、
この絶縁膜１７はｎ型化した非晶質シリコン膜１４と同
程度の膜厚を有している。ここで、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の非晶質シリコン膜１３上のｎ型化した非晶質シリコン
膜１４を全て絶縁膜１７に改質するためには、ｎ型化し
た非晶質シリコン膜１４の膜厚は１５ｎｍ以下程度とす
るのが望ましい。また、このように薄膜化したｎ型化し
た非晶質シリコン膜１４で良好なオーミックコンタクト
特性を得るためには、ドーピング効率を十分高くしなけ
ればならない。したがって、ｎ型化した非晶質シリコン
膜形成時のプラズマＣＶＤ条件としてシラン流量の１０
％以上の流量のフォスフィンガスを供給することが望ま
しい。通常のｎ型化非晶質シリコン膜成膜時では、フォ
スフィンガス流量はシランガス流量の５％以下程度と小
さい。最後に、図２（ｅ）に示すように、所望のアイラ
ンド形状にパターニングすることにより薄膜トランジス
タ素子が完成する。
【００２１】上記の実施形態では、最後の工程でアイラ
ンド形状にパターニングしていたが、非晶質シリコン膜
１３とｎ型化した非晶質シリコン膜１４を先にアイラン
ド形状にパターニングしてからｎ型化した非晶質シリコ
ン膜１４の絶縁膜への改質を行うこともできる。つま
り、本発明の第２の実施形態では、まず、図３（ａ）に
示すように、透明絶縁性基板１０上に形成したゲート電
極用金属を所望の形状にパターニングしてゲート電極１
１を形成し、その後、プラズマＣＶＤ法等を用いてゲー
ト絶縁膜１２、非晶質シリコン膜１３、ｎ型化した非晶
質シリコン膜１４を順次形成する。続いて、図３（ｂ）
に示すように、非晶質シリコン膜１３とｎ型化した非晶
質シリコン膜１４を所望のアイランド形状にパターニン
グする。次に、図３（ｃ）に示すように、ソース・ドレ
イン電極用金属をスパッタ法等で形成し、所望の形状に
パターニングしてソース・ドレイン電極１５を得る。
尚、ソース・ドレイン電極１５は、次のプラズマ処理工
程でアイランド形状にパターニングされたｎ型化した非
晶質シリコン膜１４の側面からの酸化、窒化又は酸化窒
化を避けるため、同図に示すようにその側面をも覆うよ
うに形成される。そして最後に、図３（ｄ）に示すよう
に、プラズマ処理を施すことによって、ソース・ドレイ
ン電極１５と非晶質シリコン膜１３とが重なり合わない
部分の非晶質シリコン膜１３上のｎ型化した非晶質シリ
コン膜１４が選択的に酸化、窒化又は酸化窒化されて、
ｎ型不純物を含む酸化シリコン又は窒化シリコンなどの
絶縁膜１６に改質されて、薄膜トランジスタ素子が完成
する。
ンド形状にパターニングしていたが、非晶質シリコン膜
１３とｎ型化した非晶質シリコン膜１４を先にアイラン
ド形状にパターニングしてからｎ型化した非晶質シリコ
ン膜１４の絶縁膜への改質を行うこともできる。つま
り、本発明の第２の実施形態では、まず、図３（ａ）に
示すように、透明絶縁性基板１０上に形成したゲート電
極用金属を所望の形状にパターニングしてゲート電極１
１を形成し、その後、プラズマＣＶＤ法等を用いてゲー
ト絶縁膜１２、非晶質シリコン膜１３、ｎ型化した非晶
質シリコン膜１４を順次形成する。続いて、図３（ｂ）
に示すように、非晶質シリコン膜１３とｎ型化した非晶
質シリコン膜１４を所望のアイランド形状にパターニン
グする。次に、図３（ｃ）に示すように、ソース・ドレ
イン電極用金属をスパッタ法等で形成し、所望の形状に
パターニングしてソース・ドレイン電極１５を得る。
尚、ソース・ドレイン電極１５は、次のプラズマ処理工
程でアイランド形状にパターニングされたｎ型化した非
晶質シリコン膜１４の側面からの酸化、窒化又は酸化窒
化を避けるため、同図に示すようにその側面をも覆うよ
うに形成される。そして最後に、図３（ｄ）に示すよう
に、プラズマ処理を施すことによって、ソース・ドレイ
ン電極１５と非晶質シリコン膜１３とが重なり合わない
部分の非晶質シリコン膜１３上のｎ型化した非晶質シリ
コン膜１４が選択的に酸化、窒化又は酸化窒化されて、
ｎ型不純物を含む酸化シリコン又は窒化シリコンなどの
絶縁膜１６に改質されて、薄膜トランジスタ素子が完成
する。
【００２２】尚、ｎ型不純物としては、リン（Ｐ）、ヒ
素（Ａｓ）、アンチモン（Ｓｂ）などが挙げられるが、
本発明ではリンを用いるのが好ましい。
素（Ａｓ）、アンチモン（Ｓｂ）などが挙げられるが、
本発明ではリンを用いるのが好ましい。
【００２３】前述のように、プラズマ処理により改質し
た絶縁膜１７はフッ酸を含む溶液、例えば、バッファー
ドフッ酸液などで容易に除去することができる。このよ
うに改質した絶縁膜を除去した構成も本発明の対象であ
る。以下、改質した絶縁膜の除去工程を含む薄膜トラン
ジスタ素子の製造方法について説明する。
た絶縁膜１７はフッ酸を含む溶液、例えば、バッファー
ドフッ酸液などで容易に除去することができる。このよ
うに改質した絶縁膜を除去した構成も本発明の対象であ
る。以下、改質した絶縁膜の除去工程を含む薄膜トラン
ジスタ素子の製造方法について説明する。
【００２４】図４は改質した絶縁膜の除去工程を含む薄
膜トランジスタ素子の製造方法の一例を示す断面工程図
である。同図において、（ａ）〜（ｃ）は図２（ａ）〜
（ｃ）と同様であり、説明は省略する。ソース・ドレイ
ン電極１５と非晶質シリコン膜１３とが重なり合わない
部分の非晶質シリコン膜１３上のｎ型化した非晶質シリ
コン膜１４を改質した絶縁膜１６は、基板をバッファー
ドフッ酸溶液中に浸漬、あるいはバッファードフッ酸溶
液を基板にスプレーする等の通常のウェットエッチング
法により選択的に除去することができる（図４
（ｄ））。絶縁膜１６の下の非晶質シリコン膜１３はバ
ッファードフッ酸溶液でエッチングされることはない。
最後に、非晶質シリコン膜１３を所望のアイランド形状
にパターニングすることにより、図４（ｅ）に示すよう
な本発明の薄膜トランジスタが完成する。
膜トランジスタ素子の製造方法の一例を示す断面工程図
である。同図において、（ａ）〜（ｃ）は図２（ａ）〜
（ｃ）と同様であり、説明は省略する。ソース・ドレイ
ン電極１５と非晶質シリコン膜１３とが重なり合わない
部分の非晶質シリコン膜１３上のｎ型化した非晶質シリ
コン膜１４を改質した絶縁膜１６は、基板をバッファー
ドフッ酸溶液中に浸漬、あるいはバッファードフッ酸溶
液を基板にスプレーする等の通常のウェットエッチング
法により選択的に除去することができる（図４
（ｄ））。絶縁膜１６の下の非晶質シリコン膜１３はバ
ッファードフッ酸溶液でエッチングされることはない。
最後に、非晶質シリコン膜１３を所望のアイランド形状
にパターニングすることにより、図４（ｅ）に示すよう
な本発明の薄膜トランジスタが完成する。
【００２５】図５は改質した絶縁膜の除去工程を含む薄
膜トランジスタ素子の製造方法の別の一例を示す断面工
程図である。同図において、（ａ）〜（ｄ）は図３
（ａ）〜（ｄ）と同様であり、説明は省略する。ソース
・ドレイン電極１５と非晶質シリコン膜１３とが重なり
合わない部分の非晶質シリコン膜１３上のｎ型化した非
晶質シリコン膜１４を改質した絶縁膜１６は、基板をバ
ッファードフッ酸溶液中に浸漬、あるいはバッファード
フッ酸溶液を基板にスプレーすることにより選択的に除
去することができ、図５（ｅ）に示すような本発明の薄
膜トランジスタが完成する。
膜トランジスタ素子の製造方法の別の一例を示す断面工
程図である。同図において、（ａ）〜（ｄ）は図３
（ａ）〜（ｄ）と同様であり、説明は省略する。ソース
・ドレイン電極１５と非晶質シリコン膜１３とが重なり
合わない部分の非晶質シリコン膜１３上のｎ型化した非
晶質シリコン膜１４を改質した絶縁膜１６は、基板をバ
ッファードフッ酸溶液中に浸漬、あるいはバッファード
フッ酸溶液を基板にスプレーすることにより選択的に除
去することができ、図５（ｅ）に示すような本発明の薄
膜トランジスタが完成する。
【００２６】前述のように、ソース・ドレイン電極１５
と非晶質シリコン膜１３とが重なり合わない部分の非晶
質シリコン膜１３上のｎ型化した非晶質シリコン膜１４
を深さ方向に一部エッチング除去し、その後、残された
ｎ型化した非晶質シリコン膜１４をプラズマ処理により
絶縁膜１６に改質する構成も本発明の対象である。この
場合、ｎ型化した非晶質シリコン膜１４の膜厚を５０〜
１００ｎｍ程度に厚膜化でき、より良好なオーミックコ
ンタクト特性が得られ易い。以下、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の非晶質シリコン膜１３上のｎ型化した非晶質シリコン
膜１４の深さ方向に一部エッチング除去する工程を含む
薄膜トランジスタ素子の製造方法について説明する。
と非晶質シリコン膜１３とが重なり合わない部分の非晶
質シリコン膜１３上のｎ型化した非晶質シリコン膜１４
を深さ方向に一部エッチング除去し、その後、残された
ｎ型化した非晶質シリコン膜１４をプラズマ処理により
絶縁膜１６に改質する構成も本発明の対象である。この
場合、ｎ型化した非晶質シリコン膜１４の膜厚を５０〜
１００ｎｍ程度に厚膜化でき、より良好なオーミックコ
ンタクト特性が得られ易い。以下、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の非晶質シリコン膜１３上のｎ型化した非晶質シリコン
膜１４の深さ方向に一部エッチング除去する工程を含む
薄膜トランジスタ素子の製造方法について説明する。
【００２７】本発明の第５の実施形態について、図６
（ａ）〜（ｅ）を用いて詳細に説明する。
（ａ）〜（ｅ）を用いて詳細に説明する。
【００２８】図６（ａ）に示すように、透明絶縁性基板
１０上に形成したゲート電極用金属を所望の形状にパタ
ーニングしてゲート電極１１を形成し、その後、プラズ
マＣＶＤ等を用いてゲート絶縁膜１２、非晶質シリコン
膜１３、ｎ型化した非晶質シリコン膜１４を順次形成す
る。続いて、図６（ｂ）に示すように、ソース・ドレイ
ン電極用金属をスパッタ法等により形成し、所望のソー
ス・ドレイン電極１５の形状にパターニングする。その
後、図６（ｃ）に示すように、ドライエッチング法ある
いはウエットエッチング法により、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の不要なｎ型化した非晶質シリコン膜１４を全表面にわ
たり深さ方向に一部のみエッチング除去する。更に図６
（ｄ）に示すように、この基板を酸素及び／又は窒素プ
ラズマ１６雰囲気中に曝す。この時、ソース・ドレイン
電極１５と非晶質シリコン膜１３とが重なり合わない部
分の残存しているｎ型化した非晶質シリコン膜１４は、
酸化膜、窒化膜あるいは酸化窒化膜の絶縁膜１７に改質
される。又、残存しているｎ型化した非晶質シリコン膜
１４全体を酸化膜、窒化膜あるいは酸化窒化膜に改質す
るために、残存させるｎ型化した非晶質シリコン膜１４
の膜厚としては１５ｎｍ以下程度が好ましい。最後に、
図６（ｅ）に示すように、この絶縁膜１７及び非晶質シ
リコン膜１３を所望のアイランド形状にパターニングす
ることにより本発明の薄膜トランジスタ素子が完成す
る。
１０上に形成したゲート電極用金属を所望の形状にパタ
ーニングしてゲート電極１１を形成し、その後、プラズ
マＣＶＤ等を用いてゲート絶縁膜１２、非晶質シリコン
膜１３、ｎ型化した非晶質シリコン膜１４を順次形成す
る。続いて、図６（ｂ）に示すように、ソース・ドレイ
ン電極用金属をスパッタ法等により形成し、所望のソー
ス・ドレイン電極１５の形状にパターニングする。その
後、図６（ｃ）に示すように、ドライエッチング法ある
いはウエットエッチング法により、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の不要なｎ型化した非晶質シリコン膜１４を全表面にわ
たり深さ方向に一部のみエッチング除去する。更に図６
（ｄ）に示すように、この基板を酸素及び／又は窒素プ
ラズマ１６雰囲気中に曝す。この時、ソース・ドレイン
電極１５と非晶質シリコン膜１３とが重なり合わない部
分の残存しているｎ型化した非晶質シリコン膜１４は、
酸化膜、窒化膜あるいは酸化窒化膜の絶縁膜１７に改質
される。又、残存しているｎ型化した非晶質シリコン膜
１４全体を酸化膜、窒化膜あるいは酸化窒化膜に改質す
るために、残存させるｎ型化した非晶質シリコン膜１４
の膜厚としては１５ｎｍ以下程度が好ましい。最後に、
図６（ｅ）に示すように、この絶縁膜１７及び非晶質シ
リコン膜１３を所望のアイランド形状にパターニングす
ることにより本発明の薄膜トランジスタ素子が完成す
る。
【００２９】本発明の第６の実施形態について、図７
（ａ）〜（ｆ）を用いて詳細に説明する。
（ａ）〜（ｆ）を用いて詳細に説明する。
【００３０】図７（ａ）〜（ｄ）は、図６（ａ）〜
（ｄ）と同じであり、説明を省略する。続いて、図７
（ｅ）に示すように、この基板をフッ酸を含む溶液に曝
すことにより絶縁膜１７をエッチング除去する。最後
に、図７（ｆ）に示すように、非晶質シリコン膜１３を
所望のアイランド形状にパターニングすることにより本
発明の薄膜トランジスタ素子が完成する。
（ｄ）と同じであり、説明を省略する。続いて、図７
（ｅ）に示すように、この基板をフッ酸を含む溶液に曝
すことにより絶縁膜１７をエッチング除去する。最後
に、図７（ｆ）に示すように、非晶質シリコン膜１３を
所望のアイランド形状にパターニングすることにより本
発明の薄膜トランジスタ素子が完成する。
【００３１】本発明の第８の実施形態について、図８
（ａ）〜（ｅ）を用いて詳細に説明する。
（ａ）〜（ｅ）を用いて詳細に説明する。
【００３２】まず、図８（ａ）に示すように、透明絶縁
性基板１０上に形成したゲート電極用金属を所望の形状
にパターニングしてゲート電極１１を形成し、その後、
プラズマＣＶＤ法等を用いてゲート絶縁膜１２、非晶質
シリコン膜１３、ｎ型化した非晶質シリコン膜１４を順
次形成する。続いて、図８（ｂ）に示すように、非晶質
シリコン膜１３とｎ型化した非晶質シリコン膜１４を所
望のアイランド形状にパターニングする。次に、図８
（ｃ）に示すように、ソース・ドレイン電極用金属をス
パッタ法等で形成し、所望の形状にパターニングしてソ
ース・ドレイン電極１５を得る。尚、ソース・ドレイン
電極１５は、次のプラズマ処理工程でアイランド形状に
パターニングされたｎ型化した非晶質シリコン膜１４の
側面からの酸化、窒化又は酸化窒化を避けるため、同図
に示すようにその側面をも覆うように形成される。その
後、図８（ｄ）に示すように、ドライエッチング法ある
いはウエットエッチング法により、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の不要なｎ型化した非晶質シリコン膜１４を全表面にわ
たり深さ方向に一部のみエッチング除去する。更に図８
（ｅ）に示すように、この基板を酸素及び／又は窒素プ
ラズマ１６雰囲気中に曝す。この時、ソース・ドレイン
電極１５と非晶質シリコン膜１３とが重なり合わない部
分の残存しているｎ型化した非晶質シリコン膜１４は、
酸化膜、窒化膜あるいは酸化窒化膜の絶縁膜１７に改質
される。また、残存しているｎ型化した非晶質シリコン
膜１４全体を酸化膜、窒化膜あるいは酸化窒化膜に改質
するために、残存させるｎ型化した非晶質シリコン膜１
４の膜厚としては１５ｎｍ以下程度が好ましい。以上の
工程により本発明の薄膜トランジスタ素子が完成する。
性基板１０上に形成したゲート電極用金属を所望の形状
にパターニングしてゲート電極１１を形成し、その後、
プラズマＣＶＤ法等を用いてゲート絶縁膜１２、非晶質
シリコン膜１３、ｎ型化した非晶質シリコン膜１４を順
次形成する。続いて、図８（ｂ）に示すように、非晶質
シリコン膜１３とｎ型化した非晶質シリコン膜１４を所
望のアイランド形状にパターニングする。次に、図８
（ｃ）に示すように、ソース・ドレイン電極用金属をス
パッタ法等で形成し、所望の形状にパターニングしてソ
ース・ドレイン電極１５を得る。尚、ソース・ドレイン
電極１５は、次のプラズマ処理工程でアイランド形状に
パターニングされたｎ型化した非晶質シリコン膜１４の
側面からの酸化、窒化又は酸化窒化を避けるため、同図
に示すようにその側面をも覆うように形成される。その
後、図８（ｄ）に示すように、ドライエッチング法ある
いはウエットエッチング法により、ソース・ドレイン電
極１５と非晶質シリコン膜１３とが重なり合わない部分
の不要なｎ型化した非晶質シリコン膜１４を全表面にわ
たり深さ方向に一部のみエッチング除去する。更に図８
（ｅ）に示すように、この基板を酸素及び／又は窒素プ
ラズマ１６雰囲気中に曝す。この時、ソース・ドレイン
電極１５と非晶質シリコン膜１３とが重なり合わない部
分の残存しているｎ型化した非晶質シリコン膜１４は、
酸化膜、窒化膜あるいは酸化窒化膜の絶縁膜１７に改質
される。また、残存しているｎ型化した非晶質シリコン
膜１４全体を酸化膜、窒化膜あるいは酸化窒化膜に改質
するために、残存させるｎ型化した非晶質シリコン膜１
４の膜厚としては１５ｎｍ以下程度が好ましい。以上の
工程により本発明の薄膜トランジスタ素子が完成する。
【００３３】本発明の第８の実施形態では、図９に示す
ように、前記第７の実施形態で選られた薄膜トランジス
タ素子をフッ酸を含む溶液に曝すことにより絶縁膜１７
をエッチング除去することにより、本発明の薄膜トラン
ジスタ素子が完成する。
ように、前記第７の実施形態で選られた薄膜トランジス
タ素子をフッ酸を含む溶液に曝すことにより絶縁膜１７
をエッチング除去することにより、本発明の薄膜トラン
ジスタ素子が完成する。
【００３４】続いて、前述の薄膜トランジスタ素子を用
いて高開口率化を実現するための本発明について説明す
る。
いて高開口率化を実現するための本発明について説明す
る。
【００３５】本発明の第９の実施形態について、図１
０、図１１を用いて詳細に説明する。それぞれ、図２
（ａ）〜（ｄ）又は図３（ａ）〜（ｄ）の工程を経て形
成された薄膜トランジスタ素子上に、絶縁膜形成用塗布
液を回転塗布し、熱処理を行うことにより塗布絶縁膜１
８を形成する。続いて、所望の形状のコンタクトホール
を形成する。その後、透明導電性画素電極１９を形成す
ることにより、図１０及び図１１に示す本発明の薄膜ト
ランジスタ素子が完成する。
０、図１１を用いて詳細に説明する。それぞれ、図２
（ａ）〜（ｄ）又は図３（ａ）〜（ｄ）の工程を経て形
成された薄膜トランジスタ素子上に、絶縁膜形成用塗布
液を回転塗布し、熱処理を行うことにより塗布絶縁膜１
８を形成する。続いて、所望の形状のコンタクトホール
を形成する。その後、透明導電性画素電極１９を形成す
ることにより、図１０及び図１１に示す本発明の薄膜ト
ランジスタ素子が完成する。
【００３６】本発明の第１０の実施形態について、図１
２、図１３を用いて詳細に説明する。それぞれ、図６
（ａ）〜（ｅ）又は図８（ａ）〜（ｅ）の工程を経て形
成された薄膜トランジスタ素子上に、絶縁膜形成用塗布
液を回転塗布し、熱処理を行うことにより塗布絶縁膜１
８を形成する。続いて、所望の形状のコンタクトホール
を形成する。その後、透明導電性画素電極１９を形成す
ることにより、図１２及び図１３に示す本発明の薄膜ト
ランジスタ素子が完成する。
２、図１３を用いて詳細に説明する。それぞれ、図６
（ａ）〜（ｅ）又は図８（ａ）〜（ｅ）の工程を経て形
成された薄膜トランジスタ素子上に、絶縁膜形成用塗布
液を回転塗布し、熱処理を行うことにより塗布絶縁膜１
８を形成する。続いて、所望の形状のコンタクトホール
を形成する。その後、透明導電性画素電極１９を形成す
ることにより、図１２及び図１３に示す本発明の薄膜ト
ランジスタ素子が完成する。
【００３７】これら第９及び第１０の実施形態におい
て、塗布絶縁膜１８の前駆体としての塗布絶縁膜形成用
材料としては、シロキサン化合物高分子やポリシラザン
化合物高分子等が使用可能である。これらの高分子材料
とメシチレンやキシレン等の溶剤との混合溶液をスピン
コーティング法等により基板上に均一に塗布し、２００
〜３００℃程度で熱処理することにより塗布絶縁膜１８
としてシリコン酸化膜が形成される。
て、塗布絶縁膜１８の前駆体としての塗布絶縁膜形成用
材料としては、シロキサン化合物高分子やポリシラザン
化合物高分子等が使用可能である。これらの高分子材料
とメシチレンやキシレン等の溶剤との混合溶液をスピン
コーティング法等により基板上に均一に塗布し、２００
〜３００℃程度で熱処理することにより塗布絶縁膜１８
としてシリコン酸化膜が形成される。
【００３８】更に、塗布絶縁膜１８の前駆体としての塗
布絶縁膜形成用材料として、アクリル樹脂、フッ素樹
脂、ポリイミド樹脂等を有機溶剤に解かした溶液を用い
ることも可能である。これらの溶液をスピンコーティン
グ法等により基板上に均一に塗布し、２００〜３００℃
程度で熱処理を行い、溶剤を蒸発させて硬化させること
により塗布絶縁膜１８として、アクリル樹脂、フッ素樹
脂、ポリイミド樹脂等が形成できる。
布絶縁膜形成用材料として、アクリル樹脂、フッ素樹
脂、ポリイミド樹脂等を有機溶剤に解かした溶液を用い
ることも可能である。これらの溶液をスピンコーティン
グ法等により基板上に均一に塗布し、２００〜３００℃
程度で熱処理を行い、溶剤を蒸発させて硬化させること
により塗布絶縁膜１８として、アクリル樹脂、フッ素樹
脂、ポリイミド樹脂等が形成できる。
【００３９】通常、これらの塗布絶縁膜は、プラズマＣ
ＶＤ法で形成される窒化シリコン膜に比べて膜中の水分
や可動イオン密度が高く、薄膜トランジスタ特性へ悪影
響を与えることが懸念されていたが、本発明では、これ
らの塗布絶縁膜と非晶質シリコン膜との間にプラズマ処
理により形成された酸化膜、窒化膜あるいは酸化窒化膜
等の絶縁膜が存在するため、塗布絶縁膜中の水分や可動
イオンによって薄膜トランジスタ特性に悪影響を受ける
ことがなくなった。
ＶＤ法で形成される窒化シリコン膜に比べて膜中の水分
や可動イオン密度が高く、薄膜トランジスタ特性へ悪影
響を与えることが懸念されていたが、本発明では、これ
らの塗布絶縁膜と非晶質シリコン膜との間にプラズマ処
理により形成された酸化膜、窒化膜あるいは酸化窒化膜
等の絶縁膜が存在するため、塗布絶縁膜中の水分や可動
イオンによって薄膜トランジスタ特性に悪影響を受ける
ことがなくなった。
【００４０】
【実施例】以下、実施例を参照して本発明を具体的に説
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
【００４１】実施例１ 図２に示す工程順により、本発明の一実施例として逆ス
タガード型薄膜トランジスタ素子の製造方法を説明す
る。
タガード型薄膜トランジスタ素子の製造方法を説明す
る。
【００４２】まず、透明絶縁性基板であるガラス基板１
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を５０〜２００ｎｍ、シラン及びアルゴンベース０．
５％フォスフィンの混合ガスを原料としてｎ型化した非
晶質シリコン膜１４を７ｎｍ形成した。ドーピング効率
の高いｎ型化した非晶質シリコン膜を形成するために、
シラン流量に対して８０倍の流量のアルゴンベース０．
５％フォスフィンガスを供給した。この時、シラン流量
に対するフォスフィンの流量は２０％と高く、ドナー準
位が効率よく形成された。成膜温度は窒化シリコン膜１
２と非晶質シリコン膜１３が３００℃、ｎ型化した非晶
質シリコン膜１４が２８０℃である。このようにして図
２（ａ）に示す構成が完成する。続いて、ソース・ドレ
イン電極用金属としてクロミウムを基板温度１５０℃
で、スパッタ法により１００ｎｍ成膜し、ウェットエッ
チング法により所望のソース・ドレイン電極形状にパタ
ーニングする。このようにして図２（ｂ）まで工程が進
む。これらの工程を経た基板を酸素プラズマ中に曝す。
この時の酸素プラズマ形成条件としては、酸素流量３０
ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、ＲＦ電力密度０．
２５Ｗｃｍ -2、処理時間は２分である。プラズマ発生装
置として、平行平板型プラズマ発生装置を用い、基板は
プラズマ処理装置内のカソード電極上に設置し、この条
件下でのセルフバイアス電圧は３００〜４００Ｖであっ
た。このように酸素プラズマ１６中に曝すことにより、
ソース・ドレイン電極１５と非晶質シリコン膜１３の重
なり合わない部分のｎ型化した非晶質シリコン膜１４は
絶縁性の酸化膜１７に改質した。このようにして図２
（ｃ）までの工程が完了する。その後、この酸化膜１７
及び非晶質シリコン膜１３をドライエッチング法により
エッチングし、所望のアイランド形状にパターニングす
ることにより、図２（ｄ）に示すような薄膜トランジス
タ素子が完成する。
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を５０〜２００ｎｍ、シラン及びアルゴンベース０．
５％フォスフィンの混合ガスを原料としてｎ型化した非
晶質シリコン膜１４を７ｎｍ形成した。ドーピング効率
の高いｎ型化した非晶質シリコン膜を形成するために、
シラン流量に対して８０倍の流量のアルゴンベース０．
５％フォスフィンガスを供給した。この時、シラン流量
に対するフォスフィンの流量は２０％と高く、ドナー準
位が効率よく形成された。成膜温度は窒化シリコン膜１
２と非晶質シリコン膜１３が３００℃、ｎ型化した非晶
質シリコン膜１４が２８０℃である。このようにして図
２（ａ）に示す構成が完成する。続いて、ソース・ドレ
イン電極用金属としてクロミウムを基板温度１５０℃
で、スパッタ法により１００ｎｍ成膜し、ウェットエッ
チング法により所望のソース・ドレイン電極形状にパタ
ーニングする。このようにして図２（ｂ）まで工程が進
む。これらの工程を経た基板を酸素プラズマ中に曝す。
この時の酸素プラズマ形成条件としては、酸素流量３０
ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、ＲＦ電力密度０．
２５Ｗｃｍ -2、処理時間は２分である。プラズマ発生装
置として、平行平板型プラズマ発生装置を用い、基板は
プラズマ処理装置内のカソード電極上に設置し、この条
件下でのセルフバイアス電圧は３００〜４００Ｖであっ
た。このように酸素プラズマ１６中に曝すことにより、
ソース・ドレイン電極１５と非晶質シリコン膜１３の重
なり合わない部分のｎ型化した非晶質シリコン膜１４は
絶縁性の酸化膜１７に改質した。このようにして図２
（ｃ）までの工程が完了する。その後、この酸化膜１７
及び非晶質シリコン膜１３をドライエッチング法により
エッチングし、所望のアイランド形状にパターニングす
ることにより、図２（ｄ）に示すような薄膜トランジス
タ素子が完成する。
【００４３】このようにして作製された本発明の薄膜ト
ランジスタ素子のゲート電圧−ドレイン電流特性を非晶
質シリコン膜の膜厚をパラメーターとして図１４に示
す。同図に示すように、いずれの膜厚においても実用的
な良好なオン・オフ特性が得られた。非晶質シリコン膜
の膜厚を２００〜５０ｎｍまで薄膜化すると、若干しき
い値電圧が高くなるものの、ゲート電圧１５Ｖ以上の十
分にオンした領域ではオン電流値の低下は小さく、実用
上問題のないレベルであった。また、電界効果移動度
は、０．６〜０．８ｃｍ2Ｖ-1ｓｅｃ-1程度で良好であ
った。
ランジスタ素子のゲート電圧−ドレイン電流特性を非晶
質シリコン膜の膜厚をパラメーターとして図１４に示
す。同図に示すように、いずれの膜厚においても実用的
な良好なオン・オフ特性が得られた。非晶質シリコン膜
の膜厚を２００〜５０ｎｍまで薄膜化すると、若干しき
い値電圧が高くなるものの、ゲート電圧１５Ｖ以上の十
分にオンした領域ではオン電流値の低下は小さく、実用
上問題のないレベルであった。また、電界効果移動度
は、０．６〜０．８ｃｍ2Ｖ-1ｓｅｃ-1程度で良好であ
った。
【００４４】このように、本発明により、チャネル上の
不要なｎ型化した非晶質シリコン膜をエッチング除去す
る必要がなくなるため、非晶質シリコン膜を薄膜化した
逆スタガード型薄膜トランジスタ素子が実現できる。
不要なｎ型化した非晶質シリコン膜をエッチング除去す
る必要がなくなるため、非晶質シリコン膜を薄膜化した
逆スタガード型薄膜トランジスタ素子が実現できる。
【００４５】実施例２ 本発明の第２の実施例として図３を参照して説明する。
【００４６】まず、実施例１と同様にしてｎ型化した非
晶質シリコン膜１４までが形成された基板（図３
（ａ））を得た。尚、非晶質シリコン膜１３は１００ｎ
ｍの膜厚に成膜した。次に、非晶質シリコン膜１３及び
ｎ型化した非晶質シリコン膜１４を所望のアイランド形
状にパターニングして図３（ｂ）に示す構成を得た。更
に、ソース・ドレイン電極用金属としてクロミウムを基
板温度１５０℃で、スパッタ法により１００ｎｍ成膜
し、ウェットエッチング法により所望のソース・ドレイ
ン電極形状にパターニングして図３（ｃ）に示す構成の
基板を得た。最後にこの基板を酸素プラズマ中に曝し
た。この時の酸素プラズマ形成条件としては、酸素流量
３０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、ＲＦ電力密度
０．２５Ｗｃｍ-2、処理時間は２分とした。プラズマ発
生装置として、平行平板型プラズマ発生装置を用い、基
板はプラズマ処理装置内のカソード電極上に設置し、こ
の条件下でセルフバイアス電圧３００〜４００Ｖを印加
した。このように酸素プラズマ中に曝すことにより、ソ
ース・ドレイン電極６と非晶質シリコン膜１３の重なり
合わない部分のｎ型化した非晶質シリコン膜１４は絶縁
性の酸化膜７に改質され、図３（ｄ）に示す薄膜トラン
ジスタ素子が完成した。このようにして得られた薄膜ト
ランジスタ素子も実施例１と同様に十分実用的で良好な
オン・オフ特性を有するものであった。
晶質シリコン膜１４までが形成された基板（図３
（ａ））を得た。尚、非晶質シリコン膜１３は１００ｎ
ｍの膜厚に成膜した。次に、非晶質シリコン膜１３及び
ｎ型化した非晶質シリコン膜１４を所望のアイランド形
状にパターニングして図３（ｂ）に示す構成を得た。更
に、ソース・ドレイン電極用金属としてクロミウムを基
板温度１５０℃で、スパッタ法により１００ｎｍ成膜
し、ウェットエッチング法により所望のソース・ドレイ
ン電極形状にパターニングして図３（ｃ）に示す構成の
基板を得た。最後にこの基板を酸素プラズマ中に曝し
た。この時の酸素プラズマ形成条件としては、酸素流量
３０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、ＲＦ電力密度
０．２５Ｗｃｍ-2、処理時間は２分とした。プラズマ発
生装置として、平行平板型プラズマ発生装置を用い、基
板はプラズマ処理装置内のカソード電極上に設置し、こ
の条件下でセルフバイアス電圧３００〜４００Ｖを印加
した。このように酸素プラズマ中に曝すことにより、ソ
ース・ドレイン電極６と非晶質シリコン膜１３の重なり
合わない部分のｎ型化した非晶質シリコン膜１４は絶縁
性の酸化膜７に改質され、図３（ｄ）に示す薄膜トラン
ジスタ素子が完成した。このようにして得られた薄膜ト
ランジスタ素子も実施例１と同様に十分実用的で良好な
オン・オフ特性を有するものであった。
【００４７】以上の実施例１、２では、プラズマ処理と
して酸素プラズマ中での処理例について説明したが、本
発明では、窒素プラズマ処理を用いても同様に良好なオ
ン・オフ特性を有する薄膜トランジスタ素子を得ること
が可能である。窒素プラズマ形成条件としては、例え
ば、窒素流量５０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、
ＲＦ電力密度０．３Ｗｃｍ-2、セルフバイアス電圧２０
０〜３００Ｖで行うことができ、この条件で、ソース・
ドレイン電極と非晶質シリコン膜との重なり合わない部
分の非晶質シリコン膜上のｎ型化した非晶質シリコン膜
を絶縁性の窒化膜に改質され、実用的な薄膜トランジス
タ特性が得られた。更に酸素と窒素の混合ガスでプラズ
マ処理を行った場合でも同様の効果が得られた。
して酸素プラズマ中での処理例について説明したが、本
発明では、窒素プラズマ処理を用いても同様に良好なオ
ン・オフ特性を有する薄膜トランジスタ素子を得ること
が可能である。窒素プラズマ形成条件としては、例え
ば、窒素流量５０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、
ＲＦ電力密度０．３Ｗｃｍ-2、セルフバイアス電圧２０
０〜３００Ｖで行うことができ、この条件で、ソース・
ドレイン電極と非晶質シリコン膜との重なり合わない部
分の非晶質シリコン膜上のｎ型化した非晶質シリコン膜
を絶縁性の窒化膜に改質され、実用的な薄膜トランジス
タ特性が得られた。更に酸素と窒素の混合ガスでプラズ
マ処理を行った場合でも同様の効果が得られた。
【００４８】実施例３ 図４に示す工程順により、本発明の一実施例として、実
施例１で製造された逆スタガード型薄膜トランジスタ素
子から改質した絶縁膜１７を除去した構成の薄膜トラン
ジスタ素子の製造方法を説明する。
施例１で製造された逆スタガード型薄膜トランジスタ素
子から改質した絶縁膜１７を除去した構成の薄膜トラン
ジスタ素子の製造方法を説明する。
【００４９】まず、透明絶縁性基板であるガラス基板１
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を７ｎｍ形成した。成膜温度は窒化シリコ
ン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化し
た非晶質シリコン膜１４が２８０℃である。このように
して図４（ａ）に示す構成が完成する。続いて、ソース
・ドレイン電極用金属としてクロミウムを基板温度１５
０℃で、スパッタ法により１００ｎｍ成膜し、ウェット
エッチング法により所望のソース・ドレイン電極形状に
パターニングする。このようにして図４（ｂ）まで工程
が進む。これらの工程を経た基板を酸素プラズマ中に曝
す。この時の酸素プラズマ形成条件としては、酸素流量
３０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、ＲＦ電力密度
０．２５Ｗｃｍ-2、処理時間は２分である。プラズマ発
生装置として、平行平板型プラズマ発生装置を用い、基
板はプラズマ処理装置内のカソード電極上に設置し、こ
の条件下でセルフバイアス電圧３００〜４００Ｖを印加
した。このように酸素プラズマ中に曝すことにより、ソ
ース・ドレイン電極１５と非晶質シリコン膜１３の重な
り合わない部分のｎ型化した非晶質シリコン膜１４は絶
縁性の酸化膜１７に改質した。このようにして図４
（ｃ）までの工程が完了する。更にこの基板を体積比
１：６の１６バッファードフッ酸と水との混合液中に浸
し、酸化膜１７のみを選択的にエッチング除去すること
により図４（ｄ）の構成が得られた。最後に非晶質シリ
コン膜１３をドライエッチング法によりエッチングし、
所望のアイランド形状にパターニングすることにより、
図４（ｅ）に示すような薄膜トランジスタ素子が完成す
る。このようにして得られた薄膜トランジスタ素子も実
施例１と同様に十分実用的で良好なオン・オフ特性を有
するものであった。
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を７ｎｍ形成した。成膜温度は窒化シリコ
ン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化し
た非晶質シリコン膜１４が２８０℃である。このように
して図４（ａ）に示す構成が完成する。続いて、ソース
・ドレイン電極用金属としてクロミウムを基板温度１５
０℃で、スパッタ法により１００ｎｍ成膜し、ウェット
エッチング法により所望のソース・ドレイン電極形状に
パターニングする。このようにして図４（ｂ）まで工程
が進む。これらの工程を経た基板を酸素プラズマ中に曝
す。この時の酸素プラズマ形成条件としては、酸素流量
３０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、ＲＦ電力密度
０．２５Ｗｃｍ-2、処理時間は２分である。プラズマ発
生装置として、平行平板型プラズマ発生装置を用い、基
板はプラズマ処理装置内のカソード電極上に設置し、こ
の条件下でセルフバイアス電圧３００〜４００Ｖを印加
した。このように酸素プラズマ中に曝すことにより、ソ
ース・ドレイン電極１５と非晶質シリコン膜１３の重な
り合わない部分のｎ型化した非晶質シリコン膜１４は絶
縁性の酸化膜１７に改質した。このようにして図４
（ｃ）までの工程が完了する。更にこの基板を体積比
１：６の１６バッファードフッ酸と水との混合液中に浸
し、酸化膜１７のみを選択的にエッチング除去すること
により図４（ｄ）の構成が得られた。最後に非晶質シリ
コン膜１３をドライエッチング法によりエッチングし、
所望のアイランド形状にパターニングすることにより、
図４（ｅ）に示すような薄膜トランジスタ素子が完成す
る。このようにして得られた薄膜トランジスタ素子も実
施例１と同様に十分実用的で良好なオン・オフ特性を有
するものであった。
【００５０】実施例４ 図５に示す工程順により、本発明の一実施例として、実
施例２で製造された逆スタガード型薄膜トランジスタ素
子から改質した絶縁膜１７を除去した構成の薄膜トラン
ジスタ素子の製造方法を説明する。
施例２で製造された逆スタガード型薄膜トランジスタ素
子から改質した絶縁膜１７を除去した構成の薄膜トラン
ジスタ素子の製造方法を説明する。
【００５１】まず、透明絶縁性基板であるガラス基板１
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を７ｎｍ形成した。成膜温度は窒化シリコ
ン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化し
た非晶質シリコン膜１４が２８０℃である。このように
して図５（ａ）に示す構成が完成する。次に、非晶質シ
リコン膜１３及びｎ型化した非晶質シリコン膜１４を所
望のアイランド形状にパターニングして図５（ｂ）に示
す構成を得た。更に、ソース・ドレイン電極用金属とし
てクロミウムを基板温度１５０℃で、スパッタ法により
１００ｎｍ成膜し、ウェットエッチング法により所望の
ソース・ドレイン電極形状にパターニングして図５
（ｃ）に示す構成の基板を得た。これらの工程を経た基
板を酸素プラズマ中に曝す。この時の酸素プラズマ形成
条件としては、酸素流量３０ｓｃｃｍ、ガス圧力６０ｍ
Ｔｏｒｒ、ＲＦ電力密度０．２５Ｗｃｍ-2、処理時間は
２分である。プラズマ発生装置として、平行平板型プラ
ズマ発生装置を用い、基板はプラズマ処理装置内のカソ
ード電極上に設置し、この条件下でセルフバイアス電圧
３００〜４００Ｖを印加した。このように酸素プラズマ
中に曝すことにより、ソース・ドレイン電極１５と非晶
質シリコン膜１３の重なり合わない部分のｎ型化した非
晶質シリコン膜１４は絶縁性の酸化膜１７に改質した。
このようにして図５（ｄ）までの工程が完了する。更に
この基板を体積比１：６の１６バッファードフッ酸と水
との混合液中に浸し、酸化膜１７のみを選択的にエッチ
ング除去することにより図５（ｅ）に示すような薄膜ト
ランジスタ素子が完成する。このようにして得られた薄
膜トランジスタ素子も実施例１と同様に十分実用的で良
好なオン・オフ特性を有するものであった。
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を７ｎｍ形成した。成膜温度は窒化シリコ
ン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化し
た非晶質シリコン膜１４が２８０℃である。このように
して図５（ａ）に示す構成が完成する。次に、非晶質シ
リコン膜１３及びｎ型化した非晶質シリコン膜１４を所
望のアイランド形状にパターニングして図５（ｂ）に示
す構成を得た。更に、ソース・ドレイン電極用金属とし
てクロミウムを基板温度１５０℃で、スパッタ法により
１００ｎｍ成膜し、ウェットエッチング法により所望の
ソース・ドレイン電極形状にパターニングして図５
（ｃ）に示す構成の基板を得た。これらの工程を経た基
板を酸素プラズマ中に曝す。この時の酸素プラズマ形成
条件としては、酸素流量３０ｓｃｃｍ、ガス圧力６０ｍ
Ｔｏｒｒ、ＲＦ電力密度０．２５Ｗｃｍ-2、処理時間は
２分である。プラズマ発生装置として、平行平板型プラ
ズマ発生装置を用い、基板はプラズマ処理装置内のカソ
ード電極上に設置し、この条件下でセルフバイアス電圧
３００〜４００Ｖを印加した。このように酸素プラズマ
中に曝すことにより、ソース・ドレイン電極１５と非晶
質シリコン膜１３の重なり合わない部分のｎ型化した非
晶質シリコン膜１４は絶縁性の酸化膜１７に改質した。
このようにして図５（ｄ）までの工程が完了する。更に
この基板を体積比１：６の１６バッファードフッ酸と水
との混合液中に浸し、酸化膜１７のみを選択的にエッチ
ング除去することにより図５（ｅ）に示すような薄膜ト
ランジスタ素子が完成する。このようにして得られた薄
膜トランジスタ素子も実施例１と同様に十分実用的で良
好なオン・オフ特性を有するものであった。
【００５２】以上の実施例３及び４でも、酸素プラズマ
処理に代えて窒素プラズマ処理を実行して絶縁性の窒化
膜とした後に、該窒化膜をフッ酸を含む溶液で除去して
同様の構成の薄膜トランジスタ素子を得ることができ
る。
処理に代えて窒素プラズマ処理を実行して絶縁性の窒化
膜とした後に、該窒化膜をフッ酸を含む溶液で除去して
同様の構成の薄膜トランジスタ素子を得ることができ
る。
【００５３】実施例５ 図６に示す工程順により、本発明の一実施例として、ｎ
型化した非晶質シリコン膜の一部を除去した後に、残存
するｎ型化した非晶質シリコン膜をプラズマ処理により
改質して絶縁膜１７とした構成の薄膜トランジスタ素子
の製造方法を説明する。
型化した非晶質シリコン膜の一部を除去した後に、残存
するｎ型化した非晶質シリコン膜をプラズマ処理により
改質して絶縁膜１７とした構成の薄膜トランジスタ素子
の製造方法を説明する。
【００５４】まず、透明絶縁性基板であるガラス基板１
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を５０ｎｍ形成した。成膜温度は窒化シリ
コン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化
した非晶質シリコン膜１４が２８０℃である。このよう
にして図６（ａ）に示す構成が完成する。次に、ソース
・ドレイン電極用金属としてクロミウムを基板温度１５
０℃で、スパッタ法により１００ｎｍ成膜し、ウェット
エッチング法により所望のソース・ドレイン電極１５の
形状にパターニングして図６（ｂ）に示す構成の基板を
得た。その後、塩素系ガスを用いたドライエッチング法
あるいはフッ酸と硝酸の混合液系を用いたウェットエッ
チング法により、ソース・ドレイン電極１５と重なり合
わない部分のｎ型化した非晶質シリコン膜１４を全表面
にわたり深さ方向に４０ｎｍ程度エッチング除去する。
従って、ｎ型化した非晶質シリコン膜１４はソース・ド
レイン電極１５下部以外の全表面にわたり１０ｎｍ程度
残存する。このようにして図６（ｃ）まで工程が進む。
更に図６（ｄ）に示すように、この基板を酸素又は窒素
プラズマ１６雰囲気中に曝す。この時のプラズマ形成条
件としては、酸素又は窒素流量３０〜５０ｓｃｃｍ、ガ
ス圧力６０ｍＴｏｒｒ、ＲＦ電力密度０．２５〜０．３
０Ｗｃｍ-2、処理時間は２分である。プラズマ発生装置
として、平行平板型プラズマ発生装置を用い、基板はプ
ラズマ処理装置内のカソード電極上に設置し、この条件
下でセルフバイアス電圧２００〜４００Ｖを印加した。
このように酸素又は窒素プラズマ雰囲気中に基板を曝す
ことにより、ソース・ドレイン電極１５と非晶質シリコ
ン膜１３の重なり合わない部分の非晶質シリコン膜１３
上に残存している１０ｎｍ程度のｎ型化した非晶質シリ
コン膜１４は絶縁性の酸化膜又は窒化膜１７に改質され
た。図６（ｃ）、（ｄ）のプロセス連続性を考えると、
図６（ｃ）のプロセスをドライエッチングで行う方が、
同一チャンバで図６（ｄ）のプロセスを行うことができ
るという点で効率がよい。このようにして図６（ｄ）ま
で工程が進む。最後に、図６（ｅ）に示すように、この
絶縁膜１７及び非晶質シリコン膜１３を所望のアイラン
ド形状にドライエッチング法を用いてパターニングする
ことにより本発明の薄膜トランジスタ素子が完成する。
このようにして得られた薄膜トランジスタ素子も実施例
１と同様に、オン・オフ電流値比６桁以上、良好なオー
ミックコンタクト特性、電界効果移動度０．７ｃｍ2Ｖ
-1ｓ-1、しきい値電圧１．５Ｖ程度の実用的で良好な特
性を示した。
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を５０ｎｍ形成した。成膜温度は窒化シリ
コン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化
した非晶質シリコン膜１４が２８０℃である。このよう
にして図６（ａ）に示す構成が完成する。次に、ソース
・ドレイン電極用金属としてクロミウムを基板温度１５
０℃で、スパッタ法により１００ｎｍ成膜し、ウェット
エッチング法により所望のソース・ドレイン電極１５の
形状にパターニングして図６（ｂ）に示す構成の基板を
得た。その後、塩素系ガスを用いたドライエッチング法
あるいはフッ酸と硝酸の混合液系を用いたウェットエッ
チング法により、ソース・ドレイン電極１５と重なり合
わない部分のｎ型化した非晶質シリコン膜１４を全表面
にわたり深さ方向に４０ｎｍ程度エッチング除去する。
従って、ｎ型化した非晶質シリコン膜１４はソース・ド
レイン電極１５下部以外の全表面にわたり１０ｎｍ程度
残存する。このようにして図６（ｃ）まで工程が進む。
更に図６（ｄ）に示すように、この基板を酸素又は窒素
プラズマ１６雰囲気中に曝す。この時のプラズマ形成条
件としては、酸素又は窒素流量３０〜５０ｓｃｃｍ、ガ
ス圧力６０ｍＴｏｒｒ、ＲＦ電力密度０．２５〜０．３
０Ｗｃｍ-2、処理時間は２分である。プラズマ発生装置
として、平行平板型プラズマ発生装置を用い、基板はプ
ラズマ処理装置内のカソード電極上に設置し、この条件
下でセルフバイアス電圧２００〜４００Ｖを印加した。
このように酸素又は窒素プラズマ雰囲気中に基板を曝す
ことにより、ソース・ドレイン電極１５と非晶質シリコ
ン膜１３の重なり合わない部分の非晶質シリコン膜１３
上に残存している１０ｎｍ程度のｎ型化した非晶質シリ
コン膜１４は絶縁性の酸化膜又は窒化膜１７に改質され
た。図６（ｃ）、（ｄ）のプロセス連続性を考えると、
図６（ｃ）のプロセスをドライエッチングで行う方が、
同一チャンバで図６（ｄ）のプロセスを行うことができ
るという点で効率がよい。このようにして図６（ｄ）ま
で工程が進む。最後に、図６（ｅ）に示すように、この
絶縁膜１７及び非晶質シリコン膜１３を所望のアイラン
ド形状にドライエッチング法を用いてパターニングする
ことにより本発明の薄膜トランジスタ素子が完成する。
このようにして得られた薄膜トランジスタ素子も実施例
１と同様に、オン・オフ電流値比６桁以上、良好なオー
ミックコンタクト特性、電界効果移動度０．７ｃｍ2Ｖ
-1ｓ-1、しきい値電圧１．５Ｖ程度の実用的で良好な特
性を示した。
【００５５】実施例６ 図７に示す工程順により、本発明の一実施例として、ｎ
型化した非晶質シリコン膜の一部を除去した後に、残存
するｎ型化した非晶質シリコン膜をプラズマ処理により
改質して絶縁膜１７とし、最終的に改質した絶縁膜１７
を除去した構成の薄膜トランジスタ素子の製造方法を説
明する。
型化した非晶質シリコン膜の一部を除去した後に、残存
するｎ型化した非晶質シリコン膜をプラズマ処理により
改質して絶縁膜１７とし、最終的に改質した絶縁膜１７
を除去した構成の薄膜トランジスタ素子の製造方法を説
明する。
【００５６】実施例５で示した図６（ａ）〜（ｄ）と同
様にして図７（ａ）〜（ｄ）の工程を実施する。次に、
この基板を体積比１：６の１６バッファードフッ酸と水
との混合液中に浸し、絶縁層１７のみを選択的にエッチ
ング除去することにより図７（ｅ）の構成が得られた。
最後に、図７（ｆ）に示すように、非晶質シリコン膜１
３を所望のアイランド形状にドライエッチング法を用い
てパターニングすることにより本発明の薄膜トランジス
タ素子が完成する。また、図６（ｅ）で得られた素子の
絶縁膜１７のみを選択的にエッチングしても図７（ｆ）
に示す素子を得ることができる。このようにして得られ
た薄膜トランジスタ素子も実施例１と同様に、オン・オ
フ電流値比６桁以上、良好なオーミックコンタクト特
性、電界効果移動度０．６ｃｍ2Ｖ-1ｓ-1、しきい値電
圧１．５Ｖ程度の実用的で良好な特性を示した。
様にして図７（ａ）〜（ｄ）の工程を実施する。次に、
この基板を体積比１：６の１６バッファードフッ酸と水
との混合液中に浸し、絶縁層１７のみを選択的にエッチ
ング除去することにより図７（ｅ）の構成が得られた。
最後に、図７（ｆ）に示すように、非晶質シリコン膜１
３を所望のアイランド形状にドライエッチング法を用い
てパターニングすることにより本発明の薄膜トランジス
タ素子が完成する。また、図６（ｅ）で得られた素子の
絶縁膜１７のみを選択的にエッチングしても図７（ｆ）
に示す素子を得ることができる。このようにして得られ
た薄膜トランジスタ素子も実施例１と同様に、オン・オ
フ電流値比６桁以上、良好なオーミックコンタクト特
性、電界効果移動度０．６ｃｍ2Ｖ-1ｓ-1、しきい値電
圧１．５Ｖ程度の実用的で良好な特性を示した。
【００５７】実施例７ 図８に示す工程順により、本発明の一実施例として、ｎ
型化した非晶質シリコン膜の一部を除去した後に、残存
するｎ型化した非晶質シリコン膜をプラズマ処理により
改質して絶縁膜１７とした構成の薄膜トランジスタ素子
の製造方法を説明する。
型化した非晶質シリコン膜の一部を除去した後に、残存
するｎ型化した非晶質シリコン膜をプラズマ処理により
改質して絶縁膜１７とした構成の薄膜トランジスタ素子
の製造方法を説明する。
【００５８】まず、透明絶縁性基板であるガラス基板１
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を５０ｎｍ形成した。成膜温度は窒化シリ
コン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化
した非晶質シリコン膜１４が２８０℃である。このよう
にして図８（ａ）に示す構成が完成する。続いて、図８
（ｂ）に示すように、非晶質シリコン膜１３及びｎ型化
した非晶質シリコン膜１４を所望のアイランド形状にド
ライエッチング法を用いてパターニングする。更に図８
（ｃ）に示すように、ソース・ドレイン電極用金属とし
てクロミウムを基板温度１５０℃で、スパッタ法により
１００ｎｍ成膜し、ウェットエッチング法により所望の
ソース・ドレイン電極形状にパターニングした。その
後、塩素系ガスを用いたドライエッチング法あるいはフ
ッ酸と硝酸の混合液系を用いたウェットエッチング法に
より、ソース・ドレイン電極１５と重なり合わない部分
のｎ型化した非晶質シリコン膜１４を深さ方向に４０ｎ
ｍ程度エッチング除去する。従って、ｎ型化した非晶質
シリコン膜１４は１０ｎｍ程度残存する。このようにし
て図８（ｄ）まで工程が進む。更に図８（ｅ）に示すよ
うに、この基板を酸素又は窒素プラズマ１６雰囲気中に
曝す。この時のプラズマ形成条件としては、酸素又は窒
素流量３０〜５０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、
ＲＦ電力密度０．２５〜０．３０Ｗｃｍ-2、処理時間は
２分である。プラズマ発生装置として、平行平板型プラ
ズマ発生装置を用い、基板はプラズマ処理装置内のカソ
ード電極上に設置し、この条件下でセルフバイアス電圧
２００〜４００Ｖを印加した。このように酸素又は窒素
プラズマ雰囲気中に基板を曝すことにより、ソース・ド
レイン電極１５と非晶質シリコン膜１３の重なり合わな
い部分の非晶質シリコン膜１３上に残存している１０ｎ
ｍ程度のｎ型化した非晶質シリコン膜１４は絶縁性の酸
化膜又は窒化膜１７に改質された。図８（ｄ）、（ｅ）
のプロセス連続性を考えると、図８（ｄ）のプロセスを
ドライエッチングで行う方が、同一チャンバで図８
（ｅ）のプロセスを行うことができるという点で効率が
よい。このようにして図８（ｅ）まで工程が進み、本発
明の薄膜トランジスタ素子が完成する。このようにして
得られた薄膜トランジスタ素子も実施例１と同様に、オ
ン・オフ電流値比６桁以上、良好なオーミックコンタク
ト特性、電界効果移動度０．７ｃｍ2Ｖ-1ｓ-1、しきい
値電圧１．５Ｖ程度の実用的で良好な特性を示した。
０上にゲート電極用金属としてクロミウムをスパッタ法
により１００ｎｍ成膜し、ウェットエッチング法により
所望のゲート電極１１形状にパターニングする。その
後、プラズマＣＶＤ法を用いて、シラン、アンモニア、
窒素及び水素の混合ガスを原料としてゲート絶縁膜であ
る窒化シリコン膜１２を４００ｎｍ、シラン及び水素の
混合ガスを原料として活性層である非晶質シリコン膜１
３を１００ｎｍ、シラン及びアルゴンベース０．５％フ
ォスフィンの混合ガスを原料としてｎ型化した非晶質シ
リコン膜１４を５０ｎｍ形成した。成膜温度は窒化シリ
コン膜１２と非晶質シリコン膜１３が３００℃、ｎ型化
した非晶質シリコン膜１４が２８０℃である。このよう
にして図８（ａ）に示す構成が完成する。続いて、図８
（ｂ）に示すように、非晶質シリコン膜１３及びｎ型化
した非晶質シリコン膜１４を所望のアイランド形状にド
ライエッチング法を用いてパターニングする。更に図８
（ｃ）に示すように、ソース・ドレイン電極用金属とし
てクロミウムを基板温度１５０℃で、スパッタ法により
１００ｎｍ成膜し、ウェットエッチング法により所望の
ソース・ドレイン電極形状にパターニングした。その
後、塩素系ガスを用いたドライエッチング法あるいはフ
ッ酸と硝酸の混合液系を用いたウェットエッチング法に
より、ソース・ドレイン電極１５と重なり合わない部分
のｎ型化した非晶質シリコン膜１４を深さ方向に４０ｎ
ｍ程度エッチング除去する。従って、ｎ型化した非晶質
シリコン膜１４は１０ｎｍ程度残存する。このようにし
て図８（ｄ）まで工程が進む。更に図８（ｅ）に示すよ
うに、この基板を酸素又は窒素プラズマ１６雰囲気中に
曝す。この時のプラズマ形成条件としては、酸素又は窒
素流量３０〜５０ｓｃｃｍ、ガス圧力６０ｍＴｏｒｒ、
ＲＦ電力密度０．２５〜０．３０Ｗｃｍ-2、処理時間は
２分である。プラズマ発生装置として、平行平板型プラ
ズマ発生装置を用い、基板はプラズマ処理装置内のカソ
ード電極上に設置し、この条件下でセルフバイアス電圧
２００〜４００Ｖを印加した。このように酸素又は窒素
プラズマ雰囲気中に基板を曝すことにより、ソース・ド
レイン電極１５と非晶質シリコン膜１３の重なり合わな
い部分の非晶質シリコン膜１３上に残存している１０ｎ
ｍ程度のｎ型化した非晶質シリコン膜１４は絶縁性の酸
化膜又は窒化膜１７に改質された。図８（ｄ）、（ｅ）
のプロセス連続性を考えると、図８（ｄ）のプロセスを
ドライエッチングで行う方が、同一チャンバで図８
（ｅ）のプロセスを行うことができるという点で効率が
よい。このようにして図８（ｅ）まで工程が進み、本発
明の薄膜トランジスタ素子が完成する。このようにして
得られた薄膜トランジスタ素子も実施例１と同様に、オ
ン・オフ電流値比６桁以上、良好なオーミックコンタク
ト特性、電界効果移動度０．７ｃｍ2Ｖ-1ｓ-1、しきい
値電圧１．５Ｖ程度の実用的で良好な特性を示した。
【００５９】実施例８ 実施例７で得られた基板を体積比１：６の１６バッファ
ードフッ酸と水との混合液中に浸し、絶縁膜１７のみを
選択的にエッチング除去することにより図９に示すよう
な本発明の薄膜トランジスタ素子が完成する。このよう
にして得られた薄膜トランジスタ素子も実施例１と同様
に、オン・オフ電流値比６桁以上、良好なオーミックコ
ンタクト特性、電界効果移動度０．６ｃｍ2Ｖ-1ｓ-1、
しきい値電圧１．５Ｖ程度の実用的で良好な特性を示し
た。
ードフッ酸と水との混合液中に浸し、絶縁膜１７のみを
選択的にエッチング除去することにより図９に示すよう
な本発明の薄膜トランジスタ素子が完成する。このよう
にして得られた薄膜トランジスタ素子も実施例１と同様
に、オン・オフ電流値比６桁以上、良好なオーミックコ
ンタクト特性、電界効果移動度０．６ｃｍ2Ｖ-1ｓ-1、
しきい値電圧１．５Ｖ程度の実用的で良好な特性を示し
た。
【００６０】実施例９〜１２ 次に、上記実施例で得られた薄膜トランジスタ素子を用
いて高開口率化を実現する実施例について説明する。
いて高開口率化を実現する実施例について説明する。
【００６１】上記実施例１、２、５及び７で得られた薄
膜トランジスタ素子を用いて、これらの素子上にそれぞ
れ絶縁膜形成用塗布液として、シロキサン化合物とベン
ゾシクロブテンとを共重合させたジビニルシロキサン−
ビス−ベンゾシクロブテン重合物を溶媒のメシチレンに
解かした溶液を、スピンコーターを用いて回転塗布し、
その後２５０℃で１時間、窒素雰囲気中で熱処理を行い
硬化させ、素子上全体に塗布絶縁膜１８としてシリコン
酸化物を２〜３μｍ程度形成し、所望の形状のコンタク
トホールを形成する。このようにして形成された塗布絶
縁膜の可視光領域（波長４００〜７００ｎｍ）での透過
率は９５％であった。更に透明導電性画素電極１９とし
てＩＴＯを４０〜８０ｎｍ程度の厚みにスパッタ法によ
り形成し、所望の形状にパターニングすることにより、
図１０〜１３に示す本発明の薄膜トランジスタ素子が完
成する。
膜トランジスタ素子を用いて、これらの素子上にそれぞ
れ絶縁膜形成用塗布液として、シロキサン化合物とベン
ゾシクロブテンとを共重合させたジビニルシロキサン−
ビス−ベンゾシクロブテン重合物を溶媒のメシチレンに
解かした溶液を、スピンコーターを用いて回転塗布し、
その後２５０℃で１時間、窒素雰囲気中で熱処理を行い
硬化させ、素子上全体に塗布絶縁膜１８としてシリコン
酸化物を２〜３μｍ程度形成し、所望の形状のコンタク
トホールを形成する。このようにして形成された塗布絶
縁膜の可視光領域（波長４００〜７００ｎｍ）での透過
率は９５％であった。更に透明導電性画素電極１９とし
てＩＴＯを４０〜８０ｎｍ程度の厚みにスパッタ法によ
り形成し、所望の形状にパターニングすることにより、
図１０〜１３に示す本発明の薄膜トランジスタ素子が完
成する。
【００６２】上述の説明では、シロキサン化合物高分子
から保護絶縁膜１８としてシリコン酸化物を形成する場
合を述べた。このようにして作製された薄膜トランジス
タのマイナスゲートバイアスストレスに対する特性変化
の様子を図１５に示す。液晶ディスプレイ表示状態にお
いて、薄膜トランジスタのゲート電極はほとんどの時間
マイナスにバイアスされているので、マイナスゲートバ
イアスストレスに対する信頼性がもっとも重要である。
ストレス条件は、ゲート電極にマイナス３０Ｖ、ドレイ
ン電極に０Ｖ、温度５０℃である。比較のために、図１
６に非晶質シリコン膜と塗布絶縁膜とがバックチャネル
界面で直接接する（すなわち、界面にプラズマ処理によ
り改質された絶縁膜が存在しない）従来構造の薄膜トラ
ンジスタの場合のゲートバイアスストレスに対する特性
変化を示す。ストレス条件は図１５の場合と同様であ
る。これらの図を比較してわかるように、マイナスのス
トレスに対して、従来構造に比べ本発明の薄膜トランジ
スタ素子構造ではオフ電流増加現象が抑制され、特性の
安定性が向上している。その他、シロキサン化合物とフ
ッ素樹脂との混合材料を絶縁膜形成用塗布溶液として用
いても同様の特性が得られる。
から保護絶縁膜１８としてシリコン酸化物を形成する場
合を述べた。このようにして作製された薄膜トランジス
タのマイナスゲートバイアスストレスに対する特性変化
の様子を図１５に示す。液晶ディスプレイ表示状態にお
いて、薄膜トランジスタのゲート電極はほとんどの時間
マイナスにバイアスされているので、マイナスゲートバ
イアスストレスに対する信頼性がもっとも重要である。
ストレス条件は、ゲート電極にマイナス３０Ｖ、ドレイ
ン電極に０Ｖ、温度５０℃である。比較のために、図１
６に非晶質シリコン膜と塗布絶縁膜とがバックチャネル
界面で直接接する（すなわち、界面にプラズマ処理によ
り改質された絶縁膜が存在しない）従来構造の薄膜トラ
ンジスタの場合のゲートバイアスストレスに対する特性
変化を示す。ストレス条件は図１５の場合と同様であ
る。これらの図を比較してわかるように、マイナスのス
トレスに対して、従来構造に比べ本発明の薄膜トランジ
スタ素子構造ではオフ電流増加現象が抑制され、特性の
安定性が向上している。その他、シロキサン化合物とフ
ッ素樹脂との混合材料を絶縁膜形成用塗布溶液として用
いても同様の特性が得られる。
【００６３】絶縁膜形成用塗布溶液として、ポリシラザ
ン化合物を用いることもできる。（−Ｓｉ−Ｎ−）を主
鎖とするシラザンポリマーをキシレン等の有機溶剤に解
かした溶液を、スピンコーターを用いて回転塗布し、そ
の後、２５０℃で１時間大気中で熱処理を行い硬化さ
せ、基板全体に塗布絶縁膜としてシリコン酸化物を２〜
３μｍ程度形成することができる。このようにして形成
した塗布絶縁膜を用いた薄膜トランジスタ素子において
も、図１５に示した特性と同様に安定した特性が得られ
た。
ン化合物を用いることもできる。（−Ｓｉ−Ｎ−）を主
鎖とするシラザンポリマーをキシレン等の有機溶剤に解
かした溶液を、スピンコーターを用いて回転塗布し、そ
の後、２５０℃で１時間大気中で熱処理を行い硬化さ
せ、基板全体に塗布絶縁膜としてシリコン酸化物を２〜
３μｍ程度形成することができる。このようにして形成
した塗布絶縁膜を用いた薄膜トランジスタ素子において
も、図１５に示した特性と同様に安定した特性が得られ
た。
【００６４】その他、絶縁膜形成用塗布溶液としては、
アクリル樹脂、フッ素樹脂、ポリイミド樹脂等の熱硬化
型樹脂あるいはその樹脂を溶剤に解かした溶液を用いる
こともできる。
アクリル樹脂、フッ素樹脂、ポリイミド樹脂等の熱硬化
型樹脂あるいはその樹脂を溶剤に解かした溶液を用いる
こともできる。
【００６５】アクリル樹脂の場合、プロピレングリコー
ルメチルエーテルアセテートや、ジエチレングリコール
メチルエーテル等を溶剤として用いる。前記実施例と同
様にスピンコーターを用いて回転塗布し、その後２００
℃で１時間大気中で熱処理を行い硬化させることによ
り、基板全体に塗布絶縁膜としてアクリル樹脂を２〜３
μｍ程度形成することができる。
ルメチルエーテルアセテートや、ジエチレングリコール
メチルエーテル等を溶剤として用いる。前記実施例と同
様にスピンコーターを用いて回転塗布し、その後２００
℃で１時間大気中で熱処理を行い硬化させることによ
り、基板全体に塗布絶縁膜としてアクリル樹脂を２〜３
μｍ程度形成することができる。
【００６６】フッ素樹脂の場合もプロピレングリコール
メチルエーテルアセテートや、ジエチレングリコールメ
チルエーテル等を溶剤として用いる。同様にスピンコー
ターを用いて回転塗布し、その後２５０℃で１時間大気
中で熱処理を行い硬化させることにより、基板全体に塗
布絶縁膜としてフッ素樹脂を２〜３μｍ程度形成するこ
とができる。
メチルエーテルアセテートや、ジエチレングリコールメ
チルエーテル等を溶剤として用いる。同様にスピンコー
ターを用いて回転塗布し、その後２５０℃で１時間大気
中で熱処理を行い硬化させることにより、基板全体に塗
布絶縁膜としてフッ素樹脂を２〜３μｍ程度形成するこ
とができる。
【００６７】ポリイミド樹脂の場合は、Ｎ−メチル−２
−ピロリドン等を溶剤として用いる。同様にスピンコー
ターを用いて回転塗布し、その後２００℃で１時間大気
中で熱処理を行い硬化させることにより、基板全体に塗
布絶縁膜としてポリイミド樹脂を２〜３μｍ程度形成す
ることができる。
−ピロリドン等を溶剤として用いる。同様にスピンコー
ターを用いて回転塗布し、その後２００℃で１時間大気
中で熱処理を行い硬化させることにより、基板全体に塗
布絶縁膜としてポリイミド樹脂を２〜３μｍ程度形成す
ることができる。
【００６８】このような有機樹脂を用いた場合も図１５
に示した特性と同様の特性が得られた。これらの樹脂塗
布絶縁膜においても、可視光領域での透過率は９５％以
上であり、実用的な光透過特性であった。
に示した特性と同様の特性が得られた。これらの樹脂塗
布絶縁膜においても、可視光領域での透過率は９５％以
上であり、実用的な光透過特性であった。
【００６９】以上の実施例ではプラズマ発生装置とし
て、平行平板電極プラズマ発生装置を用いたが、誘導結
合型構造あるいはマイクロ波を用いた無電極放電プラズ
マ装置など、酸素あるいは窒素のプラズマを発生でき、
ｎ型化した非晶質シリコン膜を絶縁膜へ改質可能であれ
ばいずれの装置も使用可能である。また、プラズマ発生
ガスとしては、酸素及び窒素ガスを用いた例について説
明したが、これら以外にも所望の酸素プラズマあるいは
窒素プラズマを形成可能なガス、例えば、オゾン、酸化
窒素（Ｎ2Ｏ）等の酸素化合物あるいはアンモニア等の
窒素化合物、或いはこれらのガスにＨｅ等の希ガスを加
えた混合ガスでも可能である。また、酸素と窒素の混合
ガス等を用いて、プラズマ中に酸素イオン、酸素ラジカ
ル、窒素イオン、窒素ラジカル等を同時に生成してプラ
ズマ処理を行ってもよい。
て、平行平板電極プラズマ発生装置を用いたが、誘導結
合型構造あるいはマイクロ波を用いた無電極放電プラズ
マ装置など、酸素あるいは窒素のプラズマを発生でき、
ｎ型化した非晶質シリコン膜を絶縁膜へ改質可能であれ
ばいずれの装置も使用可能である。また、プラズマ発生
ガスとしては、酸素及び窒素ガスを用いた例について説
明したが、これら以外にも所望の酸素プラズマあるいは
窒素プラズマを形成可能なガス、例えば、オゾン、酸化
窒素（Ｎ2Ｏ）等の酸素化合物あるいはアンモニア等の
窒素化合物、或いはこれらのガスにＨｅ等の希ガスを加
えた混合ガスでも可能である。また、酸素と窒素の混合
ガス等を用いて、プラズマ中に酸素イオン、酸素ラジカ
ル、窒素イオン、窒素ラジカル等を同時に生成してプラ
ズマ処理を行ってもよい。
【００７０】また、上記の実施例では、ゲート電極、ソ
ース・ドレイン電極としてクロミウムを使用した例につ
いて説明したが、その他公知のモリブデン、アルミニウ
ム、タングステンなどの金属やこれらの合金、あるいは
これらの金属の積層構造とするなど、いずれの形態にも
本発明を適用することが可能である。
ース・ドレイン電極としてクロミウムを使用した例につ
いて説明したが、その他公知のモリブデン、アルミニウ
ム、タングステンなどの金属やこれらの合金、あるいは
これらの金属の積層構造とするなど、いずれの形態にも
本発明を適用することが可能である。
【００７１】以上述べたような様々な高分子材料から形
成される塗布絶縁膜、電極材料、ｎ型化した非晶質シリ
コン膜の絶縁膜への改質方法を組み合わせることによ
り、本発明の薄膜トランジスタ素子を実現することがで
きる。
成される塗布絶縁膜、電極材料、ｎ型化した非晶質シリ
コン膜の絶縁膜への改質方法を組み合わせることによ
り、本発明の薄膜トランジスタ素子を実現することがで
きる。
【００７２】
【発明の効果】以上説明したように、本発明を適用する
ことにより、逆スタガード型薄膜トランジスタ素子にお
いて、マージンを見込みながら下層の非晶質シリコン膜
の一部も含めてチャネル上の不要なｎ型化した非晶質シ
リコン膜をエッチング除去する必要がなく、且つ良好な
特性を維持しつつ非晶質シリコン膜を薄膜化することが
可能となった。
ことにより、逆スタガード型薄膜トランジスタ素子にお
いて、マージンを見込みながら下層の非晶質シリコン膜
の一部も含めてチャネル上の不要なｎ型化した非晶質シ
リコン膜をエッチング除去する必要がなく、且つ良好な
特性を維持しつつ非晶質シリコン膜を薄膜化することが
可能となった。
【００７３】特に、ｎ型化した非晶質シリコン膜をエッ
チング除去することなく、プラズマ処理により絶縁膜に
改質することにより、バックチャネル界面を形成するた
め、欠陥密度が小さく、良好で安定したバックチャネル
界面が実現できた。更に、このような絶縁膜がフッ酸を
含む溶液で容易に除去でき、その場合には、フッ酸中の
水素によって、バックチャネル界面のシリコンのダング
リングボンドが終端され、欠陥密度を更に低減できると
いう効果を奏する。
チング除去することなく、プラズマ処理により絶縁膜に
改質することにより、バックチャネル界面を形成するた
め、欠陥密度が小さく、良好で安定したバックチャネル
界面が実現できた。更に、このような絶縁膜がフッ酸を
含む溶液で容易に除去でき、その場合には、フッ酸中の
水素によって、バックチャネル界面のシリコンのダング
リングボンドが終端され、欠陥密度を更に低減できると
いう効果を奏する。
【００７４】又、本発明の薄膜トランジスタ素子を用い
ることにより、従来の薄膜トランジスタ素子よりも安定
な特性を維持しつつ、しかもプロセス工程数を増加させ
ることなく液晶ディスプレイの高開口率化が実現でき
た。これは、保護絶縁膜として高分子材料から形成され
る比誘電率の小さい塗布絶縁膜を用い、その膜上に信号
線やデータ線とオーバーラップさせて画素電極を形成で
きること、この塗布絶縁膜と非晶質シリコン膜との界面
にプラズマ処理により改質された絶縁膜が形成されてお
り、これが保護膜として働き、薄膜トランジスタ素子特
性の安定性が確保できることに起因している。また特
に、塗布絶縁膜を形成するための高分子材料として熱硬
化型樹脂を用いた場合、材料費が安い等の理由により、
大幅な低コスト化が期待できる。
ることにより、従来の薄膜トランジスタ素子よりも安定
な特性を維持しつつ、しかもプロセス工程数を増加させ
ることなく液晶ディスプレイの高開口率化が実現でき
た。これは、保護絶縁膜として高分子材料から形成され
る比誘電率の小さい塗布絶縁膜を用い、その膜上に信号
線やデータ線とオーバーラップさせて画素電極を形成で
きること、この塗布絶縁膜と非晶質シリコン膜との界面
にプラズマ処理により改質された絶縁膜が形成されてお
り、これが保護膜として働き、薄膜トランジスタ素子特
性の安定性が確保できることに起因している。また特
に、塗布絶縁膜を形成するための高分子材料として熱硬
化型樹脂を用いた場合、材料費が安い等の理由により、
大幅な低コスト化が期待できる。
【００７５】このように、本発明を用いることにより、
薄膜トランジスタ素子特性を確保しつつ、液晶ディスプ
レイの高開口率化が実現し、更にこのような高性能液晶
ディスプレイ製造の低コスト化が実現できた。
薄膜トランジスタ素子特性を確保しつつ、液晶ディスプ
レイの高開口率化が実現し、更にこのような高性能液晶
ディスプレイ製造の低コスト化が実現できた。
【図１】本発明の薄膜トランジスタ素子の一実施態様を
説明するための概略断面図である。
説明するための概略断面図である。
【図２】本発明の薄膜トランジスタ素子の製造方法の一
実施形態を説明するための概略断面図であり、（ａ）〜
（ｄ）はその各製造工程をそれぞれ示す。
実施形態を説明するための概略断面図であり、（ａ）〜
（ｄ）はその各製造工程をそれぞれ示す。
【図３】本発明の薄膜トランジスタ素子の製造方法の他
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｄ）はその各製造工程をそれぞれ示す。
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｄ）はその各製造工程をそれぞれ示す。
【図４】本発明の薄膜トランジスタ素子の製造方法の他
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
【図５】本発明の薄膜トランジスタ素子の製造方法の他
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
【図６】本発明の薄膜トランジスタ素子の製造方法の他
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
【図７】本発明の薄膜トランジスタ素子の製造方法の他
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｆ）はその各製造工程をそれぞれ示す。
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｆ）はその各製造工程をそれぞれ示す。
【図８】本発明の薄膜トランジスタ素子の製造方法の他
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
の実施形態を説明するための概略断面図であり、（ａ）
〜（ｅ）はその各製造工程をそれぞれ示す。
【図９】本発明の薄膜トランジスタ素子の他の実施形態
を説明するための概略断面図である。
を説明するための概略断面図である。
【図１０】本発明の高開口率化を実現するための薄膜ト
ランジスタ素子の一実施形態を説明するための概略断面
図である。
ランジスタ素子の一実施形態を説明するための概略断面
図である。
【図１１】本発明の高開口率化を実現するための薄膜ト
ランジスタ素子の他の実施形態を説明するための概略断
面図である。
ランジスタ素子の他の実施形態を説明するための概略断
面図である。
【図１２】本発明の高開口率化を実現するための薄膜ト
ランジスタ素子の他の実施形態を説明するための概略断
面図である。
ランジスタ素子の他の実施形態を説明するための概略断
面図である。
【図１３】本発明の高開口率化を実現するための薄膜ト
ランジスタ素子の他の実施形態を説明するための概略断
面図である。
ランジスタ素子の他の実施形態を説明するための概略断
面図である。
【図１４】実施例１で製造した薄膜トランジスタ素子の
非晶質シリコン膜の膜厚の違いによるゲート電圧−ドレ
イン電流特性を示すグラフである。
非晶質シリコン膜の膜厚の違いによるゲート電圧−ドレ
イン電流特性を示すグラフである。
【図１５】本発明の高開口率化構造の薄膜トランジスタ
素子のゲート電圧−ドレイン電流特性の初期特性及びマ
イナスゲートバイアスストレスに対する特性変化を示す
グラフである。
素子のゲート電圧−ドレイン電流特性の初期特性及びマ
イナスゲートバイアスストレスに対する特性変化を示す
グラフである。
【図１６】従来構造の高開口率化構造の薄膜トランジス
タ素子のゲート電圧−ドレイン電流特性の初期特性及び
マイナスゲートバイアスストレスに対する特性変化を示
すグラフである。
タ素子のゲート電圧−ドレイン電流特性の初期特性及び
マイナスゲートバイアスストレスに対する特性変化を示
すグラフである。
【図１７】従来法により製造された薄膜トランジスタ素
子の構造を説明するための概略断面図である。
子の構造を説明するための概略断面図である。
【図１８】従来法により製造された高開口率化構造の薄
膜トランジスタ素子の構造を説明するための概略断面図
である。
膜トランジスタ素子の構造を説明するための概略断面図
である。
１０ 透明絶縁性基板 １１ ゲート電極 １２ ゲート絶縁膜 １３ 非晶質シリコン膜 １４ ｎ型化した非晶質シリコン膜 １５ ソース・ドレイン電極 １６ プラズマ １７ 改質した絶縁膜（酸化膜、窒化膜） １８ 塗布絶縁膜 １９ 透明導電性画素電極
フロントページの続き (56)参考文献 特開 平１−302769（ＪＰ，Ａ) 特開 平４−218926（ＪＰ，Ａ) 特開 平７−131023（ＪＰ，Ａ) 特開 昭64−49272（ＪＰ，Ａ) 特開 平７−221085（ＪＰ，Ａ) 特開 平８−242000（ＪＰ，Ａ) 特開 平７−318979（ＪＰ，Ａ) 特開 平６−175156（ＪＰ，Ａ) 特開 平７−84284（ＪＰ，Ａ) 特開 平１−207930（ＪＰ，Ａ) 特開 平４−302438（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/336 H01L 21/316 H01L 21/318
Claims (14)
- 【請求項１】 少なくとも透明絶縁性基板上に、ゲート
電極、ゲート絶縁膜、アイランド状非晶質シリコン膜、
ソース・ドレイン電極、及び前記アイランド状非晶質シ
リコン膜とソース・ドレイン電極とが重なり合う部分に
中間層として形成されたｎ型化した非晶質シリコン膜と
を有する逆スタガード型薄膜トランジスタ素子におい
て、 前記アイランド状非晶質シリコン膜とソース・ドレイン
電極とが重なり合わない部分に一旦形成されたｎ型化し
た非晶質シリコン膜の深さ方向の一部がエッチング除去
され、残存するｎ型化した非晶質シリコン膜をプラズマ
処理により改質した酸窒化膜からなる絶縁膜を有するこ
とを特徴とする薄膜トランジスタ素子。 - 【請求項２】 少なくとも透明絶縁性基板上に、ゲート
電極、ゲート絶縁膜、アイランド状非晶質シリコン膜、
ソース・ドレイン電極、及び前記アイランド状非晶質シ
リコン膜とソース・ドレイン電極とが重なり合う部分に
中間層として形成されたｎ型化した非晶質シリコン膜と
を有する逆スタガード型薄膜トランジスタ素子におい
て、 前記アイランド状非晶質シリコン膜とソース・ドレイン
電極とが重なり合わない部分に一旦形成されたｎ型化し
た非晶質シリコン膜の深さ方向の一部がエッチング除去
され、残存するｎ型化した非晶質シリコン膜をプラズマ
処理により改質した酸窒化膜からなる絶縁膜をフッ酸を
含む溶液により除去して形成されてなる薄膜トランジス
タ素子。 - 【請求項３】 前記酸化窒化膜を酸素イオン又は酸素ラ
ジカル及び窒素イオンあるいは窒素ラジカルが存在する
プラズマ酸化窒化法により形成したことを特徴とする請
求項１又は２に記載の薄膜トランジスタ素子。 - 【請求項４】 少なくとも、 （ａ）透明絶縁性基板上にゲート電極、ゲート絶縁膜、
非晶質シリコン膜、ｎ型化した非晶質シリコン膜を順次
形成する工程、 （ｂ）前記ｎ型化した非晶質シリコン膜上にソース・ド
レイン電極用金属を形成しパターニングしてソース・ド
レイン電極を形成する工程、 （ｃ）前記ソース・ドレイン電極と重なり合わない部分
の前記ｎ型化した非晶質シリコン膜を深さ方向の一部を
エッチングする工程、 （ｄ）前記エッチング後に残存するｎ型化した非晶質シ
リコン膜を酸素イオン又は酸素イオン及び窒素イオン又
は窒素ラジカルを含むプラズマ中に曝し、前記ｎ型化し
た非晶質シリコン膜を酸窒化膜からなる絶縁膜に改質す
る工程、 （ｅ）前記非晶質シリコン膜を所望のアイランド状にパ
ターニングする工程、とを順次行うことを特徴とする薄
膜トランジスタ素子の製造方法。 - 【請求項５】 少なくとも、 （ａ）透明絶縁性基板上にゲート電極、ゲート絶縁膜、
非晶質シリコン膜、ｎ型化した非晶質シリコン膜を順次
形成する工程、 （ｂ）前記ｎ型化した非晶質シリコン膜上にソース・ド
レイン電極用金属を形成しパターニングしてソース・ド
レイン電極を形成する工程、 （ｃ）前記ソース・ドレイン電極と重なり合わない部分
の前記ｎ型化した非晶質シリコン膜を深さ方向の一部を
エッチングする工程、 （ｄ）前記エッチング後に残存するｎ型化した非晶質シ
リコン膜を酸素及び／又は窒素のイオン又はラジカルを
含むプラズマ中に曝し、前記ｎ型化した非晶質シリコン
膜を酸化膜、窒化膜又は酸窒化膜からなる絶縁膜に改質
する工程、 （ｅ）前記改質した絶縁膜をフッ酸を含む溶液に曝して
除去する工程、 （ｆ）前記非晶質シリコン膜を所望のアイランド状にパ
ターニングする工程、とを順次行うことを特徴とする薄
膜トランジスタ素子の製造方法。 - 【請求項６】 請求項１に記載の薄膜トランジスタ素子
において、素子全体を保護するための保護絶縁膜を有
し、該保護絶縁膜上に形成された透明導電性電極が保護
絶縁膜に設けられたコンタクトホールを介して前記ソー
ス電極に接続されており、かつ前記保護絶縁膜が高分子
材料を用いて形成されていることを特徴とする薄膜トラ
ンジスタ素子。 - 【請求項７】 前記高分子材料を用いて形成される保護
絶縁膜が、シリコン酸化物であることを特徴とする請求
項６に記載の薄膜トランジスタ素子。 - 【請求項８】 前記シリコン酸化物が、高分子材料とし
てシロキサン化合物高分子を用いて形成されたことを特
徴とする請求項７の薄膜トランジスタ素子。 - 【請求項９】 前記シリコン酸化物が、高分子材料とし
てポリシラザン化合物高分子を用いて形成されたことを
特徴とする請求項７の薄膜トランジスタ素子。 - 【請求項１０】 前記高分子材料を用いて形成される保
護絶縁膜が、熱硬化型樹脂であることを特徴とする請求
項６記載の薄膜トランジスタ素子。 - 【請求項１１】 前記熱硬化型樹脂が、アクリル樹脂で
あることを特徴とする請求項１０に記載の薄膜トランジ
スタ素子。 - 【請求項１２】 前記熱硬化型樹脂が、フッ素樹脂であ
ることを特徴とする請求項１０に記載の薄膜トランジス
タ素子。 - 【請求項１３】 前記熱硬化型樹脂が、ポリイミド樹脂
であることを特徴とする請求項１０に記載の薄膜トラン
ジスタ素子。 - 【請求項１４】 請求項１〜３、６〜１３のいずれか１
項に記載の薄膜トランジスタ素子をアレイとして用いた
ことを特徴とする液晶ディスプレイ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30292097A JP3191745B2 (ja) | 1997-04-23 | 1997-11-05 | 薄膜トランジスタ素子及びその製造方法 |
| KR1019980014361A KR100307052B1 (ko) | 1997-04-23 | 1998-04-22 | 박막트랜지스터소자및그제조방법 |
| US09/064,052 US6429456B1 (en) | 1997-04-23 | 1998-04-22 | Thin-film transistor elements and methods of making same |
| US09/656,370 US6566174B1 (en) | 1997-04-23 | 2000-09-06 | Thin-film transistor elements and methods of making same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-105863 | 1997-04-23 | ||
| JP10586397 | 1997-04-23 | ||
| JP30292097A JP3191745B2 (ja) | 1997-04-23 | 1997-11-05 | 薄膜トランジスタ素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118395A JPH118395A (ja) | 1999-01-12 |
| JP3191745B2 true JP3191745B2 (ja) | 2001-07-23 |
Family
ID=26446088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30292097A Expired - Fee Related JP3191745B2 (ja) | 1997-04-23 | 1997-11-05 | 薄膜トランジスタ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6429456B1 (ja) |
| JP (1) | JP3191745B2 (ja) |
| KR (1) | KR100307052B1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4075308B2 (ja) | 1999-03-30 | 2008-04-16 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| DE60036449T2 (de) | 1999-03-30 | 2008-06-19 | Seiko Epson Corp. | Verfahren zur hestellung eines dünnschichtfeldeffekttransistors |
| JP2001177097A (ja) * | 1999-12-10 | 2001-06-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタ及びその製造方法 |
| DE60140179D1 (de) * | 2000-03-13 | 2009-11-26 | Tadahiro Ohmi | Verfahren zur herstellung eines flash-speicherbausteins |
| JP2002151693A (ja) | 2000-11-08 | 2002-05-24 | Matsushita Electric Ind Co Ltd | ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置 |
| JP4002410B2 (ja) * | 2001-06-22 | 2007-10-31 | 日本電気株式会社 | アクティブマトリックス型液晶表示装置の製造方法 |
| US7265740B2 (en) * | 2002-08-30 | 2007-09-04 | Toshiba Matsushita Display Technology Co., Ltd. | Suppression of leakage current in image acquisition |
| JP4268429B2 (ja) * | 2003-03-17 | 2009-05-27 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
| JP4534054B2 (ja) * | 2004-06-25 | 2010-09-01 | 京セラ株式会社 | 有機ｅｌ表示パネルとその製法 |
| KR101034744B1 (ko) * | 2004-06-25 | 2011-05-17 | 엘지디스플레이 주식회사 | 액정표시장치의 박막트랜지스터 구조 |
| US7399668B2 (en) * | 2004-09-30 | 2008-07-15 | 3M Innovative Properties Company | Method for making electronic devices having a dielectric layer surface treatment |
| US7382421B2 (en) * | 2004-10-12 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Thin film transistor with a passivation layer |
| RU2402106C2 (ru) | 2004-11-10 | 2010-10-20 | Кэнон Кабусики Кайся | Аморфный оксид и полевой транзистор с его использованием |
| US7736964B2 (en) * | 2004-11-22 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method for manufacturing the same |
| KR101107712B1 (ko) * | 2005-02-28 | 2012-01-25 | 엘지디스플레이 주식회사 | 액정표시장치 |
| JP4509864B2 (ja) * | 2005-05-30 | 2010-07-21 | 東京エレクトロン株式会社 | プラズマ処理方法およびプラズマ処理装置 |
| KR101251351B1 (ko) * | 2005-12-28 | 2013-04-05 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판, 이의 제조방법 및 이를 갖는표시패널 |
| KR101184640B1 (ko) | 2006-03-15 | 2012-09-20 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| GB2437768A (en) * | 2006-05-03 | 2007-11-07 | Seiko Epson Corp | Photosensing TFT |
| KR20080035150A (ko) * | 2006-10-18 | 2008-04-23 | 삼성전자주식회사 | 박막 트랜지스터 기판의 제조 방법 |
| KR101469026B1 (ko) * | 2007-12-11 | 2014-12-05 | 삼성디스플레이 주식회사 | 표시 장치 및 그 표시판의 제조 방법 |
| KR101540340B1 (ko) * | 2008-10-14 | 2015-07-30 | 삼성전자주식회사 | 실록산막 및 이를 포함하는 산화물 박막 트랜지스터 |
| JP5512144B2 (ja) * | 2009-02-12 | 2014-06-04 | 富士フイルム株式会社 | 薄膜トランジスタ及びその製造方法 |
| JP5096437B2 (ja) | 2009-09-28 | 2012-12-12 | 株式会社ジャパンディスプレイイースト | 有機ｅｌ表示装置 |
| JP5443588B2 (ja) * | 2010-06-22 | 2014-03-19 | パナソニック株式会社 | 発光表示装置及びその製造方法 |
| KR101748701B1 (ko) | 2010-11-24 | 2017-06-20 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 그 제조방법 |
| JP5725337B2 (ja) * | 2011-03-24 | 2015-05-27 | ソニー株式会社 | 表示装置、表示装置の製造方法および電子機器 |
| US8802493B2 (en) * | 2011-09-13 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of oxide semiconductor device |
| KR101715083B1 (ko) * | 2014-08-25 | 2017-03-22 | 한국화학연구원 | 폴리실라잔 화합물을 포함하는 박막 트랜지스터 게이트 절연막 및 이를 포함하는 박막 트랜지스터 |
| US10658224B2 (en) * | 2018-09-10 | 2020-05-19 | International Business Machines Corporation | Method of fin oxidation by flowable oxide fill and steam anneal to mitigate local layout effects |
| US10685866B2 (en) | 2018-09-10 | 2020-06-16 | International Business Machines Corporation | Fin isolation to mitigate local layout effects |
| WO2020084708A1 (ja) * | 2018-10-24 | 2020-04-30 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタおよびその製造方法 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821868A (ja) * | 1981-08-03 | 1983-02-08 | Hitachi Ltd | 多結晶シリコン薄膜トランジスタの製造方法 |
| JPH0752776B2 (ja) * | 1985-01-24 | 1995-06-05 | シャープ株式会社 | 薄膜トランジスタおよびその製造法 |
| EP0263497B1 (en) * | 1986-10-07 | 1994-05-18 | Canon Kabushiki Kaisha | Image reading device |
| JPS6449272A (en) | 1987-08-20 | 1989-02-23 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| JPH01207930A (ja) | 1988-02-16 | 1989-08-21 | Oki Electric Ind Co Ltd | 表面改質法 |
| JPH01302769A (ja) | 1988-05-30 | 1989-12-06 | Seikosha Co Ltd | 逆スタガー型シリコン薄膜トランジスタの製造方法 |
| JP2881868B2 (ja) | 1989-12-04 | 1999-04-12 | 日本電気株式会社 | 薄膜トランジスタ液晶ディスプレイの製造方法 |
| JPH03252164A (ja) * | 1990-02-28 | 1991-11-11 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPH0411254A (ja) | 1990-04-27 | 1992-01-16 | Fuji Photo Film Co Ltd | ハロゲン化銀カラー写真感光材料の処理方法 |
| JP2658535B2 (ja) | 1990-08-31 | 1997-09-30 | 日本電気株式会社 | アクティブマトリクス液晶ディスプレイパネルの製造方法 |
| US5112764A (en) | 1990-09-04 | 1992-05-12 | North American Philips Corporation | Method for the fabrication of low leakage polysilicon thin film transistors |
| JPH04218926A (ja) | 1990-12-19 | 1992-08-10 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH04275437A (ja) | 1991-03-04 | 1992-10-01 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JPH04302438A (ja) | 1991-03-29 | 1992-10-26 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JPH0563197A (ja) | 1991-09-04 | 1993-03-12 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH05165056A (ja) | 1991-12-17 | 1993-06-29 | Oki Electric Ind Co Ltd | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
| JPH05211334A (ja) | 1992-01-14 | 1993-08-20 | Nec Corp | 半導体素子の製造方法 |
| JPH05283692A (ja) | 1992-02-28 | 1993-10-29 | Nec Kagoshima Ltd | 薄膜トランジスタアレイの製造方法 |
| JP2924441B2 (ja) | 1992-04-27 | 1999-07-26 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
| KR950005484B1 (ko) * | 1992-09-29 | 1995-05-24 | 현대전자산업주식회사 | 플라즈마 산화 처리를 이용한 폴리실리콘 박막트랜지스터 제조방법 |
| JP3196378B2 (ja) | 1992-12-03 | 2001-08-06 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPH0783018B2 (ja) | 1993-03-17 | 1995-09-06 | 日本電気株式会社 | エッチング方法 |
| JPH0784284A (ja) | 1993-06-30 | 1995-03-31 | Toshiba Corp | 液晶表示装置 |
| JPH07131023A (ja) | 1993-11-04 | 1995-05-19 | Matsushita Electric Ind Co Ltd | 液晶表示用ｔｆｔアレイ基板の製造方法 |
| JPH07221085A (ja) | 1994-02-07 | 1995-08-18 | Oki Electric Ind Co Ltd | 絶縁膜、その形成方法、その絶縁膜を用いた半導体素子および液晶ディスプレイ |
| JPH08172202A (ja) * | 1994-12-20 | 1996-07-02 | Sharp Corp | 薄膜トランジスタおよびその製造方法 |
| JP2666122B2 (ja) | 1995-01-30 | 1997-10-22 | カシオ計算機株式会社 | 薄膜トランジスタ基板 |
| JPH08242000A (ja) | 1995-03-03 | 1996-09-17 | Sharp Corp | 半導体装置および半導体装置の製造方法 |
| JPH09105952A (ja) * | 1995-10-11 | 1997-04-22 | Toshiba Electron Eng Corp | アクティブマトリクス型液晶表示装置 |
| JP3409542B2 (ja) * | 1995-11-21 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| US5998229A (en) * | 1998-01-30 | 1999-12-07 | Samsung Electronics Co., Ltd. | Methods of manufacturing thin film transistors and liquid crystal displays by plasma treatment of undoped amorphous silicon |
-
1997
- 1997-11-05 JP JP30292097A patent/JP3191745B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-22 KR KR1019980014361A patent/KR100307052B1/ko not_active IP Right Cessation
- 1998-04-22 US US09/064,052 patent/US6429456B1/en not_active Expired - Lifetime
-
2000
- 2000-09-06 US US09/656,370 patent/US6566174B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980081626A (ko) | 1998-11-25 |
| JPH118395A (ja) | 1999-01-12 |
| US6566174B1 (en) | 2003-05-20 |
| KR100307052B1 (ko) | 2002-03-08 |
| US6429456B1 (en) | 2002-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3191745B2 (ja) | 薄膜トランジスタ素子及びその製造方法 | |
| CN101329999B (zh) | 半导体衬底及其制造方法 | |
| US7316942B2 (en) | Flexible active matrix display backplane and method | |
| US8525182B2 (en) | Thin film transistor, method for manufacturing same, display device, and method for manufacturing same | |
| US6537843B2 (en) | Thin film transistor and method of manufacturing the same | |
| US6395586B1 (en) | Method for fabricating high aperture ratio TFT's and devices formed | |
| JP2004047566A (ja) | 電界効果型トランジスタ、その製造方法及び画像表示装置 | |
| WO2015096307A1 (zh) | 氧化物薄膜晶体管、显示器件、及阵列基板的制造方法 | |
| JPH10125928A (ja) | 半導体集積回路及びその作製方法 | |
| JPH0862628A (ja) | 液晶表示素子およびその製造方法 | |
| JP2005072053A (ja) | 有機半導体装置およびその製造方法 | |
| JPH09512667A (ja) | 薄膜半導体部品の側面をパッシベーション処理する方法 | |
| KR20080000691A (ko) | 박막 트랜지스터, 그 제조방법, 이를 구비한 액정표시장치제조방법 | |
| US7049163B1 (en) | Manufacture method of pixel structure | |
| KR100787805B1 (ko) | 화소 구조의 제조 방법 | |
| KR100603844B1 (ko) | 액정표시소자의 화소전극의 제조방법. | |
| JP2776336B2 (ja) | 薄膜トランジスタおよび薄膜トランジスタの製造方法 | |
| JPH10177968A (ja) | 薄膜素子、薄膜素子の形成方法、薄膜トランジスタの製造方法及び液晶表示装置の製造方法 | |
| JP3197723B2 (ja) | 液晶表示装置 | |
| KR950003942B1 (ko) | 액정표시장치의 박막트랜지스터의 제조방법 | |
| JPH11111985A (ja) | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 | |
| JP2635950B2 (ja) | 半導体装置の製造方法 | |
| JP2004064056A (ja) | 半導体集積回路の作製方法 | |
| KR101035921B1 (ko) | 폴리실리콘 박막트랜지스터 어레이 기판의 제조방법 | |
| JP2007109731A (ja) | 半導体装置の製造方法、半導体装置、電気光学装置および電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |