KR101034744B1 - 액정표시장치의 박막트랜지스터 구조 - Google Patents

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Abstract

본 발명에 의한 박막트랜지스터 구조는, 액티브 매트릭스형 액정표시장치의 각 화소에 구비되는 스위칭 소자로서의 박막트랜지스터에 있어서,
상기 박막트랜지스터는, 게이트전극과; 게이트절연막을 개재하여 상기 게이트전극 부분에 형성된 활성층인 반도체층과; 상기 반도체층의 영역 내에서 서로 대향하여 두 부분으로 분리된 불순물반도체층과; 상기 반도체층 및 불순물반도체층을 개재하여 상기 게이트전극과 중첩됨과 아울러 상기 두 부분의 불순물반도체층 각각과 접촉되는 입력부인 소스전극 및 출력부인 드레인전극가 포함되어 구성되며,
상기 박막트랜지스터의 폭 및 너비의 비(W/L) 값이 8 내지 10임을 특징으로 하며, 바람직하게는 박막트랜지스터의 폭 및 너비의 비(W/L) 값이 9임을 특징으로 한다.

Description

액정표시장치의 박막트랜지스터 구조{thin film transistor structure of liquid crystal display device}
도 1은 일반적인 액정표시장치의 일부를 나타내는 분해 사시도.
도 2는 액정표시장치용 어레이기판을 개략적으로 도시한 평면도.
도 3은 도 2에 도시된 화소의 박막트랜지스터 부분을 확대한 부분 확대도.
도 4a 및 도 4b는 저온 부정형 얼룩 현상을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
40 : 화소전극 60 : 게이트 라인
60a : 게이트전극 70 : 데이터 라인
70a : 소스전극 70b : 드레인전극
본 발명은 액정표시장치에 관한 것으로, 특히 액티브 매트릭스형 액정표시장치의 각 화소에 구비되는 박막트랜지스터의 구조에 관한 것이다.
일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
이에 따라, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 편광된 빛이 임의로 변조되어 화상정보를 표현할 수 있다. 이러한 상기 액정은 전기적인 특성 분류에 따라 유전율 이방성이 양(+)인 포지티브 액정과 음(-)인 네거티브 액정으로 구분될 수 있으며, 유전율 이방성이 양인 액정분자는 전기장이 인가되는 방향으로 액정분자의 장축이 평행하게 배열하고, 유전율 이방성이 음인 액정분자는 전기장이 인가되는 방향과 액정분자의 장축이 수직하게 배열한다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 액티브 매트릭스형 액정표시장치(Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 일반적으로 사용되고 있다.
상기 액정표시장치를 구성하는 기본적인 부품인 액정패널의 구조를 살펴보면 다음과 같다.
도 1은 일반적인 액정표시장치의 일부를 나타내는 분해 사시도이다.
도 1을 참조하면, 일반적인 컬러 액정표시장치는 블랙매트릭스(6)와 서브컬러필터(적, 녹, 청)(8)를 포함한 컬러필터(7)와, 컬러필터 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)과 상기 화소영역 상에 형성된 화소전극(17)과 스위칭소자(T)를 포함한 어레이 배선이 형성된 하부기판(22)으로 구성되며, 상기 상부기판(5)과 하부기판(22) 사이에는 앞서 설명한 액정(14)이 충진되어 있다.
상기 하부기판(22)은 어레이 기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스 형태로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트 라인(13)과 데이터 라인(15)이 형성된다.
또한, 상기 화소영역(P)은 상기 게이트 라인(13)과 데이터 라인(15)이 교차하여 정의되는 영역이다. 상기 화소영역(P) 상에 형성되는 화소전극(17)은 인듐-틴-옥사이드(ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명전도성 금속을 사용한다.
상기와 같이 구성되는 액정표시장치(11)는 상기 화소전극(17) 상에 위치한 액정층(14)이 상기 박막트랜지스터로부터 인가된 신호에 의해 배향되고, 상기 액정층의 배향정도에 따라 상기 액정층을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.
즉, 상기 박막트랜지스터는 액정표시장치의 각 화소를 스위칭하는 역할을 수행하는 것으로, 화질 향상을 위해서는 상기 박막트랜지스터 구조를 최적으로 설계하는 것이 요구되는 바이다.
본 발명은 액티브 매트릭스형 액정표시장치에 구비되는 박막트랜지스터에 있어서, 저온 부정형 얼룩 현상을 극복하기 위해 박막트랜지스터 채널의 W/L 값을 9로 하고, 각 화소의 스토리지 캐패시턴스(CST) 값을 200fF로 하는 액정표시장치의 박막트랜지스터 구조를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 액정표시장치의 박막트랜지스터 구조는, 액티브 매트릭스형 액정표시장치의 각 화소에 구비되는 스위칭 소자로서의 박막트랜지스터에 있어서,
상기 박막트랜지스터는, 게이트전극과; 게이트절연막을 개재하여 상기 게이트전극 부분에 형성된 활성층인 반도체층과; 상기 반도체층의 영역 내에서 서로 대향하여 두 부분으로 분리된 불순물반도체층과; 상기 반도체층 및 불순물반도체층을 개재하여 상기 게이트전극과 중첩됨과 아울러 상기 두 부분의 불순물반도체층 각각과 접촉되는 입력부인 소스전극 및 출력부인 드레인전극가 포함되어 구성되며,
상기 박막트랜지스터의 폭 및 너비의 비(W/L) 값이 8 내지 10임을 특징으로 하며, 바람직하게는 박막트랜지스터의 폭 및 너비의 비(W/L) 값이 9임을 특징으로 한다.
여기서, 상기 드레인전극 상부에 형성된 드레인콘택홀에 의해 드레인 전극과 접촉되는 화소전극이 인접한 게이트 라인의 일부와 중첩되어 스토리지 캐패시턴스를 형성하며, 상기 스토리지 캐패시턴스의 크기가 190fF 내지 210fF임을 특징으로 하고, 바람직하게는 상기 스토리지 캐패시턴스의 크기가 200fF임을 특징으로 한다.
또한, 상기 액정표시장치는 15인치 XGA 패널(픽셀 사이즈가 99*297㎛2)로, 각 화소 영역에는 스토리지 커패시턴스가 형성되는 데, 상기 스토리지 캐패시턴스의 크기는 박막트랜지스터 폭 및 너비의 비(W/L) 값과 반비례 관계로 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
먼저 박막트랜지스터 구조의 설계 방향을 도 2 및 도 3을 통해 설명하도록 한다.
도 2는 액정표시장치용 어레이기판을 개략적으로 도시한 평면도이고, 도 3은 도 2에 도시된 화소의 박막트랜지스터 부분을 확대한 부분 확대도이다.
도시된 바와 같이 액정표시장치의 어레이 기판은 투명기판(10) 위에 복수의 게이트 라인(60)과 데이터 라인(70)이 서로 교차하도록 배열되어 있고, 상기 게이트 라인(60)과 상기 데이터 라인(70)이 교차하는 영역부근 각각에 게이트전극(60a), 소스전극(70a), 드레인전극(70b), 반도체층(80) 등으로 이루어진 박막트랜지스터(TFT)(90)가 형성되어 있다.
그리고, 드레인콘택홀(70d)을 통하여 상기 드레인전극(70b)과 접촉되는 화소전극(40)이 상기 게이트 라인(60)과 상기 데이터 라인(70)이 교차하여 이루는 영역에 형성되어 있다.
또한, 각각의 게이트 라인(60) 단부에는 구동 IC(Integrated Circuit)단자와 접촉되는 게이트 패드(60b)가 형성되어 있고, 각각의 데이터 라인(70)의 단부에는 데이터 패드(70c)가 형성되어 있다.
또한, 상기 TFT(90)와 접촉된 화소전극(40)의 단부와 데이터 라인(70) 방향으로 반대측에 위치한 상기 화소전극(40)의 단부를 인접한 게이트 라인(60)의 일부와 중첩시킬 수 있으며, 상기 중첩부분에서 스토리지 캐패시턴스(40a)가 구성된다.
이하, TFT(90)의 구성 및 작용에 관하여 좀 더 상세히 설명한다.
TFT(90)는 상기 TFT(90)를 켜고 끄는 것을 조정하는 게이트전극(60a)과, 게이트절연막을 개재하여 상기 게이트전극(60a) 부분에 형성된 활성층인 반도체층(80)과, 상기 반도체층(80)의 영역내에서 서로 대향하여 두 부분으로 분리된 불순물반도체층(미도시)과, 상기 반도체층 및 불순물반도체층을 개재하여 상기 게이트전극(60a)과 중첩됨과 아울러 상기 두 부분의 불순물반도체층 각각과 접촉되는 입력부인 소스전극(70a) 및 출력부인 드레인전극(70b) 등을 포함하여 구성되며, 그 작용은 다음과 같다.
외부전압이 행방향으로 진행하며 열방향으로 나열된 게이트 라인(60)에 시간의 순서에 따라 순차적으로 인가되어 게이트전극(60a)에 전달되면 데이터 라인(70)에 잠재되어 있던 화상정보를 나타내는 신호전압이 소스전극(70a)에서 드레인전극(70b)으로 전달되고(turn-on), 이어서 드레인콘택홀(70d)을 통해 화소전극(40)으로 전달되며, 반면 외부전압이 상기 게이트 라인(60)에 인가되지 않으면 소스전극(70a)과 드레인전극(70b)이 단절된다(turn-off). 이렇게 해서 박막트랜지스터(90)가 스위칭 소자로서의 작용을 하게 되는 것이다.
참고적으로 게이트 라인의 전압인가 방식에 대하여 살펴보면, 시간의 순서에 따라 n번째 게이트 라인(60)에 외부전압을 인가한 후 (n+1)번째 게이트 라인(60)에 인가함과 동시에 상기 n번째 게이트 라인(60)에서는 단절하고 계속하여 마지막번째 게이트 라인(60)까지 전압을 인가하고 나면 다시 첫번째 게이트 라인(60)부터 인가하는 순차적인 방식을 사용한다.
상기 화소전극(40)은 TFT(90) 턴-온 시 가지고 있던 화상정보 데이터를 1프 레임(frame)이 지나 다시 새로운 신호가 들어올 때까지 유지(holding)하고 있어야 한다.
즉, 액정구동전압이 상기 데이터 라인(15)으로부터 TFT의 드레인, 소스간을 경유하여 액정에 인가되며, 액정 캐패시턴스(CLC)과 스토리지 캐패시턴스(CST)을 합친 화소용량이 충전된다.
이 동작을 반복함으로써, 프레임 시간마다 반복하여 영상신호에 대응시킨 전압이 패널 전면의 화소용량에 인가된다. 결국 상기 TFT에 의해 임의의 화소(pixel)가 스위칭 되면, 스위칭된 임의의 화소는 하부 광원의 빛을 투과할 수 있게 되는 것이다.
이와 같은 상기 TFT에 있어서, 게이트 전극(60a)에 소정의 전압이 인가되어 TFT가 온(on)될 때, 데이터 라인에서 각 화소의 화소전극(40)으로 전달되는 전류(IDS) 값은 아래 식과 같다.
Figure 112004027575891-pat00001
여기서, V는 데이터 라인(70)을 통해 각 화소에 인가되는 전압이며, VTH는 TFT의 문턱전압을 의미하며, K는 전류이득값이다.
이 때, 상기
Figure 112004027575891-pat00002
의 크기를 갖는다.
여기서, W는 도 3에 도시된 바와 같이 TFT 채널의 폭이고, L은 TFT 채널의 너비를 의미한다. 또한, μ는 전하의 이동도를 나타내며. Cg는 게이트전극(60a)과 소스전극(70a), 게이트전극(60a)과 드레인전극(70b)의 오버랩(over-lap)부분에서 발생되는 기생 캐패시턴스(parasitic capacitance)을 의미한다.
상기 IDS는 각 화소를 통해 화상을 표현하는 전류로 그 값이 높을수록 화질이 선명해지게 된다.
따라서, 상기 IDS값을 늘리기 위해 전류이득 K 값을 높이는 방안을 고려할 수 있으며, 그에 따라 TFT 채널의 폭인 W와 TFT 채널의 너비인 L의 비인 W/L을 크게할 수 있다.
그러나, 상기 W/L을 크게할 경우 게이트전극(60a)과 소스전극(70a), 게이트전극(60a)과 드레인전극(70b)의 오버랩(over-lap)부분이 늘어나게 되어 기생 캐패시터(Cg)가 커지게 된다는 문제점과 개구율이 줄어든다는 문제점이 있다.
여기서, 상기 Cg값이 커지게 되면 화소전극(40)에 전압이 충전되는 시간이 지연된다는 문제가 발생된다. (Charging delay)
또한, 상기 Cg는 TFT가 턴-오프될 때 커패시티브 커플링(capacitive coupling)에 의해 액정전압(VLC)에 △Vp만큼 변동을 주며 이는 화질에 중요한 영향을 끼치는 요인으로 작용하므로 TFT 액정표시장치 설계시 주의를 요한다.
여기서, 상기 △Vp는 아래의 식과 같이 표현된다.
Figure 112004027575891-pat00003
여기서, Cg는 기생 캐패시턴스이며, CLC는 액정 캐패시턴스이고, CST는 스토 리지 캐패시턴스이다. 또한, △Vg는 온/ 오프상태의 게이트 전압을 Vgh, Vgl 이라고 할 때, 이들 전압의 차를 의미한다.
이와 같이 △Vp의 발생으로 화면 구동시 깜박거림에 의해 화면이 흔들리는 현상 즉, 플리커(flicker)가 발생하게 된다.
즉, 상기 문제를 극복하기 위해서는 기생 캐패시턴스 Cg 값을 줄이고, 스토리지 캐패시턴스인 CST 값을 늘리는 것이 바람직하다.
이는 도 2에 도시된 상기 TFT(90)와 접촉된 화소전극(40)의 단부와 인접한 게이트 라인(60)의 일부가 중첩되는 부분을 확장하여 이룰 수 있다.
종래의 경우 상기 TFT 구조 설계에 있어, 앞서 설명한 사항들을 종합하여 W/L은 기생 캐패시턴스(Cg) 및 개구율을 고려하여 설계하고, 스토리지 캐패시턴스 CST를 증가시키는 방향으로 전개되었다.
즉, 15인치 XGA 패널(픽셀 사이즈 99*297 ㎛2 )의 경우 상기 W/L이 약 7, CST가 약 230fF, Cg를 약 651pF으로 하는 것이 종래의 일반적인 설계 방향이다.
그러나, 이러한 종래의 TFT 구조에 의하면, 저온 부정형 얼룩 현상을 극복할 수 없다는 문제점이 있다.
상기 저온 부정형 얼룩 현상이란 액정표시장치가 저온에 있을 경우 각 화소전극으로 인가되는 전류(IDS)값이 상온의 일정 정도만 인가되어 국부적으로 얼룩이 발생되는 현상을 말한다. 이는 도 4를 통해 설명된다.
도 4a 및 도 4b는 저온 부정형 얼룩 현상을 설명하기 위한 도면으로, 먼저 도 4a는 상온과 0℃에서 각 화소전극으로 인가되는 전류(IDS)값을 비교한 그래프이고, 도 4b는 저온 부정형 얼룩 현상이 나타난 디스플레이 화면을 보여주는 사진이다.
이와 같은 저온 부정형 얼룩 현상을 극복하기 위해서는 각 화소전극으로 인가되는 전류(IDS)값이 종래보다 크게 제공되어야 한다.
이에 본 발명은 박막트랜지스터를 통해 각 화소전극(40)으로 인가되는 전류(IDS)값을 증가시키기 위해 K(전류이득) 값을 높이는 것을 그 특징으로 한다.
일 예로 15인치 XGA 패널의 경우 박막트랜지스터 채널의 폭 및 너비의 비(W/L)을 8 내지 10으로 설계함으로써, 박막트랜지스터를 통해 각 화소전극으로 인가되는 전류(IDS)값을 증가시키도록 한다.
단, 앞서 설명한 바와 같이 상기와 W/L 값을 높일 경우 기생 캐패시턴트(Cg)값 또한 증가될 수 밖에 없다.
일 예로 박막트랜지스터의 W/L을 7에서 9로 높일 경우 상기 기생 캐패시턴스값(Cg)은 약 651pF에서 약 774pF으로 증가된다.
앞서 설명한 바와 같이 상기 기생 캐패시턴트(Cg)값이 증가하게 되면 충전이 지연되는 문제 및 값 또한 증가하게 되어 플리커(flicker) 등 화질 저하가 발생될 수 있다.
이에 본 발명은 상기 기생 캐패시턴스(Cg)값 증가에 따른 문제점을 극복하기 위하여 스토리지 캐패시턴스(CST)값을 상기 기생 캐패시턴스(Cg)값 증가분에 따른 영향을 보상하기 위해 일정 분 줄이도록 함을 그 특징으로 한다.
즉, 상기 스토리지 캐패시턴스의 크기는 박막트랜지스터 폭 및 너비의 비(W/L) 값과 반비례 관계로 구성되는 것을 특징으로 한다.
일 예로 종래의 경우 약 230fF 인 스토리지 캐패시턴스(CST) 값을 190 내지 210fF으로 줄일 수 있다. 특히 200fF으로 줄이는 것이 바람직하다.
이는 도 2에 도시된 상기 TFT(90)와 접촉된 화소전극(40)의 단부와 인접한 게이트 라인(60)의 일부가 중첩되는 부분을 축소함으로써 이룰 수 있다.
결과적으로 본 발명은 액티브 매트릭스형 액정표시장치의 각 화소에 구비되는 스위칭 소자로서의 박막트랜지스터에 있어서, 저온 부정형 얼룩 현상을 극복하기 위해 상기 박막트랜지스터의 폭 및 너비의 비(W/L) 값을 다소 증가시키고, 그에 따라 증가되는 기생 캐패시턴스(Cg)의 영향을 보상하기 위해 스토리지 캐패시턴스(CST) 값을 다소 감소시키는 것을 그 특징으로 한다.
이와 같은 본 발명에 의하면, 액티브 매트릭스형 액정표시장치에 구비되는 박막트랜지스터에 있어서, 박막트랜지스터 채널의 W/L 값을 9로 하고, 각 화소의 스토리지 캐패시턴스(CST) 값을 200fF로 함으로써, 액정표시장치의 저온 부정형 얼룩 현상을 극복할 수 있다는 장점이 있다.

Claims (7)

  1. 액티브 매트릭스형 액정표시장치의 각 화소에 구비되는 스위칭 소자로서의 박막트랜지스터에 있어서,
    상기 박막트랜지스터는,
    게이트전극과;
    게이트절연막을 개재하여 상기 게이트전극 부분에 형성된 활성층인 반도체층과;
    상기 반도체층의 영역 내에서 서로 대향하여 두 부분으로 분리된 불순물반도체층과;
    상기 반도체층 및 불순물반도체층을 개재하여 상기 게이트전극과 중첩됨과 아울러 상기 두 부분의 불순물반도체층 각각과 접촉되는 입력부인 소스전극 및 출력부인 드레인전극가 포함되어 구성되며,
    상기 드레인전극 상부에 형성된 드레인콘택홀에 의해 드레인 전극과 접촉되는 화소전극이 인접한 게이트 라인과 중첩되어 스토리지 캐패시턴스를 형성하고,
    상기 박막트랜지스터의 폭 및 너비의 비(W/L) 값이 8 내지 10이고, 상기 스토리지 캐패시턴스의 크기가 190fF 내지 210fF임을 특징으로 하는 박막트랜지스터 구조.
  2. 제 1항에 있어서,
    상기 박막트랜지스터의 폭 및 너비의 비(W/L) 값이 9임을 특징으로 하는 박막트랜지스터 구조.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 스토리지 캐패시턴스의 크기가 200fF임을 특징으로 하는 박막트랜지스터 구조.
  6. 제 1항에 있어서,
    상기 액정표시장치는 15인치 XGA 패널로, 각 화소 사이즈가 99*297㎛2 임을 특징으로 하는 박막트랜지스터 구조.
  7. 제 1항에 있어서,
    상기 스토리지 캐패시턴스의 크기는 박막트랜지스터 폭 및 너비의 비(W/L) 값과 반비례 관계로 구성되는 것을 특징으로 하는 박막트랜지스터 구조.
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