KR101258265B1 - 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다. 본 발명의 박막트랜지스터 어레이 기판은, 투명한 기판 상에 게이트 전극 형성시에 함께 형성되고, 화소 전극과 컨택홀을 통해 전기적으로 접속되어 스토리지 커패시터의 제1 전극 역할을 하는 게이트 메탈; 게이트 메탈 상부에 형성되어 스토리지 커패시터의 유전층 역할을 하는 게이트 절연막; 및 데이터 라인 쉐어링(Data Line Sharing: DLS) 구동 방식의 데이터 라인에 평행하게 형성되고, 상기 게이트 메탈과 오버랩되어 스토리지 커패시터의 제2 전극 역할을 하는 공통 라인을 포함하여 구성된다. 본 발명에 의하면, 공통 라인을 데이터 라인에 평행하게 형성하고, 게이트 메탈과 공통 라인 사이에 스토리지 커패시터를 형성함으로써 개구율 및 휘도를 향상시킬 수 있다.
액정 표시패널, 스토리지 커패시터, 공통 라인, 화소 전극

Description

박막트랜지스터 어레이 기판 및 그 제조 방법 {Thin Film Transistor Array Substrate and Manufacturing Method Thereof}
도 1은 종래 기술에 따른 데이터 라인 쉐어링 구동 방식의 액정 표시 패널의 구조를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시된 액정 표시 패널에서 화소셀의 일부분을 확대하여 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 구조를 개략적으로 나타낸 도면이다.
도 4는 도 3에 도시된 박막트랜지스터 어레이 기판에서 화소셀의 일부분을 확대하여 나타낸 도면이다.
도 5는 도 4에 도시된 박막트랜지스터 어레이 기판에서 A-A' 부분 단면을 나타낸 도면이다.
도 6a 및 6b는 도 4에 도시된 박막트랜지스터 어레이 기판에서 B 부분의 예를 나타낸 도면이다.
<도면의 주요부분에 대한 부호의 설명>
G1o ~ Gno: 홀수 게이트 라인 G1e ~ Gne: 짝수 게이트 라인 Vc1 ~ Vc(m/2)+1: 공통 라인 D1 ~ D(m/2): 데이터 라인
T11 ~ Tnm: 스위칭 소자 P11 ~ Pnm: 화소 전극
Cn2: 제1 스토리지 커패시터 전극 Cn3: 제2 스토리지 커패시터 전극
본 발명은 액정 표시패널에 관한 것으로, 특히, 데이터 라인 쉐어링(Data Line Sharing: DLS) 구동 방식에서 스토리지 커패시터를 형성하는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
근래에 다양한 평판 표시 장치에 대한 요구에 따라 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), VFD(Vacuum Fluorescent Display) 등 다양한 소자가 개발되어 사용되고 있다. 이와 같은 평판 표시 장치 중에서도 화질이 우수하고 경량, 박형, 저소비 전력의 장점을 갖고 있는 LCD가 다양한 분야에서 많이 사용되고 있다. 특히, 노트북 컴퓨터의 모니터에는 대부분 LCD가 채용되고 있으며, TV수상기나 데스크탑 컴퓨터의 모니터에도 LCD가 사용되고 있다.
도 1은 종래 기술에 따른 데이터 라인 쉐어링 구동 방식의 액정 표시 패널의 구조를 개략적으로 나타낸 도면이다.
도 1에 도시된 바와 같이, 데이터 라인 쉐어링 구동 방식의 액정 표시 패널에는 수평 방향으로 연장된 n개의 홀수 게이트 라인(G1o~Gno)과 n개의 짝수 게이트 라인(G1e~Gne)이 형성된다. 이때, 예를 들어 i번째 홀수 게이트 라인(Gio)과 i번째 짝수 게이트 라인(Gie)은 각 라인 사이에 화소셀이 형성되도록 거의 화소셀의 길이만큼 간격을 두고 배열된다. 상기 i번째 짝수 게이트 라인(Gie)과 i+1번째 홀수 게이트 라인(G(i+1)o)은 서로 인접하여 형성된다.
그리고, 상기 홀수 및 짝수 게이트 라인(G1o~Gno, G1e~Gne)와 직교하여 m/2개의 데이터 라인(D1~D(m/2))이 형성된다. 이때, 예를 들어 j번째 데이터 라인(Dj)과 j+1번째 데이터 라인(D(j+1))은 라인 사이가 2화소셀의 폭만큼의 간격을 두고 배열된다. 여기서 상기 데이터 라인이 m/2 개이면, 화소셀은 수평방향으로 m이 된다.
한편, 상기 홀수 및 짝수 게이트 라인 사이와 데이터 라인의 양쪽에는 화소 전극이 형성된다. 따라서, 1번째 홀수 및 짝수 게이트 라인(G1o, G1e) 사이에는 m개의 화소 전극(P11~P1m)이 형성된다. 마찬가지로 n번째 홀수 및 짝수 게이트 라인(Gno, Gne) 사이에는 m개의 화소 전극(Pn1~Pnm)이 형성됨으로써, 전체적으로 n×m개의 화소셀에 대응되는 n×m개의 화소 전극(P11~Pnm)이 형성된다.
여기서, 상기 각각의 화소 전극은 인접하는 데이터 라인과 스위칭 소자(예컨대 TFT)를 통해 데이터 신호를 인가받는다. 즉, 임의의 화소 전극을 구동하기 위한 TFT(Thin Film Transistor)는 소스가 인접하는 데이터 라인과 접속되고, 드레인이 화소 전극과 접속되며, 게이트가 홀수 또는 짝수 게이트 라인과 접속된다.
도 1에 도시된 바와 같이, 액정 표시 패널에서는 데이터 라인의 왼쪽에 형성된 화소 전극과 접속된 TFT는 홀수 게이트 라인으로부터의 게이트 구동 전압에 따라 동작하도록 구성되고, 데이터 라인의 오른쪽에 형성된 화소 전극과 접속된 TFT는 짝수 게이트 라인으로부터의 게이트 구동 전압에 따라 동작하도록 구성된다. 따라서, 데이터 라인의 왼쪽에 형성된 화소 전극을 구동하는 TFT의 게이트는 홀수 게이트 라인과 접속되고, 데이터 라인의 오른쪽에 형성된 화소 전극을 구동하는 TFT의 게이트는 짝수 게이트 라인과 접속된다.
마지막으로, 1번째 홀수 및 짝수 게이트 라인(G1o, G1e)의 중심에는 화소 전극과 스토리지 커패시터를 구성하기 위한 공통 라인(Vc1)이 수평방향으로 형성된다. 이와 같이 하여 각각의 홀수 및 짝수 게이트 라인 사이에는 n개의 공통 라인(Vc1~Vcn)이 형성된다.
이와 같이 구성된 종래의 데이터 라인 쉐어링 구동 방식의 액정 표시 패널은 예를 들어, 1번째 라인의 화소 전극에 데이터를 기입하고자 하는 경우에는 첫 번째 데이터 신호를 데이터 라인(D1~D(m/2))에 인가하여 1번째 홀수 게이트 라인(G1o)을 스캐닝한 후, 두 번째 데이터 신호를 데이터 라인(D1~D(m/2))에 인가하여 1번째 짝수 게이트 라인(G1e)을 스캐닝하게 된다. 따라서, 처음 스캐닝에서 데이터 라인의 왼쪽에 형성된 화소 전극(P11, P13, ..., P1(m-1))에 데이터 신호가 인가되고, 다음의 스캐닝에서 데이터 라인의 오른쪽에 형성된 화소 전극(P12, P14, ..., P1m)에 데이터 신호가 인가된다. 이와 같이 하여 1라인으로부터 n라인까지 스캐닝 동작을 수행하여 화소 전극에 데이터 신호를 인가하게 된다.
도 2는 도 1에 도시된 액정 표시 패널에서 화소셀의 일부분(10)을 확대하여 나타낸 도면이다. 도 2에서 화소 전극 Pn2는 제1 화소 전극이라 하고, 화소 전극 Pn3는 제2 화소 전극이라 한다.
도 2에 도시된 바와 같이 제1 화소 전극(Pn2)의 중심부분의 공통 라인(Vcn) 에는 스토리지 커패시터를 형성하도록 제1 스토리지 커패시터의 제1 전극(Cn2)이 형성된다. 마찬가지로 제2 화소 전극(Pn3)의 중심부분의 공통 라인(Vcn)에는 스토리지 커패시터를 형성하도록 제2 스토리지 커패시터의 제1 전극(Cn3)이 형성된다. 이때, 화소 전극(P11~Pnm)이 제2 전극 역할을 한다. 이와 같은 스토리지 커패시터 전극은 모든 화소 전극(P11~Pnm)에 대해 형성된다. 이와 같은 스토리지 커패시터 형성 방법을 이른바 스토리지 온 코먼(Storage On Common) 방식이라 한다.
따라서, 이와 같은 종래의 액정 표시 패널에 의하면, 모든 화소 전극(P11~Pnm)의 중심부분에는 게이트 라인과 평행한 공통 라인이 통과됨으로써 개구율이 감소하게 된다. 더욱이 상기와 같은 종래의 액정 표시 패널에 의하면 개구율이 감소하게 됨으로써 휘도가 감소하게 되는 문제점이 있다.
이러한 종래기술의 문제점을 해결하기 위한 본 발명의 목적은, 개구율 및 휘도를 향상시키고, 화소 전극에 연결된 게이트 메탈과 공통 라인 사이에 스토리지 커패시터를 안정되게 형성시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 박막트랜지스터 어레이 기판은, 투명한 기판 상에 게이트 전극 형성시에 함께 형성되고, 화소 전극과 컨택홀을 통해 전기적으로 접속되어 스토리지 커패시터의 제1 전극 역할을 하는 게이트 메탈; 상기 게이트 메탈 상부에 형성되어 상기 스토리지 커패시터의 유전층 역할을 하는 게이트 절연막; 및 데이터 라인 쉐어링(Data Line Sharing: DLS) 구동 방식의 데이터 라인에 평행하게 형성되고, 상기 게이트 메탈과 오버랩되어 상기 스토리지 커패시터의 제2 전극 역할을 하는 공통 라인을 포함하여 구성된다.
여기서, 상기 스토리지 커패시터의 제1 전극의 폭은 오버랩되는 공통 라인의 폭보다 넓은 것을 특징으로 한다.
여기서, 상기 스토리지 커패시터의 제1 전극의 폭은 오버랩되는 공통 라인의 폭보다 좁은 것을 특징으로 한다.
여기서, 상기 공통 라인은 소스/드레인 전극 형성시 함께 형성되는 것을 특징으로 한다.
한편, 본 발명의 박막트랜지스터 어레이 기판의 제조 방법은, 투명한 기판 상에서 게이트 전극 형성시에 함께 형성되는 스토리지 커패시터의 제1 전극을 형성하는 단계; 상기 스토리지 커패시터의 제1 전극 및 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 스토리지 커패시터 제1 전극과 오버랩되어 상기 스토리지 커패시터 제2 전극 역할을 하는 공통 라인을 형성하는 단계; 상기 게이트 절연막 상에 컨택홀을 형성시키는 단계; 및 상기 컨택홀 상에 상기 커패시터의 제1 전극과 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함하여 이루어진다.
여기서, 상기 공통 라인을 형성하는 단계는 상기 공통 라인의 폭을 오버랩되는 상기 스토리지 커패시터의 제1 전극의 폭보다 좁게 형성되는 것을 특징으로 한다.
여기서, 상기 공통 라인을 형성하는 단계는 상기 공통 라인의 폭을 오버랩되는 상기 스토리지 커패시터의 제1 전극의 폭보다 넓게 형성되는 것을 특징으로 한다.
여기서, 상기 공통 라인은 소스/드레인 전극 형성시 함께 형성되는 것을 특징으로 한다.
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 구조를 개략적으로 나타낸 도면이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 라인 쉐어링 구동 방식의 액정 표시 패널은 수평 방향으로 연장된 n개의 홀수 게이트 라인(G1o~Gno)과 n개의 짝수 게이트 라인(G1e~Gne)이 형성된다. 그리고, 예를 들어 i번째 홀수 게이트 라인(Gio)과 i번째 짝수 게이트 라인(Gie)은 각 라인 사이에 화소셀이 형성되도록 거의 화소 셀의 길이만큼 간격을 두고 배열된다. 이때, i번째 짝수 게이트 라인(Gie)과 i+1번째 홀수 게이트 라인(G(i+1)o)은 서로 인접하여 형성된다.
또한, 상기 홀수 및 짝수 게이트 라인(G1o~Gno, G1e~Gne)와 직교하여 m/2개의 데이터 라인(D1~D(m/2))이 형성된다. 이때, 예를 들어 j번째 데이터 라인(Dj)과 j+1번째 데이터 라인(D(j+1))은 라인 사이가 2화소셀의 폭만큼의 간격을 두고 배열된다. 여기서 상기 데이터 라인이 m/2개이면, 화소셀은 수평방향으로 m이 된다.
그리고, 상기 홀수 및 짝수 게이트 라인 사이와 데이터 라인의 양쪽에는 화소 전극이 형성된다. 따라서, 1번째 홀수 및 짝수 게이트 라인(G1o, G1e) 사이에는 m개의 화소 전극(P11~P1m)이 형성된다. 마찬가지로 n번째 홀수 및 짝수 게이트 라인(Gno, Gne) 사이에는 m개의 화소 전극(Pn1~Pnm)이 형성되게 되어, 전체적으로 n×m개의 화소셀에 대응되는 n×m개의 화소 전극(P11~Pnm)이 형성된다.
상기 각각의 화소 전극은 인접하는 데이터 라인과 스위칭 소자(예컨대 TFT)를 통해 접속되어 데이터 신호를 인가받는다. 즉, 임의의 화소 전극을 구동하기 위한 TFT는 소스가 인접하는 데이터 라인과 접속되고, 드레인이 화소 전극과 접속되며, 게이트가 홀수 또는 짝수 게이트 라인과 접속된다.
도 3에 도시된 바와 같이 본 발명의 실시예에 따른 액정 표시 패널은 데이터 라인의 왼쪽에 형성된 화소 전극은 홀수 게이트 라인(G1o~Gno)으로부터의 게이트 구동 전압에 따라 동작하도록 구성되고, 데이터 라인의 오른쪽에 형성된 화소 전극은 짝수 게이트 라인(G1e~Gne)으로부터의 게이트 구동 전압에 따라 동작하도록 구성된다.
따라서, 데이터 라인의 왼쪽에 형성된 화소 전극을 구동하는 TFT의 게이트는 홀수 게이트 라인(G1o~Gno)과 접속되고, 데이터 라인의 오른쪽에 형성된 화소 전극을 구동하는 TFT의 게이트는 짝수 게이트 라인(G1e~Gne)과 접속된다.
마지막으로, 데이터 라인 사이의 2개의 화소 전극 사이에는 스토리지 커패시터를 구성하기 위한 공통 라인(Vc1~Vc(m/2)+1)이 데이터 라인에 평행한 방향으로 연장되어 형성된다. 이와 같은 공통 라인은 (m/2)+1개 만큼 형성된다.
이와 같이 구성된 본 발명의 데이터 라인 쉐어링 구동 방식의 액정 표시 패널은, 예를 들어, 1번째 라인의 화소 전극에 데이터를 기입하고자 하는 경우, 첫 번째 데이터 신호를 데이터 라인(D1~D(m/2))에 인가하여 1번째 홀수 게이트 라인(G1o)을 스캐닝하고, 두 번째 데이터 신호를 데이터 라인(D1~D(m/2))에 인가하여 1번째 짝수 게이트 라인(G1e)을 스캐닝하게 된다. 이와 같은 방법으로 1라인으로부터 n라인까지 스캐닝 동작을 수행하여 화소 전극에 데이터 신호를 인가하게 된다.
도 4는 도 3에 도시된 박막트랜지스터 어레이 기판에서 화소셀의 일부분(100)을 확대하여 나타낸 도면이다. 도 4에서 화소 전극 Pn2은 제1 화소 전극이라 하고, 화소 전극 Pn3는 제2 화소 전극이라 한다.
도 4에 도시된 바와 같이, 제1 화소 전극(Pn2)에 연결된 게이트 메탈을 제1 스토리지 커패시터의 제1 전극(Cn2)으로 하고 공통 라인(Vc2)을 제1 스토리지 커패시터의 제2 전극으로 하여 제1 스토리지 커패시터가 형성된다. 또한, 제2 화소 전극(Pn3)에 연결된 게이트 메탈을 제2 스토리지 커패시터의 제1 전극(Cn3)으로 하고 공통 라인(Vc2)을 제2 스토리지 커패시터의 제2 전극으로 하여 제2 스토리지 커패시터가 형성된다. 여기서, 상기 게이트 메탈인 제1 스토리지 커패시터 전극(Cn2)은 일측이 제1 화소 전극(Pn2)과 전기적으로 접속되고 타측이 공통 라인(Vc2)과 오버랩되도록 형성된다. 마찬가지로, 상기 게이트 메탈인 제2 스토리지 커패시터의 제2 전극(Cn3)은 일측이 제2 화소 전극(Pn3)과 전기적으로 접속되고 타측이 공통 라인(Vc2)과 오버랩되도록 형성된다.
따라서, 상기 제1 스토리지 커패시터의 제1 전극(Cn2)과 공통 라인(Vc2) 사이에 형성되는 제1 스토리지 커패시터의 커패시턴스는 제1 스토리지 커패시터의 제1 전극(Cn2)과 공통 라인(Vc2) 사이의 오버랩에 의해서 결정된다. 또한, 상기 제2 스토리지 커패시터의 제1 전극(Cn3)과 공통 라인(Vc2) 사이에 형성되는 제2 스토리지 커패시터의 커패시턴스는 제2 스토리지 커패시터의 제1 전극(Cn3)과 공통 라인(Vc2) 사이의 오버랩에 의해서 결정된다.
도 5는 도 4에 도시된 박막트랜지스터 어레이 기판에서 A-A' 부분의 단면을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은, 투명한 기판 상에 게이트 전극 형성시에 함께 형성되고, 화소 전극과 컨택홀을 통해 전기적으로 접속되어 스토리지 커패시터의 제1 전극 역할을 하는 게이트 메탈; 상기 게이트 메탈 상부에 형성되어 상기 스토리지 커패시터의 유전층 역할을 하는 게이트 절연막; 및 데이터 라인 쉐어링(Data Line Sharing: DLS) 구동 방식의 데이터 라인에 평행하게 형성되고, 상기 게이트 메탈과 오버랩되어 상기 스토리지 커패시터의 제2 전극 역할을 하는 공통 라인을 포함하여 구성된다.
상기 투명 기판 상에는 TFT의 게이트 라인을 형성할 때, 제1 스토리지 커패시터의 제1 전극(Cn2)이 동시에 형성된다. 그리고 상기 제1 스토리지 커패시터의 제1 전극(Cn2) 상에는 제1 절연막이 형성된다. 또한, 상기 제1 절연막 상의 제1 스토리지 커패시터의 제1 전극(Cn2)과 대응되는 위치에 공통 라인(Vc2)이 형성되어 제1 스토리지 커패시터의 제2 전극 역할을 한다.
계속해서, 상기 공통 라인(Vc2) 및 절연막 상에는 패시베이션막이 형성된다. 이어서, 제1 스토리지 커패시터의 제1 전극(Cn2) 상의 절연막 및 패시베이션막에 컨택홀(C)을 형성한 후, 상기 패시베이션막과 컨택홀(C) 상에 제1 화소 전극을 형성한다. 이로써, 상기 제1 화소 전극(Pn2)과 제1 스토리지 커패시터의 제1 전극(Cn2)이 전기적으로 접속된다.
이와 같이 하여 박막트랜지스터 어레이 기판이 완성되면, 상기 제1 화소 전극(Pn2)과 제2 화소 전극(Pn3) 사이의 제1 및 제2 스토리지 커패시터 전극의 제1 전극들(Cn2, Cn3)과 대응되는 위치의 컬러필터 기판 상에는 수직방향으로 소정 폭의 블랙매트릭스(BM1)가 형성된다. 마지막으로 상기 박막트랜지스터 어레이 기판 및 컬러필터 기판 사이에 액정을 주입하고 합착함으로써 액정 패널이 완성된다.
도 6a 및 6b는 도 4에 도시된 박막트랜지스터 어레이 기판에서 B 부분의 예를 나타낸 도면이다.
도 6a에 도시된 바와 같이, 제2 스토리지 커패시터의 제1 전극(Cn3)은 예컨대 "ㄴ"자(90도 시계방향으로 회전) 모양으로 형성된다. 상기 공통 라인(Vc2)의 폭을 W1이라 하면, 제2 스토리지 커패시터의 제1 전극(Cn3)의 폭은 W2가 된다. 이때, 제2 스토리지 커패시터의 제1 전극(Cn3)의 폭(W2)은 공통 라인(Vc2)의 폭(W1)보다 넓게 형성된다. 따라서, 상기 실시예에 의하면, 상기 제2 스토리지 커패시터의 제1 전극(Cn3)과 공통 라인(Vc2)의 오버랩 위치의 마진을 확보할 수 있게 됨으로써 안정된 스토리지 커패시터 용량을 얻을 수 있다.
한편, 도 6b에서는 공통 라인(Vc2)의 폭은 W1이고, 제2 스토리지 커패시터의 제1 전극(Cn3)의 폭은 W3이 된다. 이때, 공통 라인(Vc2)의 폭(W1)은 제2 스토리지 커패시터의 제1 전극(Cn3)의 폭(W3)보다 넓게 형성된다. 이와 같은 실시예에 의하면, 공통 라인(Vc2)과 제2 스토리지 커패시터의 제1 전극(Cn3)의 오버랩 위치의 마진을 확보할 수 있게 됨으로써 안정된 스토리지 커패시터 용량을 얻을 수 있다. 특히, 공통 라인(Vc2)와 제2 스토리지 커패시터의 제1 전극(Cn3)의 좌우의 폭은 오정렬(misalign)을 방지할 수 있는 마진을 확보할 수 있도록 설정되는 것이 바람직하다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다 는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따르면, 공통 라인을 데이터 라인에 평행하게 형성하고, 게이트 메탈과 공통 라인 사이에 스토리지 커패시터를 형성함으로써 개구율 및 휘도를 향상시킬 수 있다.

Claims (8)

  1. 투명한 기판 상에 게이트 전극 형성시에 함께 형성되고, 화소 전극과 컨택홀을 통해 전기적으로 접속되어 스토리지 커패시터의 제1 전극 역할을 하는 게이트 메탈;
    상기 게이트 메탈 상부에 형성되어 상기 스토리지 커패시터의 유전층 역할을 하는 게이트 절연막; 및
    데이터 라인 쉐어링(Data Line Sharing: DLS) 구동 방식의 데이터 라인에 평행하게 형성되고, 상기 게이트 메탈과 오버랩되어 상기 스토리지 커패시터의 제2 전극 역할을 하는 공통 라인
    을 포함하는 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 스토리지 커패시터의 제1 전극의 폭은 오버랩되는 공통 라인의 폭보다 넓은 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 스토리지 커패시터의 제1 전극의 폭은 오버랩되는 공통 라인의 폭보다 좁은 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 공통 라인은 소스/드레인 전극 형성시 함께 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
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