JP2000022156A - 薄膜トランジスタ及びそのアレイ - Google Patents
薄膜トランジスタ及びそのアレイInfo
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- JP2000022156A JP2000022156A JP18424598A JP18424598A JP2000022156A JP 2000022156 A JP2000022156 A JP 2000022156A JP 18424598 A JP18424598 A JP 18424598A JP 18424598 A JP18424598 A JP 18424598A JP 2000022156 A JP2000022156 A JP 2000022156A
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Abstract
(57)【要約】
【課題】 露光誤差等に起因する寄生容量の変動を低減
すること。 【解決手段】 ソース電極９及びドレイン電極１０はそ
れぞれ、半導体層７と平面的に重なる領域に平面がＴ字
形状を成す部分９１，１０１を備えている。ゲート電極
５は、基部パターン５１と先端パターン５３を細幅の連
結部５２を介して接続し、この連結部５２の両側に所定
幅の溝部５４を形成した平面形状としている。ソース電
極９及びドレイン電極１０は、Ｔ字の横棒部分９２，１
０２が連結部５２を挟んで互いに向かい合うように、か
つＴ字の縦棒部分９３，１０３がゲート電極５と平面的
に重ならないように溝部５４に対応して配置して薄膜ト
ランジスタを構成した。
すること。 【解決手段】 ソース電極９及びドレイン電極１０はそ
れぞれ、半導体層７と平面的に重なる領域に平面がＴ字
形状を成す部分９１，１０１を備えている。ゲート電極
５は、基部パターン５１と先端パターン５３を細幅の連
結部５２を介して接続し、この連結部５２の両側に所定
幅の溝部５４を形成した平面形状としている。ソース電
極９及びドレイン電極１０は、Ｔ字の横棒部分９２，１
０２が連結部５２を挟んで互いに向かい合うように、か
つＴ字の縦棒部分９３，１０３がゲート電極５と平面的
に重ならないように溝部５４に対応して配置して薄膜ト
ランジスタを構成した。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ及
びそのアレイに関する。
びそのアレイに関する。
【０００２】
【従来の技術】液晶表示装置等に用いる薄膜トランジス
タアレイは、その薄膜トランジスタとして、図４に概略
的な平面図を示すように、対向配置したソース電極Ｓ及
びドレイン電極Ｄにチャンネル領域を形成する半導体層
ＳＣを接続し、ソース電極Ｓ及びドレイン電極Ｄと平面
的な重なりを持つように半導体層ＳＣの上もしくは下に
絶縁層を介して配置したゲート電極Ｇを備えた構造のも
のを複数配列して構成している。
タアレイは、その薄膜トランジスタとして、図４に概略
的な平面図を示すように、対向配置したソース電極Ｓ及
びドレイン電極Ｄにチャンネル領域を形成する半導体層
ＳＣを接続し、ソース電極Ｓ及びドレイン電極Ｄと平面
的な重なりを持つように半導体層ＳＣの上もしくは下に
絶縁層を介して配置したゲート電極Ｇを備えた構造のも
のを複数配列して構成している。
【０００３】液晶表示装置等に用いる薄膜トランジスタ
アレイは、その平面寸法が大型になると、各種の薄膜を
パターニングするためのフォトリソ工程において、１つ
の画面をいくつかに分割して露光する分割露光が行われ
ることが多い。分割露光を行うと、マスクパターンのズ
レ等に起因する製作精度の誤差によってソース電極Ｄ，
ドレイン電極Ｄがゲート電極Ｇと平面的に重なる部分
（図４にハッチングで示す）の面積が変動しやすい。こ
のような電極の重なり領域の変動によって、トランジス
タの寄生容量が変化し、それによって表示品位が低下す
ることがある。トランジスタの寄生容量による影響を低
減するためには、補助容量の増大を図ることも有効であ
るが、補助容量を増大させると一般に開口率の低下を招
きやすい。
アレイは、その平面寸法が大型になると、各種の薄膜を
パターニングするためのフォトリソ工程において、１つ
の画面をいくつかに分割して露光する分割露光が行われ
ることが多い。分割露光を行うと、マスクパターンのズ
レ等に起因する製作精度の誤差によってソース電極Ｄ，
ドレイン電極Ｄがゲート電極Ｇと平面的に重なる部分
（図４にハッチングで示す）の面積が変動しやすい。こ
のような電極の重なり領域の変動によって、トランジス
タの寄生容量が変化し、それによって表示品位が低下す
ることがある。トランジスタの寄生容量による影響を低
減するためには、補助容量の増大を図ることも有効であ
るが、補助容量を増大させると一般に開口率の低下を招
きやすい。
【０００４】
【発明が解決しようとする課題】本発明は上記の点を考
慮し、薄膜トランジスタにおいて、露光誤差等に起因す
る電極の平面的な重なり領域（寄生容量）の変動を低減
することを課題とする。また、表示品位の良好な液晶表
示装置に好適な薄膜トランジスタアレイを提供すること
を課題とする。
慮し、薄膜トランジスタにおいて、露光誤差等に起因す
る電極の平面的な重なり領域（寄生容量）の変動を低減
することを課題とする。また、表示品位の良好な液晶表
示装置に好適な薄膜トランジスタアレイを提供すること
を課題とする。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タは、チャンネル領域を形成する半導体層と、該半導体
層を介在して対向配置したソース電極及びドレイン電極
と、前記ソース電極及びドレイン電極と平面的な重なり
を持つように前記半導体層の上もしくは下に絶縁層を介
して配置したゲート電極を備える薄膜トランジスタにお
いて、前記ソース及びドレイン電極はそれぞれ、前記半
導体層と平面的に重なる領域に平面がＴ字形状を成す部
分を備えて構成し、前記ゲート電極は、基部パターンと
先端パターンを細幅の連結部を介して接続し、この連結
部の両側に所定幅の溝部を形成した平面形状で構成し、
前記ソース及びドレイン電極は、Ｔ字の横棒部分が前記
連結部を挟んで互いに向かい合うように、かつＴ字の縦
棒部分が前記ゲート電極と平面的に重ならないように前
記溝部に対応して配置したことを特徴とする。
タは、チャンネル領域を形成する半導体層と、該半導体
層を介在して対向配置したソース電極及びドレイン電極
と、前記ソース電極及びドレイン電極と平面的な重なり
を持つように前記半導体層の上もしくは下に絶縁層を介
して配置したゲート電極を備える薄膜トランジスタにお
いて、前記ソース及びドレイン電極はそれぞれ、前記半
導体層と平面的に重なる領域に平面がＴ字形状を成す部
分を備えて構成し、前記ゲート電極は、基部パターンと
先端パターンを細幅の連結部を介して接続し、この連結
部の両側に所定幅の溝部を形成した平面形状で構成し、
前記ソース及びドレイン電極は、Ｔ字の横棒部分が前記
連結部を挟んで互いに向かい合うように、かつＴ字の縦
棒部分が前記ゲート電極と平面的に重ならないように前
記溝部に対応して配置したことを特徴とする。
【０００６】本発明の薄膜トランジスタアレイは、チャ
ンネル領域を形成する半導体層と、該半導体層を介在し
て対向配置したソース電極及びドレイン電極と、前記ソ
ース電極及びドレイン電極と平面的な重なりを持つよう
に前記半導体層の上もしくは下に絶縁層を介して配置し
たゲート電極とを備える薄膜トランジスタを基板上にマ
トリックス状に配列した薄膜トランジスタアレイにおい
て、前記ソース及びドレイン電極はそれぞれ、前記半導
体層と平面的に重なる領域に平面がＴ字形状を成す部分
を備えて構成し、前記ゲート電極は、基部パターンと先
端パターンを細幅の連結部を介して接続し、この連結部
の両側に所定幅の溝部を形成した平面形状で構成し、前
記ソース及びドレイン電極は、Ｔ字の横棒部分が前記連
結部を挟んで互いに向かい合うように、かつＴ字の縦棒
部分が前記ゲート電極と平面的に重ならないように前記
溝部に対応して配置したことを特徴とする。
ンネル領域を形成する半導体層と、該半導体層を介在し
て対向配置したソース電極及びドレイン電極と、前記ソ
ース電極及びドレイン電極と平面的な重なりを持つよう
に前記半導体層の上もしくは下に絶縁層を介して配置し
たゲート電極とを備える薄膜トランジスタを基板上にマ
トリックス状に配列した薄膜トランジスタアレイにおい
て、前記ソース及びドレイン電極はそれぞれ、前記半導
体層と平面的に重なる領域に平面がＴ字形状を成す部分
を備えて構成し、前記ゲート電極は、基部パターンと先
端パターンを細幅の連結部を介して接続し、この連結部
の両側に所定幅の溝部を形成した平面形状で構成し、前
記ソース及びドレイン電極は、Ｔ字の横棒部分が前記連
結部を挟んで互いに向かい合うように、かつＴ字の縦棒
部分が前記ゲート電極と平面的に重ならないように前記
溝部に対応して配置したことを特徴とする。
【０００７】
【発明の実施の形態】以下本発明の実施例を逆スタガ型
の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）
をマトリックス状に配列した薄膜トランジスタアレイを
例にとって図面を参照して説明する。図１は本発明の実
施例に係わる薄膜トランジスタアレイ１の概略的な平面
図、図２は図１の要部（薄膜トランジスタ２）の断面
図、図３は図１の要部（薄膜トランジスタ２のソース電
極、ドレイン電極、ゲート電極）の配置を示す模式的な
平面図である。
の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）
をマトリックス状に配列した薄膜トランジスタアレイを
例にとって図面を参照して説明する。図１は本発明の実
施例に係わる薄膜トランジスタアレイ１の概略的な平面
図、図２は図１の要部（薄膜トランジスタ２）の断面
図、図３は図１の要部（薄膜トランジスタ２のソース電
極、ドレイン電極、ゲート電極）の配置を示す模式的な
平面図である。
【０００８】薄膜トランジスタアレイ１は、無アルカリ
ガラスなどの透明基板３の上に、左右方向の複数のゲー
ト配線４、並びに このゲート配線４に接続したゲート
電極５を形成している。前記ゲート電極５の上には、ゲ
ート絶縁層（ＳｉＮｘ等）６を介してＴＦＴアイランド
７を形成している。ＴＦＴアイランド７は、後述するソ
ース電極９やドレイン電極１０に接続されてチャンネル
領域を形成する半導体層としてのａ−Ｓｉ層７１やオ−
ミックコンタクト用のｎ+ａ−Ｓｉ層７２などの薄膜層
を備えている。ＴＦＴアイランド７の形成後、ゲート配
線４と直交する方向のソース配線８、これに接続したソ
ース電極９，並びにドレイン電極１０が形成される。前
記電極５，９，１０並びに配線４，８は、Ｃｒ，Ｍｏ−
Ｔａ，Ｔａ−Ａｌなどの金属が選択的に使用される。
ガラスなどの透明基板３の上に、左右方向の複数のゲー
ト配線４、並びに このゲート配線４に接続したゲート
電極５を形成している。前記ゲート電極５の上には、ゲ
ート絶縁層（ＳｉＮｘ等）６を介してＴＦＴアイランド
７を形成している。ＴＦＴアイランド７は、後述するソ
ース電極９やドレイン電極１０に接続されてチャンネル
領域を形成する半導体層としてのａ−Ｓｉ層７１やオ−
ミックコンタクト用のｎ+ａ−Ｓｉ層７２などの薄膜層
を備えている。ＴＦＴアイランド７の形成後、ゲート配
線４と直交する方向のソース配線８、これに接続したソ
ース電極９，並びにドレイン電極１０が形成される。前
記電極５，９，１０並びに配線４，８は、Ｃｒ，Ｍｏ−
Ｔａ，Ｔａ−Ａｌなどの金属が選択的に使用される。
【０００９】ＴＦＴアイランド７、ソース電極９、ドレ
イン電極１０などの上面は、保護膜（ＳｉＮｘ等）１１
によって覆っている。この保護膜１１に前記ドレイン電
極１０に至るコンタクトホール１２を形成した後、ＩＴ
Ｏ等の透明な画素電極１３を薄膜トランジスタ２に隣接
して形成している。
イン電極１０などの上面は、保護膜（ＳｉＮｘ等）１１
によって覆っている。この保護膜１１に前記ドレイン電
極１０に至るコンタクトホール１２を形成した後、ＩＴ
Ｏ等の透明な画素電極１３を薄膜トランジスタ２に隣接
して形成している。
【００１０】前記ゲート電極５は、図３にその平面的な
パターンをソース電極９及びドレイン電極１０とともに
示すように、ゲート配線４に接続した基部パターン５１
と、この基部パターン５１に細幅の連結部５２を介して
接続した先端パターン５３を備えた平面形状を成してい
る。前記連結部５２の両側には、所定の幅Ｗ１と深さＤ
１の溝部５４，５４が形成されている。
パターンをソース電極９及びドレイン電極１０とともに
示すように、ゲート配線４に接続した基部パターン５１
と、この基部パターン５１に細幅の連結部５２を介して
接続した先端パターン５３を備えた平面形状を成してい
る。前記連結部５２の両側には、所定の幅Ｗ１と深さＤ
１の溝部５４，５４が形成されている。
【００１１】対向配置されてｎ+ａ−Ｓｉ層７２を介し
てａ−Ｓｉ層７１に接続されたソース電極９とドレイン
電極１０はそれぞれ、図３に示すように、ＴＦＴアイラ
ンド７（半導体層）と平面的に重なる領域に、平面がＴ
字形状を成す部分９１，１０１を備えている。そして、
前記ソース電極９及びドレイン電極１０は、Ｔ字形状９
１，１０１の横棒部分９２，１０２のそれぞれが、ゲー
ト電極５の連結部５２を挟んで互いに向かい合うように
配置しているとともに、Ｔ字形状９１，１０１の縦棒部
分９３，１０３が前記ゲート電極５と平面的に重ならな
いように前記溝部５４に対応した位置に配置している。
すなわち、Ｔ字形状９１，１０１の横棒部分９２，１０
２の長さＷ２を溝５４の幅Ｗ１よりも十分長くなるよう
に形成し、Ｔ字形状９１，１０１の横棒部分９２，１０
２の幅Ｄ２を溝５４の深さＤ１よりも若干短く形成し、
Ｔ字形状９１，１０１の縦棒部分９３，１０３の幅Ｗ３
を溝５４の幅Ｗ１よりも若干短くなるように形成してい
る。
てａ−Ｓｉ層７１に接続されたソース電極９とドレイン
電極１０はそれぞれ、図３に示すように、ＴＦＴアイラ
ンド７（半導体層）と平面的に重なる領域に、平面がＴ
字形状を成す部分９１，１０１を備えている。そして、
前記ソース電極９及びドレイン電極１０は、Ｔ字形状９
１，１０１の横棒部分９２，１０２のそれぞれが、ゲー
ト電極５の連結部５２を挟んで互いに向かい合うように
配置しているとともに、Ｔ字形状９１，１０１の縦棒部
分９３，１０３が前記ゲート電極５と平面的に重ならな
いように前記溝部５４に対応した位置に配置している。
すなわち、Ｔ字形状９１，１０１の横棒部分９２，１０
２の長さＷ２を溝５４の幅Ｗ１よりも十分長くなるよう
に形成し、Ｔ字形状９１，１０１の横棒部分９２，１０
２の幅Ｄ２を溝５４の深さＤ１よりも若干短く形成し、
Ｔ字形状９１，１０１の縦棒部分９３，１０３の幅Ｗ３
を溝５４の幅Ｗ１よりも若干短くなるように形成してい
る。
【００１２】ゲート電極５に上記のような一対の溝部５
４，５４を形成し、ソース電極９，ドレイン電極１０の
各々の平面形状を上記のようなＴ字形状として溝部５
４，５４と対応して配置したので、各電極の形成に際し
て、分割露光など起因して上下、左右に精度上の若干の
ズレが生じたとしても、ソース電極９並びにドレイン電
極１０とゲート電極５の平面的な重なり寸法に変化が殆
ど生じない。それにともない、薄膜トランジスタ２の寄
生容量の変動も殆ど生じないので、この薄膜トランジス
タアレイ１を液晶表示装置の一方の基板に組み込んで表
示装置を構成する場合、寄生容量に起因する表示ムラの
発生を防止して表示品位の良い液晶表示装置を提供する
ことができる。また、補助容量の増加も必要としないの
で、開口率を高く保つことができる。
４，５４を形成し、ソース電極９，ドレイン電極１０の
各々の平面形状を上記のようなＴ字形状として溝部５
４，５４と対応して配置したので、各電極の形成に際し
て、分割露光など起因して上下、左右に精度上の若干の
ズレが生じたとしても、ソース電極９並びにドレイン電
極１０とゲート電極５の平面的な重なり寸法に変化が殆
ど生じない。それにともない、薄膜トランジスタ２の寄
生容量の変動も殆ど生じないので、この薄膜トランジス
タアレイ１を液晶表示装置の一方の基板に組み込んで表
示装置を構成する場合、寄生容量に起因する表示ムラの
発生を防止して表示品位の良い液晶表示装置を提供する
ことができる。また、補助容量の増加も必要としないの
で、開口率を高く保つことができる。
【００１３】尚、上記実施例は、ゲート電極５の上にゲ
ート絶縁膜６を介してＴＦＴアイランド７を配置した逆
スタガ型を例にとって説明したが、本発明は、ＴＦＴア
イランドの上にゲート絶縁膜を介してゲート電極を配置
する正スタガ型のＴＦＴにも適用することができる。
ート絶縁膜６を介してＴＦＴアイランド７を配置した逆
スタガ型を例にとって説明したが、本発明は、ＴＦＴア
イランドの上にゲート絶縁膜を介してゲート電極を配置
する正スタガ型のＴＦＴにも適用することができる。
【００１４】
【発明の効果】以上のように本発明によれば、電極の形
成に際して、上下、左右に精度上の若干のズレが生じた
としても、ソース並びにドレイン電極とゲート電極の平
面的な重なり寸法に変化が殆ど生じないので、薄膜トラ
ンジスタの寄生容量の変動を抑制することができる。そ
の結果、この薄膜トランジスタアレイを液晶表示装置の
一方の基板に組み込んで表示装置を構成する場合、寄生
容量に起因する表示ムラの発生を防止して表示品位の良
い液晶表示装置を提供することができる。
成に際して、上下、左右に精度上の若干のズレが生じた
としても、ソース並びにドレイン電極とゲート電極の平
面的な重なり寸法に変化が殆ど生じないので、薄膜トラ
ンジスタの寄生容量の変動を抑制することができる。そ
の結果、この薄膜トランジスタアレイを液晶表示装置の
一方の基板に組み込んで表示装置を構成する場合、寄生
容量に起因する表示ムラの発生を防止して表示品位の良
い液晶表示装置を提供することができる。
【図１】本発明の実施例に係わる薄膜トランジスタアレ
イの概略的な平面図である。
イの概略的な平面図である。
【図２】図１の要部（薄膜トランジスタ）の断面図であ
る。
る。
【図３】図１の要部（薄膜トランジスタ）の概略的な平
面図である。
面図である。
【図４】従来の薄膜トランジスタの概略的な平面図であ
る。
る。
１ 薄膜トランジスタアレイ ２ 薄膜トランジスタ ４ ゲート配線 ５ ゲート電極 ６ ゲート絶縁膜 ７ ＴＦＴアイランド ８ ソース配線 ９ ソース電極 １０ ドレイン電極 １３ 画素電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JB02 JB13 JB23 JB32 JB54 JB56 JB63 JB69 KA05 KA07 KA12 KA16 KA18 KB05 KB14 KB24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA37 MA41 NA01 NA24 NA25 NA27 NA29 PA06 QA07
Claims (2)
- 【請求項１】 チャンネル領域を形成する半導体層と、
該半導体層を介在して対向配置したソース電極及びドレ
イン電極と、前記ソース電極及びドレイン電極と平面的
な重なりを持つように前記半導体層の上もしくは下に絶
縁層を介して配置したゲート電極を備える薄膜トランジ
スタにおいて、前記ソース及びドレイン電極はそれぞ
れ、前記半導体層と平面的に重なる領域に平面がＴ字形
状を成す部分を備えて構成し、前記ゲート電極は、基部
パターンと先端パターンを細幅の連結部を介して接続
し、この連結部の両側に所定幅の溝部を形成した平面形
状で構成し、前記ソース及びドレイン電極は、Ｔ字の横
棒部分が前記連結部を挟んで互いに向かい合うように、
かつＴ字の縦棒部分が前記ゲート電極と平面的に重なら
ないように前記溝部に対応して配置したことを特徴とす
る薄膜トランジスタ。 - 【請求項２】 チャンネル領域を形成する半導体層と、
該半導体層を介在して対向配置したソース電極及びドレ
イン電極と、前記ソース電極及びドレイン電極と平面的
な重なりを持つように前記半導体層の上もしくは下に絶
縁層を介して配置したゲート電極とを備える薄膜トラン
ジスタを基板上にマトリックス状に配列した薄膜トラン
ジスタアレイにおいて、前記ソース及びドレイン電極は
それぞれ、前記半導体層と平面的に重なる領域に平面が
Ｔ字形状を成す部分を備えて構成し、前記ゲート電極
は、基部パターンと先端パターンを細幅の連結部を介し
て接続し、この連結部の両側に所定幅の溝部を形成した
平面形状で構成し、前記ソース及びドレイン電極は、Ｔ
字の横棒部分が前記連結部を挟んで互いに向かい合うよ
うに、かつＴ字の縦棒部分が前記ゲート電極と平面的に
重ならないように前記溝部に対応して配置したことを特
徴とする薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424598A JP2000022156A (ja) | 1998-06-30 | 1998-06-30 | 薄膜トランジスタ及びそのアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424598A JP2000022156A (ja) | 1998-06-30 | 1998-06-30 | 薄膜トランジスタ及びそのアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022156A true JP2000022156A (ja) | 2000-01-21 |
Family
ID=16149934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18424598A Pending JP2000022156A (ja) | 1998-06-30 | 1998-06-30 | 薄膜トランジスタ及びそのアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022156A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247704A (ja) * | 2002-08-30 | 2004-09-02 | Sharp Corp | Ｔｆｔアレイ基板、液晶表示装置、ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法、並びに電子装置 |
| JP2006245557A (ja) * | 2005-02-03 | 2006-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置、電子機器および半導体装置の作製方法 |
| US7312111B2 (en) * | 2000-12-27 | 2007-12-25 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display panel |
| CN100373251C (zh) * | 2004-06-25 | 2008-03-05 | Lg.菲利浦Lcd株式会社 | 液晶显示器件的薄膜晶体管及其制造方法 |
| JP2009086118A (ja) * | 2007-09-28 | 2009-04-23 | Epson Imaging Devices Corp | 液晶表示装置及び電子機器 |
| CN100510918C (zh) * | 2006-04-12 | 2009-07-08 | 中华映管股份有限公司 | 像素结构及其液晶显示面板 |
| USRE42283E1 (en) * | 2001-10-03 | 2011-04-12 | Chunghwa Picture Tubes, Ltd. | LCD and method of improving the brilliance of the same |
| KR101294693B1 (ko) * | 2006-10-18 | 2013-08-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 |
-
1998
- 1998-06-30 JP JP18424598A patent/JP2000022156A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312111B2 (en) * | 2000-12-27 | 2007-12-25 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display panel |
| US7687835B2 (en) * | 2000-12-27 | 2010-03-30 | Lg Display Co., Ltd. | Liquid crystal display panel |
| USRE42283E1 (en) * | 2001-10-03 | 2011-04-12 | Chunghwa Picture Tubes, Ltd. | LCD and method of improving the brilliance of the same |
| JP2004247704A (ja) * | 2002-08-30 | 2004-09-02 | Sharp Corp | Ｔｆｔアレイ基板、液晶表示装置、ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法、並びに電子装置 |
| JP4615197B2 (ja) * | 2002-08-30 | 2011-01-19 | シャープ株式会社 | Ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法 |
| CN100373251C (zh) * | 2004-06-25 | 2008-03-05 | Lg.菲利浦Lcd株式会社 | 液晶显示器件的薄膜晶体管及其制造方法 |
| JP2006245557A (ja) * | 2005-02-03 | 2006-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置、電子機器および半導体装置の作製方法 |
| CN100510918C (zh) * | 2006-04-12 | 2009-07-08 | 中华映管股份有限公司 | 像素结构及其液晶显示面板 |
| KR101294693B1 (ko) * | 2006-10-18 | 2013-08-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 |
| JP2009086118A (ja) * | 2007-09-28 | 2009-04-23 | Epson Imaging Devices Corp | 液晶表示装置及び電子機器 |
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