KR101748701B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 박막 트랜지스터 및 그 제조방법은 게이트절연층 내에 유전율이 높은 비정질 실리콘층을 삽입하여 온-커런트(on current)를 향상시키는 동시에 게이트절연층의 두께를 감소시켜 투과율을 향상시키는 것을 특징으로 한다.
이러한 본 발명은 온-커런트를 향상시킴에 따라 충전(charging) 특성이 향상되는 등 박막 트랜지스터의 성능이 향상되는 효과를 제공한다.

Description

박막 트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 온-커런트를 증가시켜 전기적 특성을 향상시킨 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
이를 위해, 상기 액정표시장치에는 화소들이 매트릭스 형태로 배열되는 액정패널과 상기 화소들을 구동하기 위한 구동회로부가 구비된다.
상기 액정패널은 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
일반적으로 상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정패널에 대해서 상세히 설명한다.
도 1은 일반적인 액정패널의 구조를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정패널은 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
한편, 일반적인 박막 트랜지스터의 구조를 도 2를 참조하여 보면, 어레이 기판(10) 위에 게이트전극(21)이 형성되고, 그 위에 질화 규소(silicon nitride)로 이루어진 게이트절연층(15a)이 형성된다.
그리고, 상기 게이트절연층(15a) 위에 비정질 실리콘으로 이루어진 액티브층(24)이 형성되며, 그 위에 오믹-콘택층(ohmic contact layer)(25n)을 통해 상기 액티브층(24)과 전기적으로 접속하는 소오스전극(22) 및 드레인전극(23)이 형성되게 된다.
상기 액티브층(24)과 소오스전극(22) 및 드레인전극(23)이 형성된 어레이 기판(10) 위에 보호층(15b) 형성되고, 그 위에 상기 드레인전극(23)과 전기적으로 접속하는 화소전극(18)이 형성되게 된다.
이와 같이 구성된 박막 트랜지스터는 게이트전극(21)에 전압이 인가되면, 액티브층(24)의 채널부에 채널이 형성되어 상기 소오스전극(22)과 드레인전극(23) 사이의 전압에 따라 상기 액티브층(24)을 통해 화소전극(18)으로 신호가 인가되게 된다.
상기 비정질 실리콘 박막 트랜지스터는 제조비용이 저렴하고 저온에서 제작이 가능한 이점이 있지만, 비정질 실리콘이라는 물질 자체의 특성으로 인해 온-커런트(on current)가 낮다는 한계를 가지고 있다. 즉, 비정질 실리콘은 결정체가 무질서하고 댕글링 본드(dangling bond)에 의한 결함 상태(defect state)가 존재하기 때문에 흐를 수 있는 전류가 낮다.
이는 현재 액정패널의 고정세화 및 대형화에 있어, 박막 트랜지스터의 성능 한계로 라인 딜레이(line delay)가 발생하는 요인이 되고 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 온-커런트를 향상시킨 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 게이트절연층의 두께를 감소시켜 투과율을 향상시킨 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터는 기판 위에 형성된 게이트전극과, 상기 게이트전극이 형성된 기판 위에 형성된 제 1 게이트절연층 및 상기 제 1 게이트절연층이 형성된 상기 게이트전극 상부에 비정질 실리콘 박막으로 형성된 실리콘층을 포함하여 구성될 수 있다. 또한, 본 발명의 박막 트랜지스터는 상기 실리콘층이 형성된 기판 위에 형성된 제 2 게이트절연층 및 상기 제 2 게이트절연층이 형성된 상기 실리콘층 상부에 형성된 액티브층과 소오스/드레인전극 및 화소전극을 포함할 수 있다.
본 발명의 박막 트랜지스터의 제조방법은 기판 위에 게이트전극을 형성하는 단계와, 상기 게이트전극이 형성된 기판 위에 제 1 게이트절연층을 형성하는 단계 및 상기 제 1 게이트절연층이 형성된 상기 게이트전극 상부에 비정질 실리콘 박막으로 실리콘층을 형성하는 단계를 포함하여 구성될 수 있다. 또한, 본 발명의 박막 트랜지스터의 제조방법은 상기 실리콘층이 형성된 기판 위에 제 2 게이트절연층을 형성하는 단계 및 상기 제 2 게이트절연층이 형성된 상기 실리콘층 상부에 액티브층과 소오스/드레인전극 및 화소전극을 형성하는 단계를 포함할 수 있다.
이때, 상기 게이트전극과 제 1 게이트절연층 및 실리콘층은 동일한 마스크공정을 통해 형성하는 것을 특징으로 한다.
이때, 상기 제 1 게이트절연층과 실리콘층은 상기 게이트전극과 실질적으로 동일한 형태로 형성하는 것을 특징으로 한다.
상기 제 1 게이트절연층은 상기 기판 전면에 형성하는 것을 특징으로 한다.
상기 실리콘층은 그 폭이 하부의 게이트전극보다 돌출하도록 형성하는 것을 특징으로 한다.
상기 실리콘층은 상기 게이트전극보다 좁은 폭을 가지도록 형성하는 것을 특징으로 한다.
상기 실리콘층은 500Å ~ 2000Å의 두께로 형성하는 것을 특징으로 한다.
상기 제 1 게이트절연층과 제 2 게이트절연층은 질화 규소와 같은 절연물질로 이루어질 수 있으며, 그 사이에 상기 실리콘층이 삽입됨에 따라 2000Å ~ 3500Å의 두께로 형성하는 것을 특징으로 한다.
상기 액티브층은 하부 게이트전극의 폭보다 좁은 아일랜드 형태로 형성하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 게이트절연층 내에 유전율이 높은 비정질 실리콘층을 삽입하여 온-커런트를 향상시킴에 따라 충전(charging) 특성이 향상되는 등 박막 트랜지스터의 성능이 향상되는 효과를 제공한다.
본 발명에 따른 박막 트랜지스터 및 그 제조방법은 박막 트랜지스터의 충전특성의 향상으로 스토리지 커패시터의 면적을 감소시킬 수 있게 된다. 그 결과 액정패널의 대형화 및 고정세화에 대응할 수 있는 효과를 제공한다.
본 발명에 따른 박막 트랜지스터 및 그 제조방법은 기존 박막 트랜지스터에 비해 게이트절연층의 두께를 감소시킬 수 있어 액정패널의 투과율이 향상되는 효과를 제공한다.
도 1은 일반적인 액정패널의 구조를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 5a 내지 도 5f는 상기 도 4에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 6a 및 도 6b는 상기 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프.
도 7은 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 8a 내지 도 8e는 상기 도 7에 도시된 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 9a 및 도 9b는 상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 트랜스퍼 특성을 보여주는 그래프.
이하, 첨부한 도면을 참조하여 본 발명에 따른 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 소정의 기판(110) 위에 형성된 게이트전극(121), 상기 게이트전극(121) 위에 형성된 게이트절연층(115a', 115a"), 상기 게이트절연층(115a', 115a") 위에 비정질 실리콘으로 이루어진 액티브층(124), 상기 액티브층(124)의 소오스/드레인영역 위에 형성된 오믹-콘택층(125n) 및 상기 오믹-콘택층(125n)을 통해 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)으로 이루어져 있다.
그리고, 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 상기 소오스/드레인전극(122, 123)이 형성된 기판(110) 위에 형성된 보호층(115b) 및 상기 보호층(115b)에 형성된 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 포함한다.
이때, 도면에는 도시하지 않았지만, 상기 게이트전극(121)은 소정의 게이트라인에 연결되고 상기 소오스전극(122)의 일부는 일 방향으로 연장되어 데이터라인에 연결되며, 상기 게이트라인과 데이터라인은 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하게 된다.
여기서, 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 상기 게이트절연층(115a', 115a") 내에 유전율이 높은 비정질 실리콘으로 이루어진 실리콘층(120)을 삽입함으로써 기존에 비해 온-커런트(on current)를 향상시킬 수 있으며, 상기 실리콘층(120)의 삽입으로 게이트절연층(115a', 115a")의 두께를 감소시킬 수 있어 투과율을 향상시킬 수 있게 된다.
이때, 상기 게이트절연층(115a', 115a")은 1차로 상기 게이트전극(121) 위에 형성된 제 1 게이트절연층(115a')과 상기 실리콘층(120) 위에 2차로 형성된 제 2 게이트절연층(115a")으로 이루어지며, 상기 제 1 게이트절연층(115a')과 제 2 게이트절연층(115a") 사이에 예를 들어, 500Å ~ 2000Å의 두께의 상기 실리콘층(120)이 형성되게 된다.
이와 같이 상기 게이트절연층(115a', 115a") 내에 삽입된 상기 실리콘층(120)은 액티브층(124)의 채널 형성을 증가시켜 온-커런트(~ 3㎂이상)를 향상시킴에 따라 충전(charging) 특성이 향상되는 등 박막 트랜지스터의 성능을 향상시킬 수 있게 된다. 또한, 충전특성의 향상으로 박막 트랜지스터 및 스토리지 커패시터의 면적을 감소시킬 수 있게 되며, 그 결과 라인 딜레이가 감소하여 액정패널의 대형화 및 고정세화에 대응할 수 있게 된다.
그리고, 기존 박막 트랜지스터에 비해 게이트절연층(115a', 115a")의 두께를 500Å ~ 2000Å정도 감소시킬 수 있어 액정패널의 투과율이 향상되게 된다.
이때, 도면에는 상기 액티브층(124)이 하부 게이트전극(121)의 폭보다 좁은 아일랜드(island) 형태로 형성된 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층(124)은 게이트전극(121)의 폭보다 넓은 폭을 가지도록 형성할 수 있다.
또한, 상기 본 발명의 제 1 실시예에 따른 실리콘층(120)은 그 폭이 하부의 게이트전극(121)보다 돌출하도록 형성된 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 실리콘층은 게이트전극보다 좁은 폭을 가지도록 형성할 수도 있으며, 이를 다음의 제 2 실시예를 통해 상세히 설명한다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 게이트절연층 내에 삽입된 실리콘층이 게이트전극보다 좁은 폭을 가지도록 형성된 것을 제외하고는 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터와 실질적으로 동일한 구성으로 이루어져 있다.
도면에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 소정의 기판(210) 위에 형성된 게이트전극(221), 상기 게이트전극(221) 위에 형성된 게이트절연층(215a', 215a"), 상기 게이트절연층(215a', 215a") 위에 비정질 실리콘으로 이루어진 액티브층(224), 상기 액티브층(224)의 소오스/드레인영역 위에 형성된 오믹-콘택층(225n) 및 상기 오믹-콘택층(225n)을 통해 상기 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222, 223)으로 이루어져 있다.
그리고, 상기 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 상기 소오스/드레인전극(222, 223)이 형성된 기판(210) 위에 형성된 보호층(215b) 및 상기 보호층(215b)에 형성된 콘택홀을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 포함한다.
전술한 본 발명의 제 1 실시예서와 같이, 상기 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 상기 게이트절연층(215a', 215a") 내에 유전율이 높은 비정질 실리콘으로 이루어진 실리콘층(220)을 삽입함으로써 기존에 비해 온-커런트를 향상시킬 수 있으며, 상기 실리콘층(220)의 삽입으로 게이트절연층(215a', 215a")의 두께를 감소시킬 수 있어 투과율을 향상시킬 수 있게 된다.
이때, 상기 게이트절연층(215a', 215a")은 1차로 상기 게이트전극(221) 위에 형성된 제 1 게이트절연층(215a')과 상기 실리콘층(220) 위에 2차로 형성된 제 2 게이트절연층(215a")으로 이루어지며, 상기 제 1 게이트절연층(215a')과 제 2 게이트절연층(215a") 사이에 예를 들어, 500Å ~ 2000Å의 두께의 상기 실리콘층(220)이 형성되게 된다.
이때, 도면에는 상기 액티브층(224)이 하부 게이트전극(221)의 폭보다 좁은 아일랜드 형태로 형성된 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층(224)은 게이트전극(221)의 폭보다 넓은 폭을 가지도록 형성할 수 있다.
특히, 본 발명의 제 2 실시예에 따른 상기 실리콘층(220)은 하부의 게이트전극(221)보다 좁은 폭을 가지도록 형성되는 것을 특징으로 한다. 이는 상기 본 발명의 제 1 실시예에 따른 실리콘층과 달리 게이트전극 밖으로 돌출되는 부분이 없어 외부 광에 의한 오프-커런트(off current)의 증가를 방지할 수 있게 된다.
이하, 상기와 같이 구성되는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 도면을 참조하여 상세히 설명한다.
도 5a 내지 도 5f는 상기 도 4에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면이다.
도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 게이트전극(221)과 게이트라인(미도시)을 형성한다.
이때, 상기 게이트전극(221)과 게이트라인은 제 1 도전막을 상기 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 몰리브덴 합금(Mo alloy) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다. 일 예로, 상기 게이트전극(221)과 게이트라인은 Cu/MoTi(=2000Å/300Å)의 다층구조로 형성할 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 상기 게이트전극(221)과 게이트라인이 형성된 기판(210) 전면에 제 1 게이트절연층(115a')과 비정질 실리콘 박막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 상기 비정질 실리콘 박막을 선택적으로 제거함으로써 상기 게이트전극(221) 위에 상기 비정질 실리콘 박막으로 이루어진 실리콘층(220)을 형성한다.
이때, 일 예로 상기 실리콘층(220)은 500Å ~ 2000Å의 두께로 하부의 게이트전극(221)보다 좁은 폭을 가지도록 형성할 수 있다.
이후, 공정은 기존의 박막 트랜지스터의 제조공정과 실질적으로 동일하나, 게이트패드부에 홀을 형성할 때 상기 제 1 게이트절연층(115a') 위에 형성된 실리콘층(220)을 고려하여 식각조건을 변경하여야 할 것이다.
도 5c에 도시된 바와 같이, 상기 실리콘층(220)이 형성된 상태에서 그 위에 제 2 게이트절연층(115a")과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 제거함으로써 상기 실리콘층(220) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브층(224)을 형성한다.
이때, 상기 액티브층(224) 위에는 상기 액티브층(224)과 실질적으로 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(225)이 형성되게 된다.
상기 제 1 게이트절연층(115a')과 제 2 게이트절연층(115a")은 질화 규소와 같은 절연물질로 이루어질 수 있으며, 그 사이에 500Å ~ 2000Å의 두께의 실리콘층(220)이 삽입됨에 따라 2000Å ~ 3500Å의 두께로 형성할 수 있다.
다음으로, 도 5d에 도시된 바와 같이, 상기 기판(210) 전면에 제 2 도전막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거함으로써 상기 액티브층(224) 상부에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성한다.
이때, 상기 제 4 마스크공정을 통해 상기 기판(210)의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(미도시)을 형성하게 된다.
이때, 상기 액티브층(224) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브층(224)의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(225n)이 형성되게 된다.
상기 제 2 도전막으로 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴, 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다. 일 예로, 상기 소오스/드레인전극(222, 223)과 데이터라인은 Cu/MoTi(=2000Å/300Å)의 다층구조로 형성할 수 있다.
여기서, 전술한 바와 같이 상기 액티브층(224)과 소오스/드레인전극(222, 223) 및 데이터라인은 2번의 마스크공정을 통해 개별적으로 형성할 수도 있으나, 본 발명이 이에 한정되는 것은 아니며, 하프-톤 마스크 또는 회절마스크를 이용함으로써 한번의 마스크공정(제 3 마스크공정)을 통해 동시에 형성할 수도 있다.
다음으로, 도 5e에 도시된 바와 같이, 상기 기판(210) 전면에 절연물질로 이루어진 보호층(215b)을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 보호층(215b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성한다.
그리고, 도 5f에 도시된 바와 같이, 상기 기판(210) 전면에 제 3 도전막을 증착한 후, 포토리소그래피공정(제 6 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 콘택홀(240)을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.
이때, 상기 제 3 도전막은 화소전극(218)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이후, 이와 같이 제조된 상기 기판(210)과 컬러필터공정을 통해 제조된 컬러필터 기판을 합착하여 액정패널을 제작한다. 이때, 상기 기판(210)과 컬러필터 기판은 컬럼 스페이서에 의해 일정한 셀 갭을 갖도록 대향하여 합착되고, 그 셀 갭에 액정층이 형성되게 된다.
한편, 도 6a 및 도 6b는 상기 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
이때, 상기 도 6a는 암(dark) 상태에서 측정한 박막 트랜지스터의 트랜스퍼 특성을 나타내며, 상기 도 6b는 빛(photo) 조사 상태에서 측정한 박막 트랜지스터의 트랜스퍼 특성을 나타내고 있다.
상기 도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터는 비교예의 박막 트랜지스터에 비해 게이트 전압 10V의 조건에서 온-커런트가 2.49㎂이상으로 20%이상 향상된 것을 알 수 있다.
즉, 비교예의 박막 트랜지스터는 게이트 전압 10V에서 온-커런트가 2.09㎂인데 비해 상기 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터의 온-커런트는 2.49㎂, 3.11㎂로 약 20%, 49%정도 향상된 것을 알 수 있다.
다만, 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 경우에는 실리콘층이 게이트전극 밖으로 돌출 되도록 형성됨에 따라 광에 의한 영향이 증가하여 오프-커런트가 비교적 증가하는 것을 알 수 있다. 즉, 비교예의 박막 트랜지스터는 게이트 전압 -5V에서 오프-커런트가 15.45㎀인데 비해 상기 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터의 오프-커런트는 25765.80㎀, 72.30㎀로 측정되었다.
한편, 상기 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터는 게이트절연층 내에 삽입되는 실리콘층을 개별적인 마스크공정을 통해 형성함에 따라 마스크수가 증가하게 되는데, 이에 게이트전극을 패터닝(patterning)할 때 실리콘층도 동시에 형성함으로써 마스크수를 절감하도록 한 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 도면을 참조하여 상세히 설명한다.
특히, 상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 온-커런트가 5㎂ ~ 6㎂로 상기 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터에 비해 좀더 향상된 것을 특징으로 한다.
도 7은 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 소정의 기판(310) 위에 형성된 게이트전극(321), 상기 게이트전극(321) 위에 형성된 게이트절연층(315a', 315a"), 상기 게이트절연층(315a', 315a") 위에 비정질 실리콘으로 이루어진 액티브층(324), 상기 액티브층(324)의 소오스/드레인영역 위에 형성된 오믹-콘택층(325n) 및 상기 오믹-콘택층(325n)을 통해 상기 액티브층(324)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(322, 323)으로 이루어져 있다.
그리고, 상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 상기 소오스/드레인전극(322, 323)이 형성된 기판(310) 위에 형성된 보호층(315b) 및 상기 보호층(315b)에 형성된 콘택홀을 통해 상기 드레인전극(323)과 전기적으로 접속하는 화소전극(318)을 포함한다.
전술한 본 발명의 제 1, 제 2 실시예서와 같이, 상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 상기 게이트절연층(315a', 315a") 내에 유전율이 높은 비정질 실리콘으로 이루어진 실리콘층(320)을 삽입함으로써 기존에 비해 온-커런트를 향상시킬 수 있으며, 상기 실리콘층(320)의 삽입으로 게이트절연층(315a', 315a")의 두께를 감소시킬 수 있어 투과율을 향상시킬 수 있게 된다.
이때, 상기 게이트절연층(315a', 315a")은 1차로 상기 게이트전극(321) 위에 형성된 제 1 게이트절연층(315a')과 상기 실리콘층(320) 위에 2차로 형성된 제 2 게이트절연층(315a")으로 이루어지며, 상기 제 1 게이트절연층(315a')과 제 2 게이트절연층(315a") 사이에 예를 들어, 500Å ~ 2000Å의 두께의 상기 실리콘층(320)이 형성되게 된다.
이때, 도면에는 상기 액티브층(324)이 하부 게이트전극(321)의 폭보다 좁은 아일랜드 형태로 형성된 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층(324)은 게이트전극(321)의 폭보다 넓은 폭을 가지도록 형성할 수 있다.
특히, 본 발명의 제 3 실시예에 따른 상기 실리콘층(320)은 하부의 게이트전극(321) 및 제 1 게이트절연층(315a')과 실질적으로 동일한 형태로 형성되는 것을 특징으로 한다. 즉, 게이트전극(321) 패터닝 시, 제 1 도전막과 제 1 게이트절연층(315a') 및 비정질 실리콘 박막을 일괄 증착하여 패터닝한 후, 그 위에 제 2 게이트절연층(315a")을 기판(310) 전면에 형성하게 된다.
이와 같이 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 한번의 마스크공정을 통해 상기 게이트전극(321)과 제 1 게이트절연층(315a') 및 실리콘층(320)을 동시에 패터닝할 수 있게 되는데, 이를 다음의 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조공정을 통해 상세히 설명한다.
도 8a 내지 도 8e는 상기 도 7에 도시된 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면이다.
도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(310) 위에 제 1 도전막과 절연막 및 비정질 실리콘 박막을 증착한 후, 포토리소그래피공정(제 1 마스크공정)을 통해 상기 제 1 도전막과 절연막 및 비정질 실리콘 박막을 선택적으로 제거함으로써 상기 기판(310) 위에 각각 상기 제 1 도전막과 절연막 및 비정질 실리콘 박막으로 이루어진 게이트전극(321), 게이트라인(미도시)과 제 1 게이트절연층(315a') 및 실리콘층(320)을 형성한다.
이때, 상기 제 1 도전막은 상기 게이트전극(321)과 게이트라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴, 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다. 일 예로, 상기 게이트전극(321)과 게이트라인은 Cu/MoTi(=2000Å/300Å)의 다층구조로 형성할 수 있다.
또한, 상기 비정질 실리콘 박막은 500Å ~ 2000Å의 두께로 형성할 수 있다.
상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 제 1 마스크공정을 통해 상기 게이트전극(321)과 제 1 게이트절연층(315a') 및 실리콘층(320)을 동시에 패터닝하여 형성함에 따라 마스크수를 절감할 수 있게 된다.
또한, 동일한 마스크공정을 통해 형성함에 따라 상기 게이트전극(321)과 제 1 게이트절연층(315a') 및 실리콘층(320)은 실질적으로 동일한 형태로 패터닝되게 되게 된다. 다만, 상기 게이트전극(321)은 습식각(wet etching)을 이용하여 식각하는 한편, 상기 제 1 게이트절연층(315a')과 실리콘층(320)은 건식각(dry etching)을 이용하여 식각함에 따라 다소 식각되는 정도가 달라 동일한 형태로 패터닝되지 않을 수도 있다.
이후, 공정은 기존의 박막 트랜지스터의 제조공정과 실질적으로 동일하나, 게이트패드부에 홀을 형성할 때 상기 제 1 게이트절연층(315a') 위에 형성된 실리콘층(320)을 고려하여 식각조건을 변경하여야 할 것이다.
다음으로, 도 8b에 도시된 바와 같이, 상기 게이트전극(321), 게이트라인과 제 1 게이트절연층(315a') 및 실리콘층(320)이 형성된 상태에서 그 위에 제 2 게이트절연층(315a")과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 제거함으로써 상기 실리콘층(320) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브층(324)을 형성한다.
이때, 상기 액티브층(324) 위에는 상기 액티브층(324)과 실질적으로 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(325)이 형성되게 된다.
상기 제 1 게이트절연층(315a')과 제 2 게이트절연층(315a")은 질화 규소와 같은 절연물질로 이루어질 수 있으며, 그 사이에 500Å ~ 2000Å의 두께의 실리콘층(320)이 삽입됨에 따라 2000Å ~ 3500Å의 두께로 형성할 수 있다.
다음으로, 도 8c에 도시된 바와 같이, 상기 기판(310) 전면에 제 2 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거함으로써 상기 액티브층(324) 상부에 상기 제 2 도전막으로 이루어진 소오스전극(322)과 드레인전극(323)을 형성한다.
이때, 상기 제 3 마스크공정을 통해 상기 기판(310)의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(미도시)을 형성하게 된다.
이때, 상기 액티브층(324) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브층(324)의 소오스/드레인영역과 상기 소오스/드레인전극(322, 323) 사이를 오믹-콘택시키는 오믹-콘택층(325n)이 형성되게 된다.
상기 제 2 도전막으로 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴, 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다. 일 예로, 상기 소오스/드레인전극(322, 323)과 데이터라인은 Cu/MoTi(=2000Å/300Å)의 다층구조로 형성할 수 있다.
전술한 바와 같이 상기 액티브층(324)과 소오스/드레인전극(322, 323) 및 데이터라인은 2번의 마스크공정을 통해 개별적으로 형성할 수도 있으나, 본 발명이 이에 한정되는 것은 아니며, 하프-톤 마스크 또는 회절마스크를 이용함으로써 한번의 마스크공정(제 2 마스크공정)을 통해 동시에 형성할 수도 있다.
다음으로, 도 8d에 도시된 바와 같이, 상기 기판(310) 전면에 절연물질로 이루어진 보호층(315b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 보호층(315b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(323)의 일부를 노출시키는 콘택홀(340)을 형성한다.
그리고, 도 8e에 도시된 바와 같이, 상기 기판(310) 전면에 제 3 도전막을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 콘택홀(340)을 통해 상기 드레인전극(323)과 전기적으로 접속하는 화소전극(318)을 형성한다.
이때, 상기 제 3 도전막은 화소전극(318)을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이후, 이와 같이 제조된 상기 기판(310)과 컬러필터공정을 통해 제조된 컬러필터 기판을 합착하여 액정패널을 제작한다. 이때, 상기 기판(310)과 컬러필터 기판은 컬럼 스페이서에 의해 일정한 셀 갭을 갖도록 대향하여 합착되고, 그 셀 갭에 액정층이 형성되게 된다.
이와 같이 제조된 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 기존의 박막 트랜지스터뿐만 아니라 상기 본 발명의 제 1, 제 2 실시예에 따른 박막 트랜지스터에 비해 온-커런트가 좀더 향상되게 되는데, 이를 다음의 그래프를 통해 상세히 설명한다.
도 9a 및 도 9b는 상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 트랜스퍼 특성을 보여주는 그래프이다.
이때, 상기 도 9a는 암 상태에서 측정한 박막 트랜지스터의 트랜스퍼 특성을 나타내며, 상기 도 9b는 빛 조사 상태에서 측정한 박막 트랜지스터의 트랜스퍼 특성을 나타내고 있다.
또한, 그래프 내의 no.1, no.2 및 no.3은 측정에 사용된 각각의 샘플 번호를 나타내며, 드레인 전압 1V 및 15V에서 측정한 결과를 나타내고 있다.
상기 도 9a 및 도 9b에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 박막 트랜지스터는 비교예의 박막 트랜지스터에 비해 게이트 전압 10V의 조건에서 온-커런트가 6.84㎂, 5.95㎂, 6.14㎂로 약 3배 이상 향상된 것을 알 수 있다.
또한, 상기 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 오프-커런트는 게이트 전압 -5V에서 107.10㎀, 90.98㎀, 46.62㎀로 측정되었으며, 전하 이동도는 실리콘층의 삽입으로 약간 감소하였음을 알 수 있다.
본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
110~310 : 기판 115a'~315a' : 제 1 게이트절연층
115a"~315a" : 제 2 게이트절연층 118~318 : 화소전극
120~320 : 실리콘층 121~321 : 게이트전극
122~322 : 소오스전극 123~323 : 드레인전극
124~324 : 액티브층 125n~325n : 오믹-콘택층

Claims (15)

  1. 기판 위에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 상기 기판 위에 제 1 게이트절연층을 형성하는 단계;
    상기 제 1 게이트절연층이 형성된 상기 게이트전극 상부에 비정질 실리콘 박막으로 실리콘층을 형성하는 단계;
    상기 실리콘층이 형성된 상기 기판 위에 제 2 게이트절연층을 형성하는 단계; 및
    상기 제 2 게이트절연층이 형성된 상기 실리콘층 상부에 액티브층과 소오스/드레인전극 및 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트전극과, 상기 제 1 게이트절연층 및 상기 실리콘층은 동일한 마스크공정을 통해 형성하는 박막 트랜지스터의 제조방법.
  3. 제 2 항에 있어서, 상기 제 1 게이트절연층과 상기 실리콘층은 상기 게이트전극과 동일한 형태로 형성하는 박막 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 게이트절연층은 상기 기판 전면에 형성하는 박막 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 실리콘층은 상기 게이트전극보다 넓은 폭을 가지도록 형성하는 박막 트랜지스터의 제조방법.
  6. 제 1 항에 있어서, 상기 실리콘층은 상기 게이트전극보다 좁은 폭을 가지도록 형성하는 박막 트랜지스터의 제조방법.
  7. 제 1 항에 있어서, 상기 실리콘층은 500Å ~ 2000Å의 두께로 형성하는 박막 트랜지스터의 제조방법.
  8. 제 1 항에 있어서, 상기 제 1 게이트절연층과 상기 제 2 게이트절연층은 질화 규소로 형성하며, 2000Å ~ 3500Å의 두께로 형성하는 박막 트랜지스터의 제조방법.
  9. 제 1 항에 있어서, 상기 액티브층은 하부 상기 게이트전극의 폭보다 좁은 아일랜드 형태로 형성하는 박막 트랜지스터의 제조방법.
  10. 기판 위에 구비된 게이트전극;
    상기 게이트전극이 구비된 상기 기판 위에 구비된 제 1 게이트절연층;
    상기 제 1 게이트절연층이 구비된 상기 게이트전극 상부에 비정질 실리콘 박막으로 이루어진 실리콘층;
    상기 실리콘층이 구비된 상기 기판 위에 구비된 제 2 게이트절연층; 및
    상기 제 2 게이트절연층이 구비된 상기 실리콘층 상부에 구비된 액티브층과, 소오스/드레인전극 및 화소전극을 포함하는 박막 트랜지스터.
  11. 제 10 항에 있어서, 상기 제 1 게이트절연층과 상기 실리콘층은 상기 게이트전극과 동일한 형태를 가지는 박막 트랜지스터.
  12. 제 10 항에 있어서, 상기 제 1 게이트절연층은 상기 기판 전면에 구비되는 박막 트랜지스터.
  13. 제 10 항에 있어서, 상기 실리콘층은 상기 게이트전극보다 넓은 폭을 가지는 박막 트랜지스터.
  14. 제 10 항에 있어서, 상기 실리콘층은 상기 게이트전극보다 좁은 폭을 가지는 박막 트랜지스터.
  15. 제 10 항에 있어서, 상기 실리콘층은 500Å ~ 2000Å의 두께를 가지는 박막 트랜지스터.
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