KR101658533B1 - 산화물 박막 트랜지스터 및 그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 77
- 239000010410 layer Substances 0.000 claims description 172
- 229920002120 photoresistant polymer Polymers 0.000 claims description 111
- 238000000034 method Methods 0.000 claims description 97
- 239000000758 substrate Substances 0.000 claims description 84
- 239000010408 film Substances 0.000 claims description 83
- 239000011810 insulating material Substances 0.000 claims description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 19
- 229910052760 oxygen Inorganic materials 0.000 claims description 19
- 239000001301 oxygen Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 16
- 238000009832 plasma treatment Methods 0.000 claims description 8
- 238000001764 infiltration Methods 0.000 claims description 5
- 230000008595 infiltration Effects 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 5
- 230000035515 penetration Effects 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims 1
- 239000011521 glass Substances 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 description 21
- 238000000206 photolithography Methods 0.000 description 19
- 238000000059 patterning Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000005361 soda-lime glass Substances 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229960001296 zinc oxide Drugs 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000004925 denaturation Methods 0.000 description 1
- 230000036425 denaturation Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract
본 발명의 산화물 박막 트랜지스터 및 그 제조방법은 산화물 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터에 있어서, 에치 스타퍼(etch stopper) 구조를 채택하여 산화물 반도체의 손상을 방지하고, 상기 에치 스타퍼와 소오스/드레인전극 사이의 오버랩이 제거되도록 자기정렬(self align) 구조를 채택함으로써 소자특성 및 소자의 균일도를 향상시키는 것을 특징으로 한다.
산화물 박막 트랜지스터, 에치 스타퍼, 리프트 오프, 자기정렬
Description
본 발명은 산화물 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 산화물 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
상기의 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성 된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
한편, 전술한 액정표시장치는 가볍고 전력소모가 작아 지금가지 가장 주목받는 디스플레이 소자이지만, 상기 액정표시장치는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 기술적 한계가 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다.
새로운 평판표시장치 중 하나인 유기전계발광소자(Organic Light Emitting Diode; OLED)는 자체발광형이기 때문에 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다.
최근 유기전계발광 디스플레이의 대면적화에 관한 연구가 활발하게 진행되고 있으며, 이를 달성하기 위하여 유기전계발광소자의 구동 트랜지스터로서 정전류 특성을 확보하여 안정된 작동 및 내구성이 확보된 트랜지스터 개발이 요구되고 있다.
전술한 액정표시장치에 사용되는 비정질 실리콘 박막 트랜지스터는 저온 공정에서 제작할 수 있지만 이동도(mobility)가 매우 작고 정전류 테스트(constant current bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘 박막 트랜지스터는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보 가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
이에 산화물 반도체로 액티브층을 형성한 산화물 박막 트랜지스터를 개발하고 있는데, 이때 산화물 반도체를 기존의 바텀 게이트(bottom gate) 구조의 박막 트랜지스터에 적용하는 경우 소오스/드레인전극의 식각공정, 특히 플라즈마를 이용한 건식식각 중에 산화물 반도체가 손상을 받아 변성을 일으키는 문제가 있다.
또한, 상기 백 채널 에치(back channel etch) 구조의 박막 트랜지스터는 대면적화 됨에 따라 백 채널의 식각 균일도가 저하되면서 패널의 균일도 특성도 함께 저하되게 된다.
이를 방지하기 위해 배리어 층(barrier layer)으로 에치 스타퍼(etch stopper)를 액티브층 상부에 추가로 형성할 수 있는데, 이 경우에는 공정 특성상 상기 에치 스타퍼와 소오스/드레인전극 사이의 오버랩(overlap)에 의한 변동이 발생하기 쉽다.
도 2는 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 일반적인 산화물 박막 트랜지스터는 기판(10) 위에 형성된 게이트전극(21), 상기 게이트전극(21) 위에 형성된 게이트절연막(15a), 상기 게이트절연막(15a) 위에 산화물 반도체로 형성된 액티브층(24)과 절연층으로 형성된 에치 스타퍼(25), 상기 액티브층(24)의 소정영역과 전기적으로 접속하는 소오스/드레인전극(22, 23), 상기 소오스/드레인전극(22, 23) 위에 형성된 보호막(15b) 및 상기 드레인전극(23)과 전기적으로 접속하는 화소전극(18)으로 이루어 져 있다.
이와 같이 구성된 상기 에치 스타퍼 구조의 박막 트랜지스터는 반도체층의 두께를 얇게 할 수 있는 한편, 반도체층의 손상이 방지되어 소자특성이 양호하나, 상기 에치 스타퍼와 소오스/드레인전극 사이에 오버랩이 필연적으로 존재하게 된다.
전술한 바와 같이 상기 에치 스타퍼 구조의 박막 트랜지스터는 공정 특성상 상기 에치 스타퍼와 소오스/드레인전극 사이의 오버랩에 의한 변동이 발생하기 쉬어 소자특성 및 균일도가 저하되게 되며, 상기 오버랩의 변동을 고려해야 하기 때문에 단채널(short channel)을 구현하는데 문제가 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 산화물 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 에치 스타퍼 구조를 채택하여 산화물 반도체의 손상을 방지하도록 한 산화물 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 에치 스타퍼 구조에서 에치 스타퍼와 소오스/드레인전극을 자기정렬시켜 상기 에치 스타퍼와 소오스/드레인전극 사이의 오버랩을 제거하도록 한 산화물 박막 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 산화물 박막 트랜지스터의 제조방법은 게이트전극이 형성된 기판 위에 게이트절연막과, 산화물 반도체로 이루어진 산화물 반도체층 및 절연물질로 이루어진 절연층을 형성하는 단계, 제 1 감광막패턴을 마스크로 하여, 산소 플라즈마 처리를 통해 상기 절연층을 선택적으로 식각하여 상기 게이트전극 상부에 상기 절연물질로 이루어진 에치 스타퍼를 형성하는 동시에, 상기 절연층이 식각되어 노출된 산화물 반도체층에 상기 산소 플라즈마 처리를 통해 소오스/드레인영역을 형성하는 단계, 상기 제 1 감광막패턴이 남아있는 상태에서, 상기 기판 전면에 제 2 도전막을 형성하는 동시에, 상기 제 1 감광막패턴에 접촉하는 제 2 도전막과 다른 영역의 제 2 도전막 사이에 스트리퍼의 침투경로를 형성하는 단계, 상기 제 2 도전막이 형성된 상기 기판 위에 제 2 감광막패턴을 형성한 후, 상기 제 2 감광막패턴을 마스크로 상기 산화물 반도체층과 상기 제 2 도전막을 선택적으로 식각하여 상기 게이트전극 상부에 상기 산화물 반도체로 이루어진 액티브층을 형성하는 단계 및 리프트 오프공정을 통해 상기 남아있는 제 1 감광막패턴과 상기 제 2 감광막패턴을 제거하되, 상기 스트리퍼의 침투경로를 통해 스트리퍼가 침투되어 상기 제 1 감광막패턴의 측면에 접촉하는 제 2 도전막이 함께 제거되어 상기 제 2 도전막으로 이루어지며, 상기 에치 스타퍼와 자기정렬을 이루는 소오스/드레인전극을 형성하는 단계를 포함하여 구성될 수 있다.
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본 발명의 산화물 박막 트랜지스터의 다른 제조방법은 하프-톤 마스크 또는 회절마스크를 이용하여 상기 에치 스타퍼와 상기 액티브층을 동시에 형성하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 산화물 박막 트랜지스터 및 그 제조방법은 비정질 산화물 반도체를 액티브층으로 사용함에 따라 균일도가 우수하여 대면적 디스플레이에 적용 가능한 효과를 제공한다.
또한, 본 발명에 따른 산화물 박막 트랜지스터 및 그 제조방법은 에치 스타퍼 구조를 채택하여 산화물 반도체의 손상을 방지함으로써 소자특성을 향상시키는 한편, 상기 에치 스타퍼와 소오스/드레인전극을 자기정렬시켜 상기 에치 스타퍼와 소오스/드레인전극 사이의 오버랩을 제거함으로써 패널 내 소자의 균일도를 향상시키는 효과를 제공한다.
또한, 본 발명에 따른 산화물 박막 트랜지스터 및 그 제조방법은 기존의 에치 스타퍼와 소오스/드레인전극 사이의 오버랩 변동을 고려하지 않아도 됨에 따라 채널 길이를 백 채널 에치 구조의 채널 길이와 동일한 수준, 약 4㎛정도까지 감소시킬 수 있게 된다.
또한, 본 발명에 따른 산화물 박막 트랜지스터의 제조방법은 에치 스타퍼 구조의 박막 트랜지스터를 형성하는데 있어 기존의 6마스크공정으로 제작하던 것을 5마스크공정으로 제작할 수 있게 되어 비용이 절감되는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 산화물 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 산화물 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 구조를 개략적으로 나타내고 있다.
도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 소정의 기판(110) 위에 형성된 게이트전극(121), 상기 게이트전극(121) 위에 형성된 게이트절연막(115a), 상기 게이트절연막(115a) 위에 산화물 반도체로 형성된 액티브층(124)과 절연층으로 형성된 에치 스타퍼(125) 및 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)으로 이루어져 있다.
그리고, 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 상기 소오스/드레인전극(122, 123)이 형성된 기판(110) 위에 형성된 보호층(115b) 및 상기 보호층(115b)에 형성된 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속 하는 화소전극(118)을 포함한다.
이때, 도면에는 도시하지 않았지만, 상기 게이트전극(121)은 소정의 게이트라인에 연결되고 상기 소오스전극(122)의 일부는 일방향으로 연장되어 데이터라인에 연결되며, 상기 게이트라인과 데이터라인은 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하게 된다.
여기서, 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 IGZO, SnO, TiO, ZnO와 같은 산화물 반도체를 이용하여 액티브층(124)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 액정표시장치와 유기전계발광 디스플레이를 포함하는 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 산화물 반도체를 액티브층으로 적용한 산화물 박막 트랜지스터는 높은 이동도를 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.
또한, 상기 산화물 반도체는 넓은 밴드 갭을 가질 수 있어 높은 색순도를 갖는 UV 발광 다이오드(Light Emitting Diode; LED), 백색 LED와 그밖에 다른 부품들을 제작할 수 있으며, 저온에서 공정이 가능하여 가볍고 유연한 제품을 생산할 수 있는 특징을 가지고 있다.
이와 같은 특징을 가진 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 상기 액티브층(124)의 채널영역 위의 상기 소오스전극(122)과 드레인전 극(123) 사이에 상기 에치 스타퍼(125)가 형성되어 있는데, 상기 에치 스타퍼(125)는 후(後)공정의 플라즈마 처리에 의해 채널영역의 캐리어 농도가 변화하는 것을 방지하는 역할을 한다.
또한, 상기 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 상기 에치 스타퍼(125)와 소오스/드레인전극(122, 123) 사이에 오버랩이 제거되도록 자기정렬 구조를 가지는 것을 특징으로 한다. 이와 같이 상기 소오스/드레인전극(122, 123)이 에치 스타퍼(125)와 자기정렬 되어 저스트(just)하게 패터닝 됨에 따라 기존의 에치 스타퍼(125)와 소오스/드레인전극(122, 123) 형성을 위한 공정 마진(margin)의 확보로 채널 길이를 약 4㎛까지 감소시킬 수 있게 되는데, 이를 다음의 산화물 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 4a 내지 도 4e는 상기 도 3에 도시된 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 4a에 도시된 바와 같이, 투명한 절연물질로 이루어진 기판(110) 위에 소정의 게이트전극(121)을 형성한다.
이때, 본 발명의 산화물 박막 트랜지스터에 적용되는 산화물 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판(110)을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판(110)의 사용이 가능하다.
또한, 상기 게이트전극(121)은 제 1 도전막을 상기 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 2가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 4b에 도시된 바와 같이, 상기 게이트전극(121)이 형성된 기판(110) 전면에 게이트절연막(115a)과 산화물 반도체로 이루어진 산화물 반도체층(120) 및 소정의 절연물질로 이루어진 절연층을 형성한다.
이후, 포토리소그래피공정(제 2 마스크공정)을 통해 패터닝된 제 1 감광막패턴(170a)을 마스크로 상기 절연층을 선택적으로 패터닝함으로써 상기 게이트전극(121) 상부에 상기 절연물질로 이루어진 에치 스타퍼(125)를 형성한다.
다음으로, 도 4c에 도시된 바와 같이, 상기 제 1 감광막패턴을 스트립(strip)하지 않은 상태에서 기판(110) 전면에 제 2 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 패터닝된 제 2 감광막패턴을 마스크로 상기 산화물 반도체층(120)과 제 2 도전막을 선택적으로 패터닝함으로써 상기 게이트전극(121) 상부에 상기 산화물 반도체로 이루어진 액티브층(124)을 형성한다.
이후, 리프트 오프(lift off)공정을 통해 상기 남아있는 제 1 감광막패턴과 제 2 감광막패턴을 제거하게 되는데, 이때 상기 제 1 감광막패턴과 접촉하고 있는 제 2 도전막도 함께 제거됨에 따라 상기 에치 스타퍼(125)와 자기정렬을 이루는 소오스/드레인전극(122, 123)이 형성되게 된다.
이하, 상기 본 발명의 제 1 실시예에 따른 제 2, 제 3 마스크공정을 도면을 참조하여 상세히 설명한다.
도 5a 내지 도 5g는 상기 도 4b 및 도 4c에 도시된 본 발명의 제 1 실시예에 따른 제 2, 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 5a에 도시된 바와 같이, 상기 게이트전극(121)이 형성된 기판(110) 전면에 게이트절연막(115a)과 산화물 반도체로 이루어진 산화물 반도체층(120) 및 소정의 절연물질로 이루어진 절연층(115)을 형성한다.
이때, 상기 게이트절연막(115a)과 절연층(115)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있다.
또한, 상기 산화물 반도체층(120)은 비정질 아연 산화물계 반도체와 같은 산화물 반도체로 형성할 수 있다.
이후, 도 5b에 도시된 바와 같이, 포토리소그래피공정(제 2 마스크공정)을 통해 소정의 감광막을 노광, 현상하여 상기 기판(110) 위에 제 1 감광막패턴(170a)을 형성한다.
다음으로, 도 5c에 도시된 바와 같이, 상기 제 1 감광막패턴(170a)을 마스크 로 그 하부의 절연층을 선택적으로 패터닝하여 상기 게이트전극(121) 상부에 상기 절연물질로 이루어진 에치 스타퍼(125)를 형성한다.
이때, 상기 절연층의 식각에는 산소 플라즈마 처리와 같은 건식식각을 이용할 수 있으며, 상기 절연층이 식각되는 동안 그 하부, 특히 액티브층의 백 채널영역은 노출이 완전히 방지되어 노출에 의한 불안정성이 제거되는 동시에 에치 스타퍼(125)의 패터닝에 의한 손상을 방지할 수 있게 된다.
또한, 상기 에치 스타퍼(125)를 형성하기 위해 산소 플라즈마 처리를 통해 상기 절연층을 식각할 때 노출된 산화물 반도체층(120)의 소정영역은 산소 플라즈마에 의해 저항이 감소되어 후술할 소오스/드레인전극과의 콘택영역인 소오스/드레인영역을 형성하게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 에치 스타퍼(125)를 형성한 후 산소 플라즈마와 같은 표면처리 또는 열처리를 통해 노출된 산화물 반도체층(120)의 저항을 감소시켜 콘택영역인 소오스/드레인영역을 형성할 수도 있다.
다음으로, 도 5d에 도시된 바와 같이, 상기 제 1 감광막패턴(170a)을 스트립하지 않은 상태에서 상기 에치 스타퍼(125)가 형성된 기판(110) 전면에 제 2 도전막(130)을 형성한다.
이때, 실질적으로 상기 제 1 감광막패턴(170a)은 폭에 비해 높이가 매우 높기 때문에 후술할 리프트 오프공정시 상기 제 1 감광막패턴(170a)에 접촉하는 제 2 도전막(130)과 다른 영역의 제 2 도전막(130) 사이에는 스트리퍼의 침투경로(A)가 형성되게 된다.
이때, 상기 제 2 도전막(130)은 소오스전극과 드레인전극을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 2 도전막은 인듐-틴-옥사이드, 인듐-징크-옥사이드와 같은 투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 2가지 이상 적층된 다층구조로 형성할 수도 있다.
그리고, 도 5e에 도시된 바와 같이, 포토리소그래피공정(제 3 마스크공정)을 통해 소정의 감광막을 노광, 현상하여 상기 기판(110) 위에 제 2 감광막패턴(170b)을 형성한다.
다음으로, 도 5f에 도시된 바와 같이, 상기 제 2 감광막패턴(170b)을 마스크로 그 하부의 산화물 반도체와 제 2 도전막을 선택적으로 패터닝함으로써 상기 게이트전극(121) 상부에 상기 산화물 반도체로 이루어진 액티브층(124)을 형성하는 한편, 상기 제 2 도전막으로 이루어진 제 2 도전막패턴(130')을 형성한다.
이후, 도 5g에 도시된 바와 같이, 리프트 오프공정을 통해 상기 남아있는 제 1 감광막패턴과 제 2 감광막패턴을 제거하게 되는데, 이때 상기 제 1 감광막패턴과 접촉하고 있는 제 2 도전막도 함께 제거됨에 따라 상기 에치 스타퍼(125)와 자기정렬을 이루며, 상기 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)이 형성되게 된다.
이와 같이 상기 본 발명의 제 1 실시예에 따른 에치 스타퍼(125)와 소오스/드레인전극(122, 123)은 자기정렬 효과에 의해 오버랩이 발생하지 않아 패널 내 소자의 균일도가 향상되게 되는 한편, 기존과 같은 오버랩 변동을 고려하지 않아도 됨에 따라 공정 마진의 확보로 채널 길이를 약 4㎛까지 감소시킬 수 있게 된다.
다음으로, 도 4d에 도시된 바와 같이, 상기 소오스/드레인전극(122, 123)이 형성된 기판(110) 전면에 보호막(115b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(110)에 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성한다.
그리고, 도 4e에 도시된 바와 같이, 상기 보호막(115b)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(110)에 상기 제 3 도전막으로 이루어지며, 상기 콘택홀(140)을 통해 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
이때, 상기 제 3 도전막은 상기 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이와 같이 상기 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터는 에치 스타퍼 구조의 박막 트랜지스터를 형성하는데 있어 기존의 6마스크공정으로 제작하던 것을 5마스크공정으로 제작할 수 있게 되어 비용이 절감되게 된다.
한편, 상기 에치 스타퍼를 형성하기 위한 제 1 감광막패턴을 역 테이퍼(taper)지도록 형성하는 경우에는 상기 에치 스타퍼로 채널을 정의할 수 있어 채널 길이를 노광장비의 한계(약 3.5~2㎛)까지 감소시킬 수 있게 있는데, 이를 다음의 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 통해 상세 히 설명한다.
도 6a 내지 도 6e는 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 투명한 절연물질로 이루어진 기판(210) 위에 소정의 게이트전극(221)을 형성한다.
이때, 본 발명의 산화물 박막 트랜지스터에 적용되는 산화물 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판(210)을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판(210)의 사용이 가능하다.
또한, 상기 게이트전극(221)은 제 1 도전막을 상기 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
다음으로, 도 6b에 도시된 바와 같이, 상기 게이트전극(221)이 형성된 기판(210) 전면에 게이트절연막(215a)과 산화물 반도체로 이루어진 산화물 반도체층(220) 및 소정의 절연물질로 이루어진 절연층을 형성한다.
이후, 포토리소그래피공정(제 2 마스크공정)을 통해 패터닝된 제 1 감광막패턴(270a)을 마스크로 상기 절연층을 선택적으로 패터닝함으로써 상기 게이트전극(221) 상부에 상기 절연물질로 이루어진 에치 스타퍼(225)를 형성한다.
이때, 상기 본 발명의 제 2 실시예에 따른 제 1 감광막패턴(270a)은 예를 들어 역 테이퍼용 감광막을 사용함으로써 도시된 바와 같이 역 테이퍼를 가지는 것을 특징으로 한다.
다음으로, 도 6c에 도시된 바와 같이, 상기 제 1 감광막패턴을 스트립하지 않은 상태에서 기판(210) 전면에 제 2 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 패터닝된 제 2 감광막패턴을 마스크로 상기 산화물 반도체층(220)과 제 2 도전막을 선택적으로 패터닝함으로써 상기 게이트전극(221) 상부에 상기 산화물 반도체로 이루어진 액티브층(224)을 형성하는 한편, 상기 제 2 도전막으로 이루어지며 상기 에치 스타퍼(225)와 자기정렬을 이루는 소오스/드레인전극(122, 123)을 형성하게 된다.
이때, 상기 본 발명의 제 2 실시예에 따른 제 2 감광막패턴은 전술한 제 1 실시예에 따른 제 2 감광막패턴에 비해 채널영역이 패터닝될 필요가 없는데, 이는 상기 제 1 감광막패턴이 역 테이퍼지게 됨에 따라 그 상부에 증착되는 제 2 도전막이 하부의 산화물 반도체층(220) 위에 증착되는 소오스/드레인전극 형성용 제 2 도전막과 자연스럽게 분리되기 때문이다.
이후, 리프트 오프공정을 통해 상기 남아있는 제 1 감광막패턴과 제 2 감광막패턴을 제거하게 되는데, 이때 상기 제 1 감광막패턴 위에 증착된 제 2 도전막도 함께 제거되게 된다.
이하, 상기 본 발명의 제 2 실시예에 따른 제 2, 제 3 마스크공정을 도면을 참조하여 상세히 설명한다.
도 7a 내지 도 7h는 상기 도 6b 및 도 6c에 도시된 본 발명의 제 2 실시예에 따른 제 2, 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 7a에 도시된 바와 같이, 상기 게이트전극(221)이 형성된 기판(210) 전면에 게이트절연막(215a)과 산화물 반도체로 이루어진 산화물 반도체층(220) 및 소정의 절연물질로 이루어진 절연층(215)을 형성한다.
이후, 도 7b에 도시된 바와 같이, 포토리소그래피공정(제 2 마스크공정)을 통해 소정의 감광막을 노광, 현상하여 상기 기판(210) 위에 제 1 감광막패턴(270a)을 형성한다.
이때, 상기 본 발명의 제 2 실시예에 따른 제 1 감광막패턴(270a)은 전술한 바와 같이 역 테이퍼를 가지는 것을 특징으로 한다.
다음으로, 도 7c에 도시된 바와 같이, 상기 제 1 감광막패턴(270a)을 마스크로 그 하부의 절연층을 선택적으로 패터닝하여 상기 게이트전극(221) 상부에 상기 절연물질로 이루어진 에치 스타퍼(225)를 형성한다.
이때, 상기 절연층의 식각에는 산소 플라즈마 처리와 같은 건식식각을 이용할 수 있으며, 상기 절연층이 식각되는 동안 그 하부, 특히 액티브층의 백 채널영역은 노출이 완전히 방지되어 노출에 의한 불안정성이 제거되는 동시에 에치 스타퍼(225)의 패터닝에 의한 손상을 방지할 수 있게 된다.
또한, 상기 에치 스타퍼(225)를 형성하기 위해 산소 플라즈마 처리를 통해 상기 절연층을 식각할 때 노출된 산화물 반도체층(220)의 소정영역은 산소 플라즈마에 의해 저항이 감소되어 후술할 소오스/드레인전극과의 콘택영역인 소오스/드레인영역을 형성하게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 에치 스타퍼(225)를 형성한 후 산소 플라즈마와 같은 표면처리 또는 열처리를 통해 노출 된 산화물 반도체층(220)의 저항을 감소시켜 콘택영역인 소오스/드레인영역을 형성할 수도 있다.
다음으로, 도 7d에 도시된 바와 같이, 상기 제 1 감광막패턴(270a)을 스트립하지 않은 상태에서 상기 에치 스타퍼(225)가 형성된 기판(210) 전면에 제 2 도전막(230, 230')을 형성한다.
이때, 상기 제 1 감광막패턴(270a)이 역 테이퍼지게 됨에 따라 그 상부에 증착되는 제 2 도전막(230)은 하부의 산화물 반도체층(220) 위에 증착되는 소오스/드레인전극 형성용 제 2 도전막(230')과 자연스럽게 분리되게 된다.
그리고, 도 7e에 도시된 바와 같이, 포토리소그래피공정(제 3 마스크공정)을 통해 소정의 감광막을 노광, 현상하여 상기 기판(210) 위에 제 2 감광막패턴(270b)을 형성한다.
이때, 상기 본 발명의 제 2 실시예에 따른 제 2 감광막패턴(270b)은 전술한 바와 같아 채널영역이 패터닝되지 않아 상기 제 1 감광막패턴(270a)을 완전히 덮은 형태를 가지는 것을 특징으로 한다.
전술한 바와 같이 상기 에치 스타퍼(225)를 형성하기 위한 제 1 감광막패턴(270a)을 역 테이퍼지게 형성하는 경우에는 소오스/드레인전극 패터닝시 채널을 정의하지 않고 상기 에치 스타퍼(225)로 채널을 정의할 수 있어 채널 길이를 노광장비의 한계(약 3.5~2㎛)까지 감소시킬 수 있게 된다.
다음으로, 도 7f에 도시된 바와 같이, 상기 제 2 감광막패턴(270b)을 마스크로 그 하부의 산화물 반도체층과 제 2 도전막을 선택적으로 패터닝함으로써 상기 게이트전극(221) 상부에 상기 산화물 반도체로 이루어진 액티브층(224)을 형성하는 한편, 상기 제 2 도전막으로 이루어지며 상기 에치 스타퍼(225)와 자기정렬을 이루는 소오스/드레인전극(122, 123)을 형성하게 된다.
이후, 도 7g와 도 7h에 도시된 바와 같이, 리프트 오프공정을 통해 상기 남아있는 제 1 감광막패턴과 제 2 감광막패턴을 제거하게 되는데, 이때 상기 제 1 감광막패턴 위에 증착된 제 2 도전막도 함께 제거되게 된다.
다음으로, 도 6d에 도시된 바와 같이, 상기 소오스/드레인전극(222, 223)이 형성된 기판(210) 전면에 보호막(215b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(210)에 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성한다.
그리고, 도 6e에 도시된 바와 같이, 상기 보호막(215b)이 형성된 기판(210) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(210)에 상기 제 3 도전막으로 이루어지며, 상기 콘택홀(240)을 통해 드레인전극(223)과 전기적으로 접속하는 화소전극(218)을 형성한다.
한편, 상기 제 1 실시예 및 제 2 실시예에 따른 산화물 박막 트랜지스터는 동일한 마스크공정을 통해 액티브층과 소오스/드레인전극을 형성한 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 에치 스타퍼와 액티브층을 동시에 형성하는 경우 에도 적용할 수 있으며, 이 경우에는 소오스/드레인전극이 액티브층을 덮도록 패터닝 됨에 따라 액티브 테일(active tail)이 발생하지 않게 된다.
도 8은 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도로써, 산화물 반도체를 액티브층으로 사용한 산화물 박막 트랜지스터의 구조를 개략적으로 나타내고 있다.
도면에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터는 소정의 기판(310) 위에 형성된 게이트전극(321), 상기 게이트전극(321) 위에 형성된 게이트절연막(315a), 상기 게이트절연막(315a) 위에 산화물 반도체로 형성된 액티브층(324)과 절연층으로 형성된 에치 스타퍼(325) 및 상기 액티브층(324)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(322, 323)으로 이루어져 있다.
그리고, 상기 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터는 상기 소오스/드레인전극(322, 323)이 형성된 기판(310) 위에 형성된 보호층(315b) 및 상기 보호층(315b)에 형성된 콘택홀을 통해 상기 드레인전극(323)과 전기적으로 접속하는 화소전극(318)을 포함한다.
이때, 도면에는 도시하지 않았지만, 상기 게이트전극(321)은 소정의 게이트라인에 연결되고 상기 소오스전극(322)의 일부는 일방향으로 연장되어 데이터라인에 연결되며, 상기 게이트라인과 데이터라인은 기판(310) 위에 종횡으로 배열되어 화소영역을 정의하게 된다.
여기서, 상기 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터는 전술 한 본 발명의 제 1, 2 실시예에 따른 산화물 박막 트랜지스터와 동일하게 비정질 아연 산화물계 반도체와 같은 산화물 반도체를 이용하여 액티브층(324)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 액정표시장치와 유기전계발광 디스플레이를 포함하는 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
또한, 상기 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터는 상기 액티브층(324)의 채널영역 위의 상기 소오스전극(322)과 드레인전극(323) 사이에 상기 에치 스타퍼(325)가 형성되어 있는데, 상기 에치 스타퍼(325)는 후공정의 플라즈마 처리에 의해 채널영역의 캐리어 농도가 변화하는 것을 방지하는 역할을 한다.
또한, 상기 상기 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터는 상기 에치 스타퍼(325)와 소오스/드레인전극(322, 323) 사이에 오버랩이 제거되도록 자기정렬 구조를 가지는 한편, 상기 소오스/드레인전극(322, 323)이 액티브층(324)을 덮도록 패터닝 됨에 따라 액티브 테일이 발생하지 않는 것을 특징으로 하는데, 이를 다음의 산화물 박막 트랜지스터의 제조방법을 통해 상세히 설명한다.
도 9a 내지 도 9e는 상기 도 8에 도시된 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
도 9a에 도시된 바와 같이, 투명한 절연물질로 이루어진 기판(310) 위에 소정의 게이트전극(321)을 형성한다.
이때, 본 발명의 산화물 박막 트랜지스터에 적용되는 산화물 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판(310)을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판(310)의 사용이 가능하다.
또한, 상기 게이트전극(321)은 제 1 도전막을 상기 기판(310) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
다음으로, 도 9b에 도시된 바와 같이, 상기 게이트전극(321)이 형성된 기판(310) 전면에 게이트절연막(315a)과 산화물 반도체로 이루어진 산화물 반도체층 및 소정의 절연물질로 이루어진 절연층을 형성한다.
이후, 하프-톤 마스크(제 2 마스크공정)를 이용하여 상기 절연층과 산화물 반도체층을 선택적으로 패터닝함으로써 상기 게이트전극(321) 상부에 상기 산화물 반도체로 이루어진 액티브층(324)을 형성하는 한편, 상기 절연물질로 이루어진 에치 스타퍼(325)를 형성한다.
다음으로, 상기 제 2 마스크공정에서 사용된 제 4 감광막패턴(370a')을 스트립하지 않은 상태에서 도 9c에 도시된 바와 같이, 기판(310) 전면에 제 2 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 패터닝된 제 5 감광막패턴을 마스크로 상기 제 2 도전막을 선택적으로 패터닝하여 소정의 제 2 도전막패턴을 형성한다.
이후, 리프트 오프공정을 통해 상기 남아있는 제 4 감광막패턴과 제 5 감광막패턴을 제거하게 되는데, 이때 상기 제 4 감광막패턴과 접촉하고 있는 제 2 도전 막도 함께 제거됨에 따라 상기 에치 스타퍼(325)와 자기정렬을 이루는 소오스/드레인전극(322, 323)이 형성되게 된다.
이하, 상기 본 발명의 제 3 실시예에 따른 제 2, 제 3 마스크공정을 도면을 참조하여 상세히 설명한다.
도 10a 내지 도 10j는 상기 도 9b 및 도 9c에 도시된 본 발명의 제 3 실시예에 따른 제 2, 제 3 마스크공정을 구체적으로 나타내는 단면도이다.
도 10a에 도시된 바와 같이, 상기 게이트전극(321)이 형성된 기판(310) 전면에 게이트절연막(315a)과 산화물 반도체로 이루어진 산화물 반도체층(320) 및 소정의 절연물질로 이루어진 절연층(315)을 형성한다.
이후, 도 10b에 도시된 바와 같이, 상기 기판(310) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(370)을 형성한 후, 하프-톤 마스크(380)를 통해 상기 감광막(370)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(380)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(380)를 투과한 광만이 상기 감광막(370)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(380)를 통해 노광된 상기 감광막(370)을 현상하고 나면, 도 10c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(370a) 내지 제 3 감광막패턴(370c)이 남아있게 되고, 모든 광이 투과된 제 1 투 과영역(I)에는 상기 감광막이 완전히 제거되어 상기 절연층(315) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(370a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(370b)과 제 3 감광막패턴(370c)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 10d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(370a) 내지 제 3 감광막패턴(370c)을 마스크로 하여, 그 하부에 형성된 산화물 반도체층과 절연층을 선택적으로 패터닝하게 되면, 상기 게이트전극(321) 상부에 상기 산화물 반도체로 이루어진 액티브층(324)이 형성되게 된다.
이때, 상기 액티브층(324) 상부에는 상기 절연물질로 이루어지며 실질적으로 상기 액티브층(324)과 동일한 형태로 패터닝된 절연막패턴(315')이 형성되게 된다.
이후, 상기 제 1 감광막패턴(370a) 내지 제 3 감광막패턴(370c)의 일부를 제거하는 애싱(ahing)공정을 진행하게 되면, 도 10e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴과 제 3 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴과 제 3 감광막패턴의 두께만큼이 제거된 제 4 감광막패턴(370a')으로 상기 차단영역(III)에 대응하는 에치 스타퍼영역에만 남아있게 된다.
이후, 도 10f에 도시된 바와 같이, 상기 남아있는 제 4 감광막패턴(370a')을 마스크로 하여 상기 절연막패턴을 선택적으로 패터닝함으로써 상기 액티브층(324) 위에 상기 절연물질로 이루어진 에치 스타퍼(325)를 형성하게 된다.
이때, 상기 절연막패턴의 식각에는 산소 플라즈마 처리와 같은 건식식각을 이용할 수 있으며, 상기 절연막패턴이 식각되는 동안 그 하부, 특히 액티브층(324)의 백 채널영역은 노출이 완전히 방지되어 노출에 의한 불안정성이 제거되는 동시에 에치 스타퍼(325)의 패터닝에 의한 손상을 방지할 수 있게 된다.
또한, 상기 에치 스타퍼(325)를 형성하기 위해 산소 플라즈마 처리를 통해 상기 절연막패턴을 식각할 때 노출된 액티브층(324)의 소정영역은 산소 플라즈마에 의해 저항이 감소되어 후술할 소오스/드레인전극과의 콘택영역인 소오스/드레인영역을 형성하게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 에치 스타퍼(325)를 형성한 후 산소 플라즈마와 같은 표면처리 또는 열처리를 통해 노출된 액티브층(324)의 저항을 감소시켜 콘택영역인 소오스/드레인영역을 형성할 수도 있다.
다음으로, 도 10g에 도시된 바와 같이, 상기 제 4 감광막패턴(370a')을 스트립하지 않은 상태에서 상기 에치 스타퍼(325)가 형성된 기판(310) 전면에 제 2 도전막(330)을 형성한다.
이때, 실질적으로 상기 제 4 감광막패턴(370a')은 폭에 비해 높이가 매우 높기 때문에 후술할 리프트 오프공정시 상기 제 4 감광막패턴(370a')에 접촉하는 제 2 도전막(330)과 다른 영역의 제 2 도전막(330) 사이에는 스트리퍼의 침투경로(A) 가 형성되게 된다.
그리고, 도 10h에 도시된 바와 같이, 포토리소그래피공정(제 3 마스크공정)을 통해 소정의 감광막을 노광, 현상하여 상기 기판(310) 위에 제 5 감광막패턴(470)을 형성한다.
다음으로, 도 10i에 도시된 바와 같이, 상기 제 5 감광막패턴(470)을 마스크로 그 하부의 제 2 도전막을 선택적으로 패터닝함으로써 상기 제 2 도전막으로 이루어진 제 2 도전막패턴(330')을 형성한다.
이후, 도 10j에 도시된 바와 같이, 리프트 오프공정을 통해 상기 남아있는 제 4 감광막패턴과 제 5 감광막패턴을 제거하게 되는데, 이때 상기 제 4 감광막패턴과 접촉하고 있는 제 2 도전막도 함께 제거됨에 따라 상기 에치 스타퍼(325)와 자기정렬을 이루며, 상기 액티브층(324)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(322, 323)이 형성되게 된다.
다음으로, 도 9d에 도시된 바와 같이, 상기 소오스/드레인전극(322, 323)이 형성된 기판(310) 전면에 보호막(315b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(310)에 상기 드레인전극(323)의 일부를 노출시키는 콘택홀(340)을 형성한다.
그리고, 도 9e에 도시된 바와 같이, 상기 보호막(315b)이 형성된 기판(310) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 선택적으로 제거함으로써 상기 기판(310)에 상기 제 3 도전막으로 이루어지며, 상기 콘택홀(340)을 통해 드레인전극(323)과 전기적으로 접속하는 화소전극(318)을 형성 한다.
전술한 바와 같이 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
또한, 본 발명은 상기 박막 트랜지스터의 액티브층으로 산화물 반도체뿐만 아니라 비정질 실리콘, 미세 결정질 실리콘, 다결정 실리콘 등의 다양한 반도체 물질을 이용하여 형성할 수 있다.
또한, 본 발명은 높은 이동도를 가지는 한편 저온에서 공정이 가능한 비정질 아연 산화물계 반도체 물질을 액티브층으로 적용함에 따라 투명 전자회로나 플렉서블(flexible) 디스플레이에 사용될 수 있는 장점이 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 4a 내지 도 4e는 상기 도 3에 도시된 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 5a 내지 도 5g는 상기 도 4b 및 도 4c에 도시된 본 발명의 제 1 실시예에 따른 제 2, 제 3 마스크공정을 구체적으로 나타내는 단면도.
도 6a 내지 도 6e는 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 7a 내지 도 7h는 상기 도 6b 및 도 6c에 도시된 본 발명의 제 2 실시예에 따른 제 2, 제 3 마스크공정을 구체적으로 나타내는 단면도.
도 8은 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도.
도 9a 내지 도 9e는 상기 도 8에 도시된 산화물 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 10a 내지 도 10j는 상기 도 9b 및 도 9c에 도시된 본 발명의 제 3 실시예에 따른 제 2, 제 3 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110~310 : 어레이 기판 115a~315a : 게이트절연막
115b~315b : 보호막 118~318 : 화소전극
121~321 : 게이트전극 122~322 : 소오스전극
123~323 : 드레인전극 124~324 : 액티브층
125~325 : 에치 스타퍼
Claims (13)
- 기판 위에 제 1 도전막으로 게이트전극을 형성하는 단계;상기 게이트전극이 형성된 상기 기판 위에 게이트절연막과, 산화물 반도체로 이루어진 산화물 반도체층 및 절연물질로 이루어진 절연층을 형성하는 단계;제 1 감광막패턴을 마스크로 하여, 산소 플라즈마 처리를 통해 상기 절연층을 선택적으로 식각하여 상기 게이트전극 상부에 상기 절연물질로 이루어진 에치 스타퍼를 형성하는 동시에, 상기 절연층이 식각되어 노출된 산화물 반도체층에 상기 산소 플라즈마 처리를 통해 소오스/드레인영역을 형성하는 단계;상기 제 1 감광막패턴이 남아있는 상태에서, 상기 기판 전면에 제 2 도전막을 형성하는 동시에, 상기 제 1 감광막패턴에 접촉하는 제 2 도전막과 다른 영역의 제 2 도전막 사이에 스트리퍼의 침투경로를 형성하는 단계;상기 제 2 도전막이 형성된 상기 기판 위에 제 2 감광막패턴을 형성한 후, 상기 제 2 감광막패턴을 마스크로 상기 산화물 반도체층과 상기 제 2 도전막을 선택적으로 식각하여 상기 게이트전극 상부에 상기 산화물 반도체로 이루어진 액티브층을 형성하는 단계; 및리프트 오프공정을 통해 상기 남아있는 제 1 감광막패턴과 상기 제 2 감광막패턴을 제거하되, 상기 스트리퍼의 침투경로를 통해 스트리퍼가 침투되어 상기 제 1 감광막패턴의 측면에 접촉하는 제 2 도전막이 함께 제거되어 상기 제 2 도전막으로 이루어지며, 상기 에치 스타퍼와 자기정렬을 이루는 소오스/드레인전극을 형성하는 단계를 포함하는 산화물 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 에치 스타퍼와 상기 소오스/드레인전극은 서로 오버랩하지 않도록 형성하는 산화물 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 산화물 반도체층은 IGZO, SnO, TiO, 또는 ZnO의 산화물 반도체로 형성하는 산화물 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 기판은 유리기판 또는 플라스틱 기판으로 형성하는 산화물 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인전극을 형성한 후에,상기 소오스/드레인전극이 형성된 상기 기판 위에 보호층을 형성하는 단계;상기 보호층의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 추가로 포함하는 산화물 박막 트랜지스터의 제조방법.
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- 기판 위에 제 1 도전막으로 게이트전극을 형성하는 단계;상기 게이트전극이 형성된 상기 기판 위에 게이트절연막과, 산화물 반도체로 이루어진 산화물 반도체층 및 절연물질로 이루어진 절연층을 형성하는 단계;하프-톤 마스크를 이용하여 상기 산화물 반도체층과 상기 절연층을 선택적으로 식각하여 상기 게이트전극 상부에 상기 산화물 반도체로 이루어진 액티브층 및 상기 절연물질로 이루어진 에치 스타퍼를 형성하되, 상기 에치 스타퍼를 형성하기 위한 식각 공정은 산소 플라즈마 처리를 통해 이루어지며, 상기 에치 스타퍼가 형성되어 노출된 액티브층에 상기 산소 플라즈마 처리를 통해 소오스/드레인영역을 형성하는 단계;상기 하프-톤 마스크공정에서 사용된 제 4 감광막패턴이 남아있는 상태에서 상기 기판 전면에 제 2 도전막을 증착하는 동시에, 상기 제 4 감광막패턴에 접촉하는 제 2 도전막과 다른 영역의 제 2 도전막 사이에 스트리퍼의 침투경로를 형성하는 단계;상기 제 2 도전막이 형성된 상기 기판 위에 제 5 감광막패턴을 형성한 후, 상기 제 5 감광막패턴을 마스크로 상기 제 2 도전막을 선택적으로 식각하여 소정의 제 2 도전막패턴을 형성하는 단계; 및리프트 오프공정을 통해 상기 남아있는 제 4 감광막패턴과 상기 제 5 감광막패턴을 제거하되, 상기 스트리퍼의 침투경로를 통해 스트리퍼가 침투되어 상기 제 4 감광막패턴의 측면에 접촉하는 제 2 도전막패턴이 함께 제거되어 상기 제 2 도전막패턴으로 이루어지며, 상기 에치 스타퍼와 자기정렬을 이루는 소오스/드레인전극을 형성하는 단계를 포함하는 산화물 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 액티브층과, 상기 에치 스타퍼 및 상기 제 2 도전막패턴을 형성하는 단계는,하프-톤 마스크를 이용하여 상기 기판 위에 제 1 감광막패턴 내지 제 3 감광막패턴을 형성하는 단계;상기 제 1 감광막패턴 내지 상기 제 3 감광막패턴을 마스크로 상기 산화물 반도체층과 상기 절연층을 선택적으로 식각하여 상기 게이트전극 상부에 각각 상기 산화물 반도체 및 상기 절연물질로 이루어진 액티브층 및 절연막패턴을 형성하는 단계;애싱공정을 통해 상기 제 2 감광막패턴과 상기 제 3 감광막패턴을 제거하는 동시에 상기 제 1 감광막패턴의 일부를 제거하여 제 4 감광막패턴을 형성하는 단계;상기 제 4 감광막패턴을 마스크로 산소 플라즈마 처리를 통해 상기 절연막패턴을 선택적으로 식각하여 상기 액티브층 위에 상기 절연물질로 이루어진 에치 스타퍼를 형성하는 동시에, 상기 절연막패턴이 식각되어 노출된 액티브층에 상기 산소 플라즈마 처리를 통해 소오스/드레인영역을 형성하는 단계;상기 제 4 감광막패턴이 남아있는 상태에서, 상기 기판 전면에 제 2 도전막을 증착하는 동시에 상기 제 4 감광막패턴에 접촉하는 제 2 도전막과 다른 영역의 제 2 도전막 사이에 스트리퍼의 침투경로를 형성하는 단계; 및상기 제 2 도전막이 형성된 상기 기판 위에 제 5 감광막패턴을 형성한 후, 상기 제 5 감광막패턴을 마스크로 상기 제 2 도전막을 선택적으로 식각하여 상기 제 2 도전막으로 이루어진 제 2 도전막패턴을 형성하는 단계를 포함하는 산화물 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 에치 스타퍼와 상기 소오스/드레인전극은 서로 오버랩하지 않도록 형성하는 산화물 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 소오스/드레인전극을 형성한 후에,상기 소오스/드레인전극이 형성된 기판 위에 보호층을 형성하는 단계;상기 보호층의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 추가로 포함하는 산화물 박막 트랜지스터의 제조방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090114737A KR101658533B1 (ko) | 2009-11-25 | 2009-11-25 | 산화물 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090114737A KR101658533B1 (ko) | 2009-11-25 | 2009-11-25 | 산화물 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110058076A KR20110058076A (ko) | 2011-06-01 |
| KR101658533B1 true KR101658533B1 (ko) | 2016-09-22 |
Family
ID=44393612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090114737A KR101658533B1 (ko) | 2009-11-25 | 2009-11-25 | 산화물 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101658533B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20130062726A (ko) | 2011-12-05 | 2013-06-13 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이의 제조 방법 |
| KR101375846B1 (ko) * | 2012-04-10 | 2014-03-18 | 엘지디스플레이 주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR101949225B1 (ko) | 2012-04-16 | 2019-04-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 표시 장치 |
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| KR102046996B1 (ko) | 2012-10-16 | 2019-11-21 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
| KR102086626B1 (ko) | 2012-11-23 | 2020-03-11 | 한국전자통신연구원 | 자기 정렬 박막 트랜지스터 및 그 제조 방법 |
| KR102061306B1 (ko) | 2013-06-14 | 2019-12-31 | 한국전자통신연구원 | 트랜지스터 및 그 제조방법 |
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| KR100787455B1 (ko) * | 2006-08-09 | 2007-12-26 | 삼성에스디아이 주식회사 | 투명 박막 트랜지스터의 제조방법 |
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| KR20110058076A (ko) | 2011-06-01 |
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