KR102061306B1 - 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

트랜지스터 및 그 제조방법이 제공된다. 본 발명의 개념에 따른 트랜지스터는 기판, 상기 기판 상의 제공되며, 상기 기판과 수직한 일 측면 및 상기 일 측면과 대향되는 타 측면을 가지는 반도체층, 상기 기판을 따라 연장되며, 상기 반도체층의 일 측면과 접촉하는 제1 전극, 상기 기판을 따라 연장되며, 상기 반도체층의 타 측면과 접촉하는 제2 전극, 상기 제1 전극 상에 배치되고, 제2 전극과 이격되는 도전배선, 상기 반도체층 상에 제공되는 게이트 전극, 그리고 게이트 절연막을 포함하되, 상기 반도체층, 상기 제1 전극 및 상기 제2 전극은 공면을 가질 수 있다. 트랜지스터는 기생 캐패시턴스가 감소하여, 전기적 특성이 향상될 수 있다.

Description

트랜지스터 및 그 제조방법{Transistor And Method Of Fabricating The Same}
본 발명은 트랜지스터에 관한 것으로, 보다 구체적으로는 자기정렬 트렌지스터 및 그 제조방법에 관한 것이다.
트랜지스터는 다양한 전자 기기 분야에서 여러가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 스위칭소자(switching device), 구동소자(driving device) 및 광감지소자(photo sensing device) 등으로 사용되고, 그 밖에도 다양한 전자 회로의 구성요소로 사용될 수 있다. 트랜지스터는 따라 상부 게이트(Top Gate) 구조와 하부 게이트(Bottom Gate) 구조로 뷴류될 수 있다. 상부 게이트 구조는 소스/드레인 전극과 반도체층이 하부에 있고 게이트 절연층과 게이트 전극이 그 위에 올려져 있다.
트랜지스터는 일반적으로 소스/드레인이 게이트와 일정 부분 오버랩(overlap)된 구조를 갖는데, 이 경우, 소스/드레인과 게이트가 오버랩된 부분에서 기생 커패시턴스(parasitic capacitance)가 발생하여 동작 속도가 느려질 수 있다.
본 발명의 해결하고자 하는 일 기술적 과제는 기생 캐패시턴스가 감소되어 전기적 특성 및 신뢰성이 향상된 트랜지스터에 관한 것이다.
본 발명의 해결하고자 하는 다른 기술적 과제는 양호하게 정렬된 트랜지스터의 제조방법에 관한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 트랜지스터는 기판, 상기 기판 상에 제공되며, 상기 기판과 수직한 일 측면 및 상기 일 측면과 대향되는 타 측면을 가지는 반도체층, 상기 기판을 따라 연장되며, 상기 반도체층의 일 측면과 접촉하는 제1 전극, 상기 기판을 따라 연장되며, 상기 반도체층의 타 측면과 접촉하는 제2 전극, 상기 제1 전극 상에 배치되고, 상기 제2 전극과 이격되는 도전배선, 상기 반도체층 상에 제공되는 게이트 전극, 그리고 상기 반도체층 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되, 상기 반도체층, 상기 제1 전극 및 상기 제2 전극은 공면을 가질 수 있다.
일 실시예에 따르면, 상기 반도체층의 하면은 상기 제1 전극의 최하면 및 상기 제2 전극의 최하면과 동일한 레벨을 가질 수 있다.
일 실시예에 따르면, 상기 제1 전극은 상기 제2 전극과 대향되는 위치에 배치되며, 상기 제2 전극과 대칭되는 형상을 가질 수 있다.
일 실시예에 따르면, 상기 제1 전극은 상기 제2 전극과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체층 상에 제공되어, 상기 게이트 전극을 덮는 층간 절연막을 더 포함하되, 상기 층간 절연막은 상기 일 측면 및 상기 타 측면을 노출시킬 수 있다.
일 실시예에 따르면, 상기 제1 전극은 상기 도전라인보다 상기 층간 절연막에 인접하여 배치될 수 있다.
일 실시예에 따르면, 상기 반도체층은 소스 영역, 드레인 영역, 및 채널 영역을 포함하되, 상기 소스 영역 및 상기 드레인 영역 중에서 어느 하나는 상기 일 측면으로부터 연장되고, 다른 하나는 상기 타 측면으로부터 연장되며, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 도전라인, 상기 제1 전극, 상기 제2 전극, 및 상기 게이트 전극을 덮는 패시베이션층을 더 포함할 수 있다.
본 발명의 개념에 따른 트랜지스터 제조방법은 반도체층을 포함하는 기판을 제공하는 것, 상기 반도체층의 코어에 대응되는 위치에 게이트 절연막 및 게이트 전극을 형성하는 것, 상기 게이트 전극을 덮되, 상기 반도체층의 양 측면을 노출시키는 층간절연막을 형성하는 것, 상기 기판을 따라 연장되며, 상기 반도체층의 양 측면과 접촉하는 전극층을 형성하는 것, 상기 전극층을 덮는 도전층을 형성하는 것, 상기 전극층을 패터닝하여, 제1 전극 및 상기 제1 전극과 이격된 제2 전극을 형성하는 것, 그리고 상기 제2 전극 상의 도전층을 제거하여, 상기 제1 전극 상에 도전라인을 형성하는 것을 포함하되, 상기 제1 전극은 상기 반도체층의 일 측면과 접촉하며, 상기 제2 전극은 상기 반도체층의 타 측면과 접촉하고, 상기 반도체층 및 상기 제1 전극과 공면을 가질 수 있다.
일 실시예에 따르면, 상기 전극층의 하면은 상기 반도체층의 하면과 동일한 레벨을 가질 수 있다.
일 실시예에 따르면, 상기 제1 전극은 상기 제2 전극과 대칭되는 형상을 가질 수 있다.
일 실시예에 따르면, 상기 전극층을 패터닝하는 것은 상기 게이트 전극에 대응되는 위치 상에 제공된 상기 전극층을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 층간절연막을 형성하는 것은 상기 기판, 상기 반도체층, 및 상기 게이트 전극을 덮는 절연막을 형성하는 것, 상기 절연막을 열처리하여, 상기 반도체층에 채널 영역, 소스 영역, 및 드레인 영역을 형성하는 것, 그리고 상기 절연막의 일부를 제거하여 상기 소스 영역 및 상기 드레인 영역을 노출시키는 것을 포함하되, 상기 드레인 영역 및 상기 드레인 영역 중에서 어느 하나는 상기 반도체층의 일 측면으로부터 연장되며, 다른 하나는 상기 반도체층의 타 측면으로부터 연장되고, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 도전라인, 상기 층간절연막, 및 상기 제2 전극을 덮는 패시베이션층을 형성하는 것, 그리고 상기 패시배이션층을 관통하는 오프닝을형성하여, 상기 도전라인의 일부를 노출시키는 것을 더 포함할 수 있다.
본 발명의 개념에 따르면, 반도체층, 제1 전극 및 제2 전극은 공면을 가질 수 있다. 도전라인은 제2 전극과 이격될 수 있다. 제2 전극 내에 전압이 균일하게 분포될 수 있다. 본 발명의 트랜지스터는 도전라인이 제2 전극과 중첩되는 경우보다, 기생 캐패시턴스가 감소될 수 있다. 제1 전극은 제2 전극과 수평적으로 대응되는 위치에 제공되며, 대칭되는 형상을 가져, 양호하게 정렬될 수 있다. 본 발명의 트렌지스터는 전기적 특성이 향상될 수 있다.
제1 전극 및 제2 전극이 반도체층과 평행하도록 형성됨에 따라, 콘택홀 형성공정이 생략될 수 있다. 본 발명의 트랜지스터는 제1 전극, 제2 전극 및 도전라인이 콘택홀을 통하여 반도체층과 전기적으로 연결되는 경우보다, 용이하게 제조될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 도시한 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 도시한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 트랜지스터를 설명한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 트랜지스터(1)는 기판(100) 상의 반도체층(200), 게이트 절연막(300), 게이트 전극(G), 층간절연막(310), 제1 전극(410), 제2 전극(420), 도전라인(510), 및 패시베이션층(600)을 포함할 수 있다. 트랜지스터(1)는, 예를 들어 표시장치에 사용될 수 있다.
반도체층(200)이 기판(100) 상에 제공될 수 있다. 기판(100)은 절연성 물질, 예를 들어, 유리 또는 플라스틱을 포함할 수 있다. 버퍼층(110)이 기판(100)을 덮을 수 있다. 다른 예로, 버퍼층(110)은 생략될 수 있다. 반도체층(200)은 하면(200a), 일 측면(200b), 및 타 측면(200c)을 가질 수 있다. 하면(200a)은 기판(100)을 향할 수 있다. 일 측면(200b) 및 타 측면(200c)은 하면(200a)과 수직하며, 서로 대향될 수 있다. 반도체층(200)은 서로 이격된 소스 영역 및 드레인 영역(201, 203), 그리고 소스 영역 및 드레인 영역(201, 203) 사이에 개재된 채널 영역(202)을 포함할 수 있다. 소스 영역 및 드레인 영역(201, 203) 중에서 어느 하나는 일 측면(200b)으로부터 연장되고, 다른 하나는 타 측면(200c)으로부터 연장될 수 있다. 소스 영역 및 드레인 영역(201, 203)은 채널 영역(202)과 오버랩되지 않아 트렌지스터(1) 구동 시 기생 저항이 발생하지 않을 수 있다. 반도체층(200)은 아연(Zn), 인듐(In), 주석(Sn), 및 갈륨(Ga) 중에서 적어도 하나를 포함하는 산화물 반도체를 포함할 수 있다. 다른 예로, 반도체층(200)은 실리콘 물질을 포함할 수 있다.
게이트 절연막(300)이 반도체층(200) 상에 제공되며, 채널 영역(202)을 덮을 수 있다.
게이트 전극(G)이 게이트 절연막(300) 상에 배치될 수 있다. 게이트 절연막(300)은 채널 영역(202)에 수직적으로 대응되는 위치에 제공될 수 있다. 게이트 전극(G)은 도전성물질을 포함할 수 있다.
층간절연막(310)이 기판(100), 게이트 절연막(300), 및 게이트 전극(G)을 덮을 수 있다. 층간절연막(310)은 반도체층(200)의 양 측면(200b, 200c), 예를 들어, 소스 영역 및 드레인 영역(201, 203)을 노출시킬 수 있다. 층간절연막(310)은 수소를 포함할 수 있다.
제1 전극(410) 및 제2 전극(420)이 기판(100) 상에 제공되며, 기판(100)을 따라 연장될 수 있다. 제1 전극(410)은 반도체층(200) 및 도전라인(510) 사이에 개재되며, 반도체층(200)의 일 측면(200b)과 접촉할 수 있다. 제2 전극(420)은 타 측면(200c)과 접촉할 수 있다. 제2 전극(420)은 화소전극으로 기능할 수 있다. 제1 전극(410)은 소스 영역 및 드레인 영역 중에서 어느 하나(201)와 전기적으로 연결되며, 제2 전극(420)은 소스 영역 및 드레인 영역 중에서 다른 하나(203)와 전기적으로 연결될 수 있다. 이에 따라, 제2 전극(420)을 반도체층(200)과 전기적으로 연결시키는 콘택홀(미도시)이 생략될 수 있다. 트랜지스터(1)는 콘택홀을 포함하는 경우보다 제2 전극(420)의 개구율이 향상될 수 있다. 반도체층(200)의 하면(200a)은 제1 전극의 최하면(410a) 및 제2 전극의 최하면(420a)과 공면(coplanar)을 가질 수 있다. 즉, 반도체층의 하면(200a)은 제1 전극의 최하면(410a) 및 제2 전극의 최하면(420a)과 동일한 레벨을 가져, 평행할 수 있다. 제2 전극(420)은 제1 전극(410)과 수평적으로 대칭되는 위치에 제공되며, 제1 전극(410)과 대칭되는 형상을 가질 수 있다. 제1 전극(410) 및 제2 전극(420)은 양호하게 정렬될 수 있다.
제2 전극(420)은 도전라인(510)과 이격될 수 있다. 제2 전극(420)이 반도체층(200)과 공면을 가지지 않고 패시베이션층(600) 상에서 콘택홀을 통하여 반도체층(200)과 전기적으로 연결되는 경우, 도전라인(510)과 수직적으로 중첩될 수 있다. 이 경우, 제2 전극(420) 및 도전라인(510) 사이에 기생 캐패시턴스가 발생할 수 있다. 본 발명의 개념에 따른 트랜지스터(1)는 제2 전극(420)이 도전라인(510)과 중첩되는 경우보다, 기생 캐패시턴스가 감소할 수 있다. 제2 전극(420)은 균일한 전압분포를 나타낼 수 있다. 제1, 2 전극(410, 420)들 및 게이트 전극(G) 사이에 층간절연막(310)이 개재되어, 제1, 제2 전극(410, 420)과 게이트 전극(G) 사이에 전기적 쇼트의 발생을 방지할 수 있다.
제2 전극(420)은 제1 전극(410)과 동일한 물질을 포함할 수 있다. 제1 전극(410) 및 제2 전극(420)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 전극(410) 및 제2 전극(420)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴티타늄(MoTi), 몰리브덴탄탈륨(MoTa)과 같은 금속물질, 또는 인듐주석산화물(ITO), 인듐아연산화물(IZO), 알루미늄아연산화물(AZO), 갈륨아연산화물(GZO), 또는 아연인듐주석산화물(ZITO)과 같은 투명 전도성 산화물을 포함할 수 있다.
도전라인(510)이 제1 전극(410) 상에 배치될 수 있다. 도전라인(510)은 제1 전극(410)을 통하여 반도체층(200)과 전기적으로 연결될 수 있다. 도전라인(510)을 반도체층(200)과 전기적으로 연결시키는 콘택홀이 생략되어, 도전라인(510)이 제2 전극(420)과 이격될 수 있다. 도전라인(510)은 3μΩcm보다 낮은 저항을 가지는 도전성물질을 포함할 수 있다. 예를 들어, 도전라인(510)은 구리(Cu), 은(Ag), 또는 이들의 합금을 포함할 수 있다. 다른 예로, 도전라인(510)은 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)의 다층구조를 가질 수 있다. 도전라인(510)은 제1 전극(410)보다 층간절연막(310)으로부터 이격될 수 있다. 제1 전극(410)은 도전라인(510)을 반도체층(200) 및/또는 기판(100) 상에 양호하게 부착시킬 수 있다. 제1 전극(410)은 도전라인(510)에 포함된 물질이 반도체층(200)으로 확산되는 것을 방지할 수 있다.
패시베이션층(600)이 기판(100) 상에 제공되어, 도전라인(510), 제1 전극(410), 층간절연막(310), 및 제2 전극(420)을 덮을 수 있다. 패시베이션층(600)은 절연물질을 포함할 수 있다. 패시베이션층(600)은 그 내부를 관통하는 오프닝(601)을 가져, 도전라인(510)을 노출시킬 수 있다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 트랜지스터의 제조과정을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 기판(100) 상에 반도체층(200), 게이트 절연막(300), 게이트 전극(G)이 차례로 형성될 수 있다. 일 예로, 버퍼층(110)이 형성된 기판(100)이 제공될 수 있다. 다른 예로, 버퍼층(110)의 형성은 생략될 수 있다. 반도체층(200)이 기판(100) 상에 형성될 수 있다. 게이트 절연막(300)은 반도체층(200)의 코어에 해당하는 위치에 형성될 수 있다. 게이트 전극(G)은 게이트 절연막(300)의 상면을 덮을 수 있다. 기판(100), 반도체층(200), 게이트 절연막(300), 및 게이트 전극(G)은 도 1의 예로써 설명한 바와 동일 또는 유사할 수 있다.
도 3을 참조하면, 층간절연막(310)이 기판(100) 상에 형성될 수 있다. 예를 들어, 절연층(311)이 기판(100) 상에 형성되어, 기판(100), 반도체층(200), 게이트 절연막(300), 및 게이트 전극(G)을 덮을 수 있다. 절연층(311)은 수소를 포함할 수 있다. 반도체층(200) 및 절연층(311)이 대략 300℃이상의 온도조건에서 열처리될 수 있다. 반도체층(200)은 열처리에 의해 어닐링될 수 있다. 절연층(311) 내에 포함된 수소는 열처리에 의해 반도체층(200) 내로 확산되어, 절연층(311)과 접촉하는 반도체층(200)의 전자밀도가 높아질 수 있다. 이에 따라, 반도체층(200) 내에 소스 영역 및 드레인 영역(201, 203)이 형성될 수 있다. 절연층(311)과 접촉하지 않는 반도체층(200)은 소스 영역 및 드레인 영역(201, 203)보다 낮은 전자밀도를 가져, 채널 영역(202)의 역할을 수행할 수 있다. 소스 영역 및 드레인 영역(201, 203)을 부분적으로 노출하도록 절연층(311)이 제거되어, 층간절연막(310)이 형성될 수 있다. 이 때, 기판(100) 및/또는 버퍼층(310)과 접하는 절연층(311)도 제거될 수 있다. 층간절연막(310)은 반도체층(200)의 양 측면(200b, 200c)을 노출시킬 수 있다.
도 4를 참조하면, 전극층(400) 및 도전층(500)이 기판(100) 상에 차례로 형성되어, 반도체층(200) 및 층간절연막(310)을 덮을 수 있다. 일 예로, 전극층(400)은 기판(100)을 따라 연장되며, 반도체층(200)과 평행할 수 있다. 전극층의 하면(400a)은 반도체층의 하면(200a)과 동일한 레벨을 가질 수 있다. 전극층(400)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴티타늄(MoTi), 몰리브덴탄탈륨(MoTa)과 같은 금속물질, 또는 인듐주석산화물(ITO), 인듐아연산화물(IZO), 알루미늄아연산화물(AZO), 갈륨아연산화물(GZO), 또는 아연인듐주석산화물(ZITO)과 같은 투명 전도성 산화물을 포함할 수 있다. 도전층(500)이 전극층(400) 상에 증착되어, 전극층(400)을 덮을 수 있다. 도전층(500)을 낮은 저항(예를 들어, 3μΩcm보다 낮은 저항)을 가지는 전도성 물질을 포함할 수 있다. 도전층(500)은 전극층(400)에 비하여 식각 선택비가 높을 수 있다. 일 예로, 전극층(400)이 인듐주석산화물(ITO)을 포함하는 경우, 도전층(500)은 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)의 다층구조를 가지도록 형성될 수 있다. 다른 예로, 전극층(400)이 몰리브덴(Mo), 티타늄(Ti), 몰리브덴티타늄(MoTi), 몰리브덴탄탈륨(MoTa), 인듐아연산화물(IZO), 알루미늄아연산화물(AZO), 또는 갈륨아연산화물(GZO)을 포함하는 경우, 도전층(500)은 구리를 포함할 수 있다.
도 5를 참조하면, 전극층(도 4에서 400)의 일부가 제거되어, 제1 전극(410) 및 제2 전극(420)이 형성될 수 있다. 일 예로, 도전층(500) 상에 하프톤 마스크(700)가 형성될 수 있다. 하프톤 마스크(700)는 제1 전극(410) 상의 제1 마스크(710) 및 제2 전극(420) 상의 제2 마스크(720)를 포함할 수 있다. 이 때, 노광공정에서 빛에 노출되는 영역 및 세기를 조절하여, 제1 마스크(710)가 제2 마스크(720)보다 두껍도록 형성될 수 있다. 게이트 전극(G)에 수직적으로 대응되는 위치의 전극층(도 4에서 400)이 하프톤 마스크(700)를 사용한 식각에 의해 제거되어, 제1 전극(410) 및 제2 전극(420)이 형성될 수 있다. 이 때, 도전층(500)의 일부도 함께 제거될 수 있다. 제1 전극(410) 및 제2 전극(420)은 도 1의 예로써 설명한 바와 동일 또는 유사할 수 있다. 본 발명의 트랜지스터(1) 제조방법에 따르면, 제1 전극(410) 및 제2 전극(420)이 반도체층(200)과 공면을 가지며 접촉하도록 형성되어, 제2 전극(420)의 전기적 연결을 위한 콘택홀 형성공정이 생략될 수 있다. 이에 따라, 제2 전극(420)이 패시베이션층(600) 상에서 콘택홀을 가지도록 형성되는 경우에 비하여, 트랜지스터(1)가 용이하게 형성될 수 있다. 또한, 콘택홀 형성과정에서 발생하는 제1 전극(410) 및 제2 전극(420)의 정렬불균형이 방지될 수 있다. 제2 마스크(720)가 제거되어, 제2 전극(420)이 노출될 수 있다. 예를 들어, 제2 마스크(720)는 식각공정에 의해 제거될 수 있다. 이 때, 제1 마스크(710)는 제2 마스크(720)보다 두꺼워, 제거되지 않을 수 있다.
도 6을 참조하면, 도전라인(510)이 형성되어, 제1 전극(410)의 적어도 일부를 덮을 수 있다. 예를 들어, 도전층(도 5에서 500)이 제1 마스크(710)를 사용하여 식각되어, 제2 전극(420) 상의 도전층(도 5에서 500)이 제거될 수 있다. 제1 전극(410) 및 제2 전극(420)은 도전층(도 5에서 500)보다 낮은 식각 선택비을 가져, 제거되지 않을 수 있다. 도전라인(510)은 제1 전극(410)보다 층간절연막(310)으로부터 이격될 수 있다. 예를 들어, 제1 마스크(710)가 형성되는 위치를 조절하여, 도전라인(510)이 형성되는 위치가 제어될 수 있다. 제1 마스크(710)가 제거되어, 도전라인(510)이 노출될 수 있다 도전라인(510)이 제1 전극(410)을 덮음에 따라, 제1 전극(410)과 전기적 연결을 위한 콘택홀의 형성이 생략될 수 있다. 본 발명의 트랜지스터(1)는 도전라인(510)이 제1 전극(410)과 수직적으로 이격된 경우에 비하여 용이하게 제조될 수 있다.
도 7을 참조하면, 오프닝(601)을 가지는 패시베이션층(600)이 형성되어, 도전라인(510), 제1 전극(410), 층간절연막(310), 및 제2 전극(420)을 덮을 수 있다. 일 예로, 기판(100) 상에 절연물질을 도포하여, 패시베이션층(600)이 형성될 수 있다. 패시베이션층(600)을 관통하는 오프닝(601)이 형성되어, 제1 전극(410)의 일부가 노출될 수 있다. 지금까지 설명한 예에 의하여, 도 1에서 설명한 트랜지스터(1)의 제조가 완성될 수 있다.

Claims (15)

  1. 기판;
    상기 기판 상에 제공되며, 상기 기판과 수직한 일 측면 및 상기 일 측면과 대향되는 타 측면을 가지는 반도체층;
    상기 기판을 따라 연장되며, 상기 반도체층의 제1 단부와 접촉하는 제1 전극;
    상기 기판을 따라 연장되며, 상기 반도체층의 제2 단부와 접촉하는 제2 전극;
    상기 제1 전극 상에 배치되고, 상기 제1 전극과 전기적으로 연결되고, 상기 제2 전극과 이격되는 도전라인;
    상기 반도체층 상에 제공되는 게이트 전극;
    상기 반도체층 및 상기 게이트 전극 사이에 개재된 게이트 절연막; 그리고
    상기 반도체층 상에 제공되어, 상기 게이트 전극을 덮는 층간 절연막을 포함하되,
    상기 층간 절연막은 상기 반도체층의 상기 제1 단부 및 상기 제2 단부와 수직적으로 중첩되지 않고,
    상기 도전라인은 상기 층간 절연막과 이격되며, 접촉하지 않고,
    상기 도전라인은 상기 제2 전극과 수직적으로 중첩되지 않고,
    상기 반도체층, 상기 제1 전극 및 상기 제2 전극은 공면을 가지는 트랜지스터.
  2. 제 1항에 있어서,
    상기 반도체층의 하면은 상기 제1 전극의 최하면 및 상기 제2 전극의 최하면과 동일한 레벨을 가지는 트랜지스터.
  3. 제 1항에 있어서,
    상기 제1 전극은 상기 제2 전극과 대향되는 위치에 배치되며, 상기 제2 전극과 대칭되는 형상을 가지는 트랜지스터.
  4. 제 1항에 있어서,
    상기 제1 전극은 상기 제2 전극과 동일한 물질을 포함하는 트랜지스터.
  5. 삭제
  6. 제 1항에 있어서,
    상기 제1 전극은 상기 도전라인보다 상기 층간 절연막에 인접하여 배치되는 트랜지스터.
  7. 제 1항에 있어서,
    상기 반도체층은 소스 영역, 드레인 영역, 및 채널 영역을 포함하되,
    상기 소스 영역 및 상기 드레인 영역 중에서 어느 하나는 상기 일 측면으로부터 연장되고, 다른 하나는 상기 타 측면으로부터 연장되며,
    상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 개재되는 트랜지스터.
  8. 제 1항에 있어서,
    상기 도전라인, 상기 제1 전극, 상기 제2 전극, 및 상기 게이트 전극을 덮는 패시베이션층을 더 포함하는 트랜지스터.
  9. 반도체층을 포함하는 기판을 제공하는 것;
    상기 반도체층의 코어에 대응되는 위치에 게이트 절연막 및 게이트 전극을 형성하는 것;
    상기 게이트 전극을 덮되, 상기 반도체층의 양 측면을 노출시키는 층간절연막을 형성하는 것;
    상기 기판을 따라 연장되며, 상기 반도체층의 양 측면과 접촉하는 전극층을 형성하는 것;
    상기 전극층을 덮는 도전층을 형성하는 것;
    상기 전극층을 패터닝하여, 제1 전극 및 상기 제1 전극과 이격된 제2 전극을 형성하는 것; 그리고
    상기 제2 전극 상의 도전층을 제거하여, 상기 제1 전극 상에 도전라인을 형성하는 것을 포함하되,
    상기 제1 전극은 상기 반도체층의 일 측면과 접촉하며,
    상기 제2 전극은 상기 반도체층의 타 측면과 접촉하고, 상기 반도체층 및 상기 제1 전극과 공면을 가지는 트랜지스터 제조방법.
  10. 제 9항에 있어서,
    상기 전극층의 하면은 상기 반도체층의 하면과 동일한 레벨을 가지는 트랜지스터 제조방법.
  11. 제 9항에 있어서,
    상기 제1 전극은 상기 제2 전극과 대칭되는 형상을 가지는 트랜지스터 제조방법.
  12. 제 9항에 있어서,
    상기 전극층을 패터닝하는 것은:
    상기 게이트 전극에 대응되는 위치 상에 제공된 상기 전극층을 제거하는 것을 포함하는 트랜지스터 제조방법.

  13. 제 9항에 있어서,
    상기 층간절연막을 형성하는 것은:
    상기 기판, 상기 반도체층, 및 상기 게이트 전극을 덮는 절연막을 형성하는 것;
    상기 절연막을 열처리하여, 상기 반도체층에 채널 영역, 소스 영역, 및 드레인 영역을 형성하는 것; 그리고
    상기 절연막의 일부를 제거하여 상기 소스 영역 및 상기 드레인 영역을 노출시키는 것을 포함하되,
    상기 드레인 영역 및 상기 드레인 영역 중에서 어느 하나는 상기 반도체층의 일 측면으로부터 연장되며, 다른 하나는 상기 반도체층의 타 측면으로부터 연장되고,
    상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 개재되는 트랜지스터 제조방법.
  14. 제 9항에 있어서,
    상기 도전라인, 상기 층간절연막, 및 상기 제2 전극을 덮는 패시베이션층을 형성하는 것; 그리고
    상기 패시베이션층을 관통하는 오프닝을 형성하여, 상기 도전라인의 일부를 노출시키는 것을 더 포함하는 트랜지스터 제조방법.
  15. 제 1항에 있어서,
    상기 제1 전극은 투명 전도성 산화물을 포함하고,
    상기 제2 전극은 투명 전도성 산화물을 포함하고,
    상기 도전라인은 구리(Cu), 은(Ag), 몰리브덴, 알루미늄, 또는 이들의 합금을 포함하는 트랜지스터.
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