KR102183920B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 표시판을 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하고 게이트 전극을 포함하는 게이트선, 상기 기판 위에 위치하는 반도체층, 상기 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층, 상기 소스 전극 및 상기 드레인 전극 사이의 채널 영역 위에 위치하는 제1 보호막, 상기 제1 보호막, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제2 보호막을 포함하고, 상기 채널 영역 위에 위치하는 상기 제1 보호막의 폭은 상기 소스 전극 및 상기 드레인 전극 사이의 거리와 동일하거나 작다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
산화물 반도체를 포함하는 채널층을 안정화하기 위해 플라즈마 전처리를 할 수 있는데, 이 때 표면에 드러난 배선 물질과의 반응으로 채널층이 오염되어 박막 트랜지스터 특성이 열화되는 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 박막 트랜지스터 특성을 안정화하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하고 게이트 전극을 포함하는 게이트선, 상기 기판 위에 위치하는 반도체층, 상기 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층, 상기 소스 전극 및 상기 드레인 전극 사이의 채널 영역 위에 위치하는 제1 보호막, 상기 제1 보호막, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제2 보호막을 포함하고, 상기 채널 영역 위에 위치하는 상기 제1 보호막의 폭은 상기 소스 전극 및 상기 드레인 전극 사이의 거리와 동일하거나 작다.
상기 기판은 상기 채널 영역 위에 위치하는 상기 제1 보호막에 대응하는 제1 영역, 상기 데이터 배선층에 대응하는 제2 영역 및 상기 제1 영역과 상기 제2 영역을 제외한 나머지 영역인 제3 영역을 포함하고, 상기 제1 보호막은 상기 제1 영역 및 상기 제3 영역에 위치할 수 있다.
상기 제1 영역 및 상기 제3 영역에서 상기 제1 보호막과 상기 제2 보호막의 이중막이 위치하고, 상기 제2 영역에서 상기 제2 보호막의 단일막이 위치할 수 있다.
상기 데이터 배선층은 구리를 포함하는 주배선층을 포함하고, 상기 주배선층은 상기 제2 보호막과 접촉할 수 있다.
상기 제2 보호막 위에 위치하는 화소 전극을 더 포함하고, 상기 제2 보호막에 접촉 구멍이 형성되고, 상기 접촉 구멍을 통해 상기 화소 전극과 상기 드레인 전극이 전기적으로 연결될 수 있다.
상기 반도체층은 산화물 반도체를 포함하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질로 형성될 수 있다.
상기 반도체층은 비정질 반도체를 포함하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질 또는 질화물을 포함하는 절연 물질로 형성될 수 있다.
상기 제3 영역에 위치하는 상기 제1 보호막과 상기 반도체층은 서로 이격될 수 있다.
상기 제3 영역에 위치하는 상기 제1 보호막과 상기 반도체층이 서로 이격되어 있는 부분을 상기 데이터 배선층이 덮을 수 있다.
상기 제1 보호막은 상기 채널 영역에 섬형(island)으로 형성될 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 물질층, 데이터 배선 물질층을 형성하는 단계, 상기 데이터 배선 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층과 상기 반도체 물질층을 식각하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 반도체 물질층 위에 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 배선층을 형성하는 단계, 상기 제2 감광막 패턴 위 그리고 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역 위에 제1 보호막을 형성하는 단계 그리고 상기 제2 감광막 패턴을 리프트 오프(lift off)하여 상기 제2 감광막 패턴 위에 위치하는 상기 제1 보호막을 제거하는 단계를 포함한다.
상기 데이터 배선층은 상기 제2 감광막 패턴 하단에서 수평 방향 안쪽으로 함몰되도록 형성할 수 있다.
상기 제1 보호막을 형성하는 단계 이전에 산소를 포함하는 플라즈마 전처리를 하는 단계를 더 포함할 수 있다.
상기 산소를 포함하는 플라즈마 전처리를 하는 단계는 상기 제2 감광막 패턴이 상기 데이터 배선층을 덮고 있는 상태에서 수행할 수 있다.
상기 제1 보호막을 형성하는 단계에서 상기 제1 보호막은 상기 채널 영역 및 상기 데이터 배선층이 위치하는 부분을 제외한 나머지 영역에도 형성할 수 있다.
상기 제2 감광막 패턴을 리프트 오프한 후에 상기 제1 보호막, 상기 소스 전극 및 상기 드레인 전극 위에 제2 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 제2 보호막 위에 화소 전극을 형성하는 단계를 더 포함하고, 상기 제2 보호막에 접촉 구멍이 형성되고, 상기 접촉 구멍을 통해 상기 화소 전극과 상기 드레인 전극이 전기적으로 연결할 수 있다.
상기 데이터 배선층은 구리를 포함하는 주배선층을 포함하도록 형성하고, 상기 주배선층은 상기 제2 보호막과 접촉하도록 형성할 수 있다.
상기 반도체 물질층은 산화물 반도체로 형성하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질로 형성할 수 있다.
상기 반도체 물질층은 비정질 반도체로 형성하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질 또는 질화물을 포함하는 절연 물질로 형성할 수 있다.
본 발명의 일실시예에 따르면, 산화물 반도체를 포함하는 채널층을 안정화하기 위한 플라즈마 전처리시에 배선 물질이 포토 마스크 하단 안쪽으로 들어가 있다. 따라서, 플라즈마 전처리시에 발생하는 금속 산화물 형성 및 채널층 오염을 방지하여 박막 트랜지스터 특성을 안정화할 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 3 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다. 도 1은 하나의 화소를 도시한 것이고, 본 실시예에서 이러한 화소 구조가 상하좌우로 반복 배치될 수 있다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출된 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 제1층(121p, 124p) 및 제2층(121q, 124q)으로 이루어진 이중막 구조를 가질 수 있다. 제1층(121p, 124p) 및 제2층(121q, 124q)은 각각 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈늄(Ta), 망간(Mn) 등으로 이루어질 수 있다.
또한, 제1층(121p, 124p) 및 제2층(121q, 124q)은 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다. 본 실시예에서는 게이트선(121) 및 게이트 전극(124)이 이중막으로 형성되는 것으로 설명하였으나, 여기에 한정되지 않고 단일막 또는 삼중막 형태로 형성될 수 있다.
게이트 전극(124) 위에는 산화 규소 또는 질화 규소 따위의 절연 물질로 만들어진 게이트 절연막(140)이 위치한다.
게이트 절연막(140) 위에는 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 데이터선(171)과 중첩하는 부분에서 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
반도체층(151)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함하는 산화물일 수 있다. 하지만, 반도체층은 산화물 반도체에 한정되지 않고, 비정질 규소를 포함하거나 결정질 규소를 포함할 수 있다.
반도체층(151) 위에는 복수의 데이터선(171)과 데이터선(171)에 연결된 복수의 소스 전극(173) 및 복수의 드레인 전극(175)을 포함하는 데이터 배선층(171, 173, 175)이 위치한다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)이 위치하는 부분에 U자 형상을 가지는 복수의 소스 전극(173)과 연결된다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 도 1 및 도 2에서 도시한 소스 전극(173) 및 드레인 전극(175)의 모양은 예시이고, 변형 가능하다.
데이터 배선층(171, 173, 175)은 배리어층(171p, 173p, 175p) 및 주배선층(171q, 173q, 175q)의 이중막 구조를 가진다. 배리어층(171p, 173p, 175p)은 구리 합금으로 이루어져 있고, 주배선층(171q, 173q, 175q)은 구리와 같이 저저항 물질로 형성되어 있다.
본 실시예와 달리, 주배선층(171q, 173q, 175q) 위에 몰리브덴, 티타늄, 아연 산화물 등의 캐핑층이 위치하여 배리어층(171p, 173p, 175p), 주배선층(171p, 173q, 175r) 및 캐핑층의 삼중막으로 형성될 수 있다.
배리어층(171p, 173p, 175p)은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 니오븀(Nb), 니켈(Ni) 또는 이것들의 적어도 하나와 구리의 합금으로 형성될 수 있다.
반도체층(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이에 소스 전극(173) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 소스 전극(173), 드레인 전극(175) 및 데이터선(171)과 실질적으로 동일한 평면 패턴을 가진다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널 영역은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
소스 전극(173)과 드레인 전극(175) 사이에 소스 전극(173) 및 드레인 전극(175)으로 가리지 않고 노출된 반도체층의 돌출부(154) 부분 위에는 제1 보호막(180a)이 형성되어 있다. 채널 영역은 소스 전극(173) 및 드레인 전극(175)으로 가리지 않고 노출된 반도체층의 돌출부(154) 부분을 포함한다. 따라서, 제1 보호막(180a)은 채널 영역에 위치한다고 볼 수 있다.
제1 보호막(180a)은 산화물을 포함하는 절연 물질, 질화물을 포함하는 절연 물질 또는 산질화물을 포함하는 절연 물질 따위의 무기 절연물 등으로 형성할 수 있다. 반도체층(151)이 산화물 반도체로 형성되는 경우에 제1 보호막(180a)은 산화물을 포함하는 절연 물질로 형성하는 것이 바람직하다. 본 실시예에서 산화물을 포함하는 절연 물질은 규소 산화물 또는 알루미늄 산화물 등을 사용할 수 있다.
본 실시예에서 제1 보호막(180a)은 채널 영역 위에 섬형(island shape)으로 형성될 수 있다. 여기서, 채널 영역 위에 위치하는 제1 보호막(180a)의 폭은 도 2에 도시한 바와 같이 소스 전극(173)과 드레인 전극(175) 사이의 거리와 실질적으로 동일하거나 작을 수 있다. 또한, 제1 보호막(180a)의 높이는 소스 전극(173) 또는 드레인 전극(175)의 높이보다 낮을 수 있다.
본 실시예에서 기판(110)은 소스 전극(173) 및 드레인 전극(175)으로 가리지 않고 노출된 반도체층의 돌출부(154) 부분 위 또는 채널 영역에 위치하는 제1 보호막(180a)에 대응하는 제1 영역(X), 데이터 배선층(171, 173, 175)에 대응하는 제2 영역(Y) 및 제1 영역(X)과 제2 영역(Y)을 제외한 나머지 부분에 대응하는 제3 영역(Z)을 포함한다.
제1 보호막(180a)은 제1 영역(X)뿐만 아니라 제3 영역(Z)에도 위치한다. 전술한 바와 같이 제1 영역(X)에서 제1 보호막(180a)은 섬형(island shape)으로 형성되기 때문에 제3 영역(Z)에 위치하는 제1 보호막(180a)과는 분리 및 이격될 수 있다.
제3 영역(Z)에는 데이터 배선층(171, 173, 175)이 형성되어 있지 않기 때문에 게이트 절연막(140) 바로 위에 제1 보호막(180a)이 위치할 수 있다. 도 2에 도시한 바와 같이 제3 영역(Z)에 위치하는 제1 보호막(180a)은 반도체층(151)과 접촉할 수 있으나, 다른 변형된 실시예에서 공정 조건을 달리하여 제3 영역(Z)에 위치하는 제1 보호막(180a)과 이웃하는 반도체층(151)이 이격되어 위치할 수 있다.
제1 보호막(180a), 소스 전극(173) 및 드레인 전극(175) 위에 제2 보호막(180b)이 위치한다. 제2 보호막(180b)은 접촉 구멍(185)이 형성된 부분을 제외하고 기판(110)을 실질적으로 전면적으로 덮을 수 있다.
제2 보호막(180b)은 제1 보호막(180a)과 마찬가지로 산화물을 포함하는 절연 물질, 질화물을 포함하는 절연 물질 또는 산질화물을 포함하는 절연 물질 따위의 무기 절연물 등으로 형성할 수 있다.
본 실시예에서 기판(110)의 제1 영역(X) 및 제3 영역(Z)에서 제1 보호막(180a)과 제2 보호막(180b)의 이중막이 위치하고, 제2 영역(Y)에서 제2 보호막(180b)의 단일막이 위치할 수 있다. 제2 보호막(180b)은 주배선층(171q, 173q, 175q)과 접촉할 수 있다.
제2 보호막(180b)에는 드레인 전극(175)의 일단을 드러내는 복수의 접촉 구멍(185)이 형성되어 있다.
제2 보호막(180b) 위에는 복수의 화소 전극(191)이 위치한다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적, 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 액정 표시 장치에 적용하는 경우에는 데이터 전압이 인가된 화소 전극(191)이 공통 전압을 인가 받는 공통 전극(도시하지 않으며, 대향 표시판에 형성되거나 박막 트랜지스터 표시판에 형성될 수 있음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
이하에서는 도 3 내지 도 10을 참고하여, 앞에서 설명한 박막 트랜지스터 표시판을 제조하는 방법에 대한 일실시예를 설명하기로 한다. 하기에 설명하는 실시예는 제조 방법의 일실시예로 다른 형태로 변형 실시 가능하다.
도 3 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다. 도 3 내지 도 11은 도 1의 절단선 II-II를 따라 자른 단면도를 순서대로 나타낸 것이다.
도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 도 1, 2에서 설명한 게이트 배선용 물질을 스퍼터링 방법 등을 이용하여 적층한 후에 이를 패터닝하여 게이트선(121) 및 게이트 전극(124)을 형성한다.
도 4를 참고하면, 게이트 전극(124) 위에 게이트 절연막(140), 반도체 물질층(150), 배리어 물질층(170p) 및 주배선 물질층(170q)을 포함하는 데이터 배선 물질층(170p, 170q)을 적층한다.
반도체 물질층(150)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한 물질로 형성할 수 있다. 배리어 물질층(170)은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 니오븀(Nb), 니켈(Ni) 또는 이것들의 적어도 하나와 구리의 합금으로 형성할 수 있다. 주배선 물질층(170q)은 구리와 같이 저저항 물질로 형성할 수 있다.
주배선 물질층(170q) 위에 감광막(photo resist)을 형성한 후 패터닝하여 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 두꺼운 제1 부분(50a)과 상대적으로 얇은 제2 부분(50b)을 가진다. 제1 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛을 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 부분(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응한다.
도 5를 참고하면, 제1 감광막 패턴(50)을 마스크로 하여 배리어 물질층(170p), 주배선 물질층(170q), 및 반도체 물질층(150)을 동시에 식각한다. 여기에서 사용하는 식각액은 배리어 물질층(170p), 주배선 물질층(170q), 및 반도체 물질층(150)을 함께 식각할 수 있는 식각액(etchant)를 사용할 수 있다.
도 6을 참고하면, 에치백(etch back)을 하여 제1 감광막 패턴(50)의제2 부분(50b)를 제거한다. 이 때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 제2 감광막 패턴(51)이 형성된다. 제2 감광막 패턴(51)은 도 5에서의 제1 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A', B', C')에 형성되어 있다.
도 7을 참고하면, 제2 감광막 패턴(51)을 마스크로 하여 제2 감광막 패턴(51)으로 덮이지 않은 노출된 영역(A')에 위치하는 배리어 물질층(170p) 및 주배선 물질층(170q)을 식각한다. 여기서 사용하는 식각액은 도 5에서 사용하는 식각액과 다른 식각액을 사용하여야 한다. 왜냐하면, 제2 감광막 패턴(51)으로 덮이지 않은 노출된 영역(A')의 반도체 물질층(150)이 식각되지 않아야 하기 때문이다.
이 때, 배리어 물질층(170p) 및 주배선 물질층(170q)이 식각되어 노출된 반도체층의 돌출부(154)를 사이에 두고 분리된 소스 전극(173) 및 드레인 전극(175)을 형성하고, 반도체층(151)과 중첩되는 부분에 소스 전극(173)과 연결되는 데이터선(171)을 형성한다. 또한, 반도체 물질층(150)의 상부면이 노출되면서 채널 영역을 포함하는 반도체층의 돌출부(154)가 형성된다.
이처럼 두께가 다른 감광막 패턴을 이용하면, 반도체층(151)의 돌출부(154)는 채널 영역을 제외하고 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층(171, 173, 175)과 실질적으로 동일한 평면 패턴을 갖는다.
본 실시예에서, 데이터 배선층(171, 173, 175)의 가장자리 경계는 제2 감광막 패턴(51) 하단에서 수평 방향을 따라 안쪽으로 함몰될 수 있다. 제2 감광막 패턴(51)이 데이터 배선층(171, 173, 175)을 넓게 덮고 있는 상태에서 산소를 포함하는 플라즈마 전처리 공정을 수행할 수 있다. 이러한 산소를 포함하는 플라즈마 전처리 공정을 수행하여 반도체층(151)에서 산소 결핍 결함(Oxygen Vacancy Defect)을 채워줌으로써 채널 영역을 안정화시킬 수 있다. 본 실시예에서 산소를 포함하는 플라즈마 전처리는 질소 산화물을 포함하는 플라즈마 전처리일 수 있다.
그 다음, 도 8을 참고하면 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역 위에 제1 보호막(180a)을 형성한다. 여기서 제1 보호막(180a)은 섬형(island shape)으로 형성될 수 있다. 이 때, 제2 감광막 패턴(51) 위에도 채널 영역 위에 형성된 제1 보호막(180a)과 분리된 형태로 제1 보호막(180a)이 형성될 수 있다.
도 9를 참고하면, 제2 감광막 패턴(51)을 리프트 오프(lift off) 공정을 이용하여 제거할 수 있다. 제2 감광막 패턴(51)을 리프트 오프 하면서 제2 감광막 패턴(51) 위에 형성되어 있던 제1 보호막(180a)도 제거될 수 있다. 따라서, 제1 보호막(180a)은 채널 영역과 제2 감광막 패턴(51)으로 덮여 있지 않았던 영역에만 형성될 수 있다.
도 10을 참고하면, 제1 보호막(180a), 소스 전극(173) 및 드레인 전극(175) 위에 제2 보호막(180b)을 형성한다. 제2 보호막(180b)은 기판(110) 위에 전면적으로 형성할 수 있다.
그 다음, 도 11을 참고하면, 감광막 패턴을 이용하여 제2 보호막(180)에 드레인 전극(175)을 노출시키는 접촉 구멍(185)을 형성한다. 이후 반도체층(151)의 특성을 개선시키기 위해 열처리를 할 수 있다.
그 다음, ITO 또는 IZO와 같은 투명 도전체를 적층하고 패터닝하여 노출된 드레인 전극(175)과 전기적으로 접촉하는 화소 전극(191)을 형성하여 도 2에 도시한 바와 같은 박막 트랜지스터 표시판을 형성한다.
도 12는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 12에서 설명하려는 실시예는 도 1 및 도 2에서 설명한 실시예와 대부분 동일하다. 이하에서는 도 1, 2의 실시예와 차이가 있는 부분에 대해서 설명하기로 한다.
도 12를 참고하면, 반도체층(154)은 섬형으로 게이트 전극(124)에 대응하는 부분에만 위치하고, 데이터선(171)과 중첩하는 부분을 선형으로 형성된 반도체층은 생략될 수 있다. 반도체층(154)의 가장자리 측벽은 데이터선(171) 또는 소스 전극(173)에 의해 덮이고, 또 다른 반도체층(154)의 사장자리 측벽은 드레인 전극(175)에 의해 덮일 수 있다.
본 실시예에서 제3 영역(Z)에 위치하는 제1 보호막(180a)과 반도체층(154)은 서로 이격되어 있고, 이격된 부분을 데이터 배선층(171, 173, 175)이 덮을 수 있다.
이상에서 설명한 차이점 외에 도 1 및 도 2의 실시예에서 설명한 내용은 본 실시예에 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
121 게이트선 124 게이트 전극
154 반도체층 171 데이터선
173 소스 전극 175 드레인 전극
180a 제1 보호막 180b 제2 보호막
191 화소 전극

Claims (20)

  1. 기판,
    상기 기판 위에 위치하고 게이트 전극을 포함하는 게이트선,
    상기 기판 위에 위치하는 반도체층,
    상기 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층,
    상기 소스 전극 및 상기 드레인 전극 사이의 채널 영역 위에 위치하는 제1 보호막,
    상기 제1 보호막, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제2 보호막을 포함하고,
    상기 채널 영역 위에 위치하는 상기 제1 보호막의 폭은 상기 소스 전극 및 상기 드레인 전극 사이의 거리와 동일하거나 작으며,
    상기 기판은 상기 채널 영역 위에 위치하는 상기 제1 보호막에 대응하는 제1 영역, 상기 데이터 배선층에 대응하는 제2 영역 및 상기 제1 영역과 상기 제2 영역을 제외한 나머지 영역인 제3 영역을 포함하고,
    상기 제1 보호막은 상기 제1 영역 및 상기 제3 영역에 위치하는 박막 트랜지스터 표시판.
  2. 삭제
  3. 제1항에서,
    상기 제1 영역 및 상기 제3 영역에서 상기 제1 보호막과 상기 제2 보호막의 이중막이 위치하고, 상기 제2 영역에서 상기 제2 보호막의 단일막이 위치하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 데이터 배선층은 구리를 포함하는 주배선층을 포함하고, 상기 주배선층은 상기 제2 보호막과 접촉하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제2 보호막 위에 위치하는 화소 전극을 더 포함하고,
    상기 제2 보호막에 접촉 구멍이 형성되고, 상기 접촉 구멍을 통해 상기 화소 전극과 상기 드레인 전극이 전기적으로 연결되는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 반도체층은 산화물 반도체를 포함하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질로 형성된 박막 트랜지스터 표시판.
  7. 제5항에서,
    상기 반도체층은 비정질 반도체를 포함하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질 또는 질화물을 포함하는 절연 물질로 형성된 박막 트랜지스터 표시판.
  8. 제5항에서,
    상기 제3 영역에 위치하는 상기 제1 보호막과 상기 반도체층은 서로 이격되어 있는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 제3 영역에 위치하는 상기 제1 보호막과 상기 반도체층이 서로 이격되어 있는 부분을 상기 데이터 배선층이 덮는 박막 트랜지스터 표시판.
  10. 제1항에서,
    상기 제1 보호막은 상기 채널 영역에 섬형(island)으로 형성되어 있는 박막 트랜지스터 표시판.
  11. 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체 물질층, 데이터 배선 물질층을 형성하는 단계,
    상기 데이터 배선 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 데이터 배선 물질층과 상기 반도체 물질층을 식각하는 단계,
    상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 상기 반도체 물질층 위에 소스 전극, 드레인 전극 및 데이터선을 포함하는 데이터 배선층을 형성하는 단계,
    상기 제2 감광막 패턴 위 그리고 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역 위에 제1 보호막을 형성하는 단계 그리고
    상기 제2 감광막 패턴을 리프트 오프(lift off)하여 상기 제2 감광막 패턴 위에 위치하는 상기 제1 보호막을 제거하는 단계를 포함하며,
    상기 제1 보호막을 형성하는 단계에서 상기 제1 보호막은 상기 채널 영역 및 상기 데이터 배선층이 위치하는 부분을 제외한 나머지 영역에도 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 데이터 배선층은 상기 제2 감광막 패턴 하단에서 수평 방향 안쪽으로 함몰되도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 제1 보호막을 형성하는 단계 이전에 산소를 포함하는 플라즈마 전처리를 하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 산소를 포함하는 플라즈마 전처리를 하는 단계는 상기 제2 감광막 패턴이 상기 데이터 배선층을 덮고 있는 상태에서 수행하는 박막 트랜지스터 표시판의 제조 방법.
  15. 삭제
  16. 제11항에서,
    상기 제2 감광막 패턴을 리프트 오프한 후에 상기 제1 보호막, 상기 소스 전극 및 상기 드레인 전극 위에 제2 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 제2 보호막 위에 화소 전극을 형성하는 단계를 더 포함하고,
    상기 제2 보호막에 접촉 구멍이 형성되고, 상기 접촉 구멍을 통해 상기 화소 전극과 상기 드레인 전극이 전기적으로 연결하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 데이터 배선층은 구리를 포함하는 주배선층을 포함하도록 형성하고, 상기 주배선층은 상기 제2 보호막과 접촉하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 반도체 물질층은 산화물 반도체로 형성하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제18항에서,
    상기 반도체 물질층은 비정질 반도체로 형성하고, 상기 제1 보호막은 산화물을 포함하는 절연 물질 또는 질화물을 포함하는 절연 물질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
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