KR102090458B1 - 어레이 기판 및 이의 제조방법 - Google Patents
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Abstract
본 발명은, 소자영역을 포함하는 화소영역이 정의된 기판 상의 전면에 형성된 무기절연물질로 이루어진 제 1 버퍼층과; 상기 제 1 버퍼층 위로 형성되며 절연특성을 갖는 금속산화물로 이루어진 제 2 버퍼층과; 상기 제 2 버퍼층 위로 상기 소자영역에 하나의 아일랜드 형태로 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 소스 영역 및 드레인 영역을 포함하여 형성된 산화물 반도체층과; 상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과; 상기 게이트 전극 위로 상기 소스 영역 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비하며 전면에 형성된 층간절연막과; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 상기 산화물 반도체층에 구비된 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함하는 어레이 기판 및 이의 제조 방법을 제공한다.
Description
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 및 안정성이 우수한 산화물 반도체층을 가지며 상기 산화물 반도체층 경계에서 이의 주면에 위치하는 버퍼층에 공극 발생이 억제되어 소스 및 드레인 전극의 쇼트 불량을 억제하는 동시에 박막트랜지스터의 면적을 최소화할 수 있는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.
도 1은 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면도이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 소자 영역(TrA)에는 게이트 전극(15)이 형성되어 있다.
또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다.
또한, 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다.
이때, 상기 소자영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 소자영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다.
이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극(36, 38) 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 최근에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하여 단일층 구조의 산화물 반도체층(63)을 구비한 박막트랜지스터가 개발되었다.
이러한 산화물 반도체층(63)을 구비한 박막트랜지스터(OTr)는 상기 산화물 반도체층(63)의 상부로 별도의 오믹콘택층을 형성하지 않아도 되므로 종래의 비정질 실리콘으로 이루어진 반도체층(도 1의 28)을 구비한 어레이 기판(도 1의 11)에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층(도 1의 26)을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터(OTr)의 특성 저하를 방지할 수 있다.
나아가 산화물 반도체층(63)은 비정질 실리콘의 반도체층(도 1의 28) 대비 캐리어의 이동도 특성이 수배 내지 십 수배 더 크므로 구동용 박막트랜지스터로서 동작하는데 더 유리한 장점을 갖는다.
이러한 산화물 반도체층(63)을 구비한 박막트랜지스터(OTr)는 상기 산화물 반도체층(63)이 가장 하부에 위치하는 코플라나(coplanar) 구조가 주로 이용되고 있다.
코플라나 구조를 갖는 박막트랜지스터(OTr)는 상기 박막트랜지스터(OTr) 자체에 발생되는 기생용량이 게이트 전극이 가장 하부에 형성되는 보텀 게이트 구조의 박막트랜지스터에 비해 작으므로 특히, 하나의 화소영역 내에 다수의 박막트랜지스터가 구비되는 유기전계 발광소자용 어레이 기판에 주로 이용되고 있다.
한편, 전술한 산화물 반도체층(63)을 구비한 코플라나 구조의 박막트랜지스터(OTr)를 구비한 어레이 기판(61)은 상기 산화물 반도체층(63)이 가장 하부에 위치하며 제조 공정 중에 기판이 100 내지 300℃ 정도의 노출됨에 의해 베이스를 이루는 기판(61)으로부터 발생될 수 있는 알카리 이온에 의한 상기 산화물 반도체층(63)의 특성이 저하되는 것을 방지하기 위해 기판(61) 상에 무기절연물질로 이루어진 버퍼층(62)을 형성한 후 이의 상부에 상기 산화물 반도체층(63)을 형성하고 있다.
이러한 구조적 특징을 갖는 종래의 산화물 반도체층(63)을 구비한 어레이 기판(61)의 경우, 상기 산화물 반도체층(63)의 상부에 게이트 절연막(66)을 형성하는 단계 및 게이트 전극(69) 외측으로 노출된 산화물 반도체층 부분(63b, 63c)에 대해 도체화 공정 진행 시 상기 게이트 절연막(66)과 동일한 무기절연물질로 이루어지는 상기 버퍼층(62)이 영향을 받아 손상되거나, 또는 상기 산화물 반도체층(63)과의 경계를 이루는 부분에서 큰 단차를 발생시키거나, 또는 과식각이 발생되어 상기 산화물 반도체층(63) 하부로 상기 버퍼층(62)이 역테이퍼 형태를 이루는 현상이 발생되고 있다.
이렇게 상기 버퍼층(62)이 상기 산화물 반도체층(63)의 경계에서 단차를 발생시키거나 역테이퍼 형태를 이루는 경우, 무기절연물질로 이루어진 층간절연막(72) 형성 시 상기 버퍼층(62)이 함께 식각됨으로서 상기 산화물 반도체층(63) 경계에 공극이 형성되고 이러한 공극 발생에 의해 층간절연막(72)의 스텝 커버리지를 악화시켜 상기 층간절연막(72) 상부에 형성되는 소스 전극(76) 및 드레인 전극(77)의 쇼트를 발생시키거나, 또는 게이트 배선(미도시)의 패터닝 시 식각액이 침투하여 산화물 반도체층(63) 자체 혹은 게이트 배선(미도시)을 손상시키는 문제가 발생되고 있다.
더욱이, 상기 층간절연막(72)에는 상기 산화물 반도체층(63)의 도체화된 영역(63b, 63c)을 각각 노출시키는 반도체층 콘택홀(74)이 구비되고 있는데, 이러한 반도체층 콘택홀(74)을 형성하는 과정에서 공정 오차에 의해 반도체층 콘택홀(74)이 산화물 반도체층(63)의 도체화된 부분(63b)에서 벗어나는 경우 또 다시 버퍼층(62)의 식각이 발생되어 상기 산화물 반도체층(63)과 단차를 이루거나 또는 버퍼층(62)이 상기 산화물 반도체층(63) 하부로 역테이퍼 형태를 이루게 된다.
따라서 이러한 문제를 억제하고자 상기 산화물 반도체층(63)을 공정 마진을 고려하여 충분히 넓게 형성함으로서 상기 반도체층 콘택홀(74)은 공정 오차가 발생되더라도 상기 산화물 반도체층의 도체화된 영역(63b, 63c) 상에 위치하도록 하고 있다.
하지만, 이렇게 산화물 반도체층(63)을 충분히 넓게 형성하는 경우, 산화물 반도체층(63)을 포함하는 박막트랜지스터(OTr)의 면적이 증가된다.
액정표시장치용 어레이 기판의 경우 각 화소영역(P)에는 하나의 박막트랜지스터만이 구비됨으로서 별 문제되지 않지만, 유기전계 발광소자용 어레이 기판은 전류구동을 하는 특성 상 전류값 보상을 통한 표시품질 향상을 위해 각 화소영역(P) 내에 스위칭 및 구동 박막트랜지스터와 최소 2개 이상의 전류 보상을 위한 박막트랜지스터를 더 필요로 하고 있다.
따라서, 박막트랜지스터가 하나의 화소영역 내에 다수 형성되어야 하므로 박막트랜지스터의 면적이 커지게 되면 설계 자유도가 작아지고 개구율이 저감되는 문제가 발생한다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 코플라나 구조를 이루면서도 산화물 반도체층 주변의 버퍼층 손상이 발생되지 않아 단차 또는 소스 및 드레인 전극의 쇼트를 발생을 억제할 수 있으며, 설계의 자유도를 높이고 면적을 저감시킬 수 있는 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 소자영역을 포함하는 화소영역이 정의된 기판 상의 전면에 형성된 무기절연물질로 이루어진 제 1 버퍼층과; 상기 제 1 버퍼층 위로 형성되며 절연특성을 갖는 금속산화물로 이루어진 제 2 버퍼층과; 상기 제 2 버퍼층 위로 상기 소자영역에 하나의 아일랜드 형태로 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 소스 영역 및 드레인 영역을 포함하여 형성된 산화물 반도체층과; 상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과; 상기 게이트 전극 위로 상기 소스 영역 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비하며 전면에 형성된 층간절연막과; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 상기 산화물 반도체층에 구비된 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함한다.
이때, 상기 무기절연물질은 산화실리콘(SiO2) 또는 질화실리콘(SiNx)이며, 상기 금속산화물은 알루미늄산화물(AlOx)인 것이 특징이다.
또한, 상기 산화물 반도체층은 동일한 폭을 갖는 바(bar) 형태를 이루거나, 또는 상기 액티브영역은 제 1 폭을 갖고 그 양 측에 위치하는 상기 소스 영역 및 드레인 영역 각각의 끝단은 상기 제 1 폭보다 작은 제 2 폭을 갖는 것이 특징이다.
그리고 상기 반도체층 콘택홀은 각각 상기 소스 영역의 일 끝단과 이의 주변에 위치하는 상기 제 2 버퍼층, 상기 드레인 영역의 일 끝단과 이의 주변에 위치하는 상기 제 2 버퍼층을 노출시키며 형성된 것이 특징이며, 상기 게이트 절연막과 상기 층간절연막은 상기 무기절연물질로 이루어진 것이 특징이다.
또한, 상기 제 2 버퍼층 위로 상기 화소영역의 경계에 상기 게이트 절연막을 개재하여 일방향으로 연장하며 형성된 게이트 배선과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 게이트 배선과 교차하며 형성된 데이터 배선과; 상기 소스 전극 및 드레인 전극 위로 전면에 형성되며 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비한 보호층과; 상기 보호층 위로 상기 각 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극을 포함한다.
그리고 상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 것이 특징이다.
본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 소자영역을 포함하는 화소영역이 정의된 기판 상의 전면에 무기절연물질로 이루어진 제 1 버퍼층을 형성하는 단계와; 상기 제 1 버퍼층 위로 절연특성을 갖는 금속산화물로 이루어진 제 2 버퍼층을 형성하는 단계와; 상기 제 2 버퍼층 위로 상기 소자영역에 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층의 중앙부에 순차 적층된 형태로 게이트 절연막과 게이트 전극을 형성하는 단계와; 상기 게이트 전극 외측으로 노출된 상기 산화물 반도체층을 도체화하여 소스 영역 및 드레인 영역을 이루도록 하는 단계와; 상기 게이트 전극 위로 상기 소스 영역 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 상기 산화물 반도체층에 구비된 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
이때, 상기 제 1 버퍼층 위로 절연특성을 갖는 금속산화물로 이루어진 상기 제 2 버퍼층을 형성하는 단계는, 상기 제 1 버퍼층 위로 산화되면 절연특성을 갖는 금속물질을 전면에 증착하여 제 1 두께의 버퍼금속층을 형성하는 단계와; 상기 버퍼금속층이 형성된 기판에 대해 열처리를 실시하여 상기 버퍼금속층을 산화시키는 단계를 포함하며, 상기 제 1 두께는 10 내지 50Å인 것이 특징이다.
또한, 상기 제 1 버퍼층 위로 절연특성을 갖는 금속산화물로 이루어진 상기 제 2 버퍼층을 형성하는 단계는, 상기 제 1 버퍼층이 형성된 기판에 대해 RF(Radio Frequency) 스퍼터링을 진행하여 제 2 두께의 금속산화물을 증착함으로서 상기 제 2 버퍼층을 이루도록 하는 단계를 포함하며, 이때, 상기 제 2 두께는 10 내지 300Å인 것이 특징이다.
그리고 상기 금속산화물은 알루미늄산화물(AlOx)인 것이 바람직하다.
또한, 상기 산화물 반도체층은 동일한 폭을 갖는 바(bar) 형태를 이루도록 형성하거나, 또는 상기 액티브영역은 제 1 폭을 갖고 그 양 측에 위치하는 상기 소스 영역 및 드레인 영역 각각의 끝단은 상기 제 1 폭보다 작은 제 2 폭을 갖도록 형성하는 것이 특징이다.
이때, 상기 반도체층 콘택홀은 각각 상기 소스 영역의 일 끝단과 이의 주변에 위치하는 상기 제 2 버퍼층, 상기 드레인 영역의 일 끝단과 이의 주변에 위치하는 상기 제 2 버퍼층을 노출시키도록 형성하는 것이 특징이다.
그리고 상기 게이트 절연막과 상기 층간절연막은 상기 무기절연물질로 이루어진 것이 특징이다.
또한, 상기 게이트 절연막과 게이트 전극을 형성하는 단계는 제 2 버퍼층 위로 상기 화소영역의 경계에 상기 게이트 절연막을 개재하여 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 화소영역의 경계에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함하며, 상기 소스 전극 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 각 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
본 발명은, 공정 오차가 발생된다 하더라도 층간절연막에 구비되는 반도체층 콘택홀이 상기 산화물 반도체층의 소스 영역 또는 드레인 영역과 완전 중첩하도록 오차 마진을 반영하여 상기 산화물 반도체층의 면적을 충분히 크게 형성할 필요가 없으므로 이러한 공정 오차를 반영한 마진없이 상기 산화물 반도체층을 형성함으로서 종래의 어레이 기판 대비 박막트랜지스터의 면적을 저감시킬 수 있으며, 이에 의해 각 화소영역의 개구율이 증가되는 효과를 갖는다.
나아가, 게이트 절연막과 층간절연막 패터닝 시 드라이 에칭에 의해 버퍼층이 전혀 영향을 받지 않으므로 산화물 반도체층 경계에 위치하는 버퍼층의 단차가 확대되거나 또는 공극이 형성됨에 의한 게이트 배선 또는 산화물 반도체층의 침식, 소스 전극 및 드레인 전극의 쇼트 등이 원천적으로 방지되는 효과를 갖는다.
도 1은 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 본 발명의 실시예에 따른 어레이 기판의 소자영역 및 비교예로서 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 소자영역을 각각 도시한 평면도.
도 5a 내지 도 5j는 본 발명의 실시예에 따른 코플라나 구조의 산화물 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 본 발명의 실시예에 따른 어레이 기판의 소자영역 및 비교예로서 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 소자영역을 각각 도시한 평면도.
도 5a 내지 도 5j는 본 발명의 실시예에 따른 코플라나 구조의 산화물 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이다. 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(TrA)이라 정의한다.
본 발명의 실시예에 따른 어레이 기판(101)은 베이스를 이루는 유리 또는 플라스틱 재질의 투명한 절연기판(101) 상의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 1 버퍼층(102)이 구비되고 있으며, 상기 제 1 버퍼층(102) 상부로 10Å 내지 300Å정도의 두께를 가지며 절연특성을 갖는 금속산화물 예를들면 알루미늄 산화물(AlOx)로 이루어진 제 2 버퍼층(104)이 형성되어 있는 것이 특징이다.
이때, 상기 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 상기 제 1 버퍼층(102)은 특히 유리 재질의 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 박막트랜지스터(Tr)의 구성요소 형성을 위한 단위 공정 진행 시 열이 가해지는 경우, 상기 기판(101) 외부로 용출될 수 있는데, 이러한 알칼리 이온에 의해 산화물 반도체층의 막질 특성이 저하되는 것을 방지하기 위해 형성하는 것이다.
이렇게 기판(101)으로부터 용출되는 상기 알카리 이온은 산화실리콘(SiO2) 또는 질화실리콘(SiNx)의 무기절연물질에 의해 가장 효과적으로 억제할 수 있으므로 상기 제 1 버퍼층(102)은 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 형성한 것이다.
그리고, 금속산화물로 이루어진 상기 제 2 버퍼층(104)은 추후 형성되는 게이트 절연막(110)과 층간절연막(125)의 패터닝 시 이와 동일한 재질로 이루어진 상기 제 1 버퍼층(102)이 영향을 받아 식각되는 것을 억제시키기 위해 형성한 것이다. 즉, 상기 제 2 버퍼층(104)은 게이트 절연막(110)과 층간절연막(125)의 패터닝시 상기 제 1 버퍼층(104)을 식각액이나 식각가스로부터 블로킹함으로써, 제 1 버퍼층(102)의 식각을 방지하는 식각방지층으로서 작용한다.
본 발명의 실시예에 따른 어레이 기판(101)의 경우 절연특성을 갖는 금속산화물로 이루어진 상기 제 2 버퍼층(104)이 형성됨으로서 이의 상부로 무기절연물질로 이루어진 게이트 절연막(110)과 층간절연막(125) 패터닝 시 함께 식각됨으로서 발생되는 단차 크기 증가 또는 산화물 반도체층(106) 주변에서의 공극 형성 등의 문제를 원천적으로 억제할 수 있다.
이는 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 재질의 절연층은 통상 드라이 에칭을 진행하여 원하는 형태로 패터닝하게 되는데, 이러한 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 재질의 절연층의 경우, CF4, CF3, CF2 등의 반응가스를 이용하여 드라이 에칭을 진행하게 되므로, 이러한 반응가스에는 상기 금속산화물은 전혀 반응하지 않고, 나아가 리액티브(reactive) 이온에 의한 물리적 반응 또한 발생되지 않기 때문이다.
한편, 금속산화물로 이루어진 상기 제 2 버퍼층(104) 위로 각 소자영역(TrA)에는 그 중앙부 즉 게이트 전극(115)이 형성된 부분에 대응해서는 도체화 처리가 이루어지지 않은 액티브 영역(106a)이 구비되며, 상기 액티브 영역(106a) 양측으로 각각 도체화 처리되어 도체화된 소스 영역(106b) 및 드레인 영역(106c)으로 이루어진 산화물 반도체층(106)이 구비되고 있다.
이때, 상기 산화물 반도체층(106)은 일정한 폭을 갖는 바(bar) 형태를 이룰 수도 있고, 박막트랜지스터(Tr)의 면적을 더욱 줄이기 위해 상기 산화물 반도체층(106)은 그 양끝단의 폭이 중앙부의 폭 대비 작은 크기를 갖는 구성을 이룰 수도 있다.
이러한 구성을 갖는 산화물 반도체층(106)은 산화물 반도체 물질 예를들면, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어지는 것이 특징이다.
이러한 산화물 반도체 물질은 도체화 공정 일례로 특정 반응가스 예를들면 불활성 가스인 헬륨(He) 또는 아르곤(Ar)을 포함하는 반응 분위기에서의 플라즈마 공정 진행에 의해 도전 특성이 향상되는 것이 특징이다.
다음, 상기 액티브 영역(106a)과 도체화 된 소스 영역(106b) 및 드레인 영역(106c)으로 이루어진 상기 산화물 반도체층(106)의 상기 액티브 영역(106a)의 상부에는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)과, 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질로 이루어진 게이트 전극(115)이 형성되고 있다.
또한, 상기 제 2 버퍼층(104) 위로 상기 각 화소영역(P)의 경계에는 일 방향으로 연장하며 상기 무기절연물질로 이루어진 게이트 절연막(110)과 이의 상부로 상기 저저항 금속물질로 이루어진 게이트 배선(미도시)이 형성되고 있다.
이때, 상기 게이트 절연막(110)은 이의 상부에 위치하는 게이트 전극(115) 및 게이트 배선(미도시)과 동일한 평면 형태를 이루는 것이 특징이다.
이는 상기 게이트 절연막(110)과 게이트 전극(115) 및 게이트 배선(미도시)은 동일한 마스크 공정에 의해 패터닝 되었기 때문이다.
한편, 상기 어레이 기판(101)이 액정표시장치용 어레이 기판인 경우, 상기 게이트 전극(115)과 상기 게이트 배선(미도시)은 서로 연결되도록 형성되며, 유기전계 발광소자용 어레이 기판인 경우, 각 화소영역(P) 내에는 다수의 박막트랜지스터가 구비됨으로서 상기 게이트 배선(미도시)은 스위칭용 박막트랜지스터의 게이트 전극(115)과 연결되며 그 외의 구동 박막트랜지스터 또는 전류 보상을 위해 형성되는 박막트랜지스터의 게이트 전극(115)과는 연결되지 않는다.
다음, 상기 게이트 배선(미도시)과 게이트 전극(115) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 층간절연막(125)이 구비되고 있다.
이때, 상기 층간절연막(125)에는 상기 각 산화물 반도체층(106)의 액티브 영역(106a) 양측에 각각 위치하는 소스 영역(106b) 및 드레인 영역(106c) 각각을 노출시키는 반도체층 콘택홀(128)이 구비되고 있다.
이때, 상기 층간절연막(125)에 구비되는 반도체층 콘택홀(128)은 공정 오차에 의해 상기 소스 영역(106b) 또는 드레인 영역(106c)의 외측으로 쉬프트 되어 상기 제 2 버퍼층(104) 일부가 노출되는 구성을 이루더라도 본 발명의 실시예에 따른 어레이 기판(101)의 경우 상기 각 반도체층 콘택홀(128)이 완전히 상기 소스 영역(106b) 또는 드레인 영역(106c)을 벗어나는 경우를 제외하고는 문제되지 않는다.
무기절연물질로 이루어진 상기 층간절연막(125)에 상기 반도체층 콘택홀(128)을 형성하는 경우, 상기 제 2 버퍼층(104)은 전혀 영향이 없으므로 상기 산화물 반도체층(106) 경계에 공극이 형성되거나 또는 식각되어도, 상기 산화물 반도체층(106)과의 단차 크기를 증가시키는 등의 문제가 발생되지 않기 때문이다.
따라서, 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 공정 오차가 발생된다 하더라도 상기 산화물 반도체층(106)의 면적을 상기 층간절연막(125)에 구비되는 반도체층 콘택홀(128)이 상기 산화물 반도체층(106)의 소스 영역(106b) 또는 드레인 영역(106c)과 완전 중첩하도록 충분히 크게 형성할 필요가 없게 된다. 이러한 공정 오차를 반영한 마진없이 상기 산화물 반도체층(106)을 형성할 수 있으므로, 종래의 어레이 기판(도 2의 61) 대비 박막트랜지스터(Tr)의 면적을 저감시킬 수 있는 것이 특징이다.
통상 각 화소영역(P) 내에서 박막트랜지스터(Tr)가 형성되는 부분은 비 개구영역이 되므로 상기 박막트랜지스터(Tr)의 면적인 줄어들게 되면 각 화소영역(P)의 개구율이 증가되는 효과를 갖는다.
나아가, 상기 게이트 절연막(110)과 층간절연막(125) 패터닝 시 드라이 에칭에 의해 제 2 버퍼층(104)이 전혀 영향을 받지 않으므로 산화물 반도체층(106) 경계에 위치하는 제 2 버퍼층(104)의 단차가 확대되거나 또는 공극이 형성됨에 따라 발생하는 게이트 배선(미도시) 또는 산화물 반도체층(106)의 침식, 소스 전극(133) 및 드레인 전극(136)의 쇼트 등이 원천적으로 방지되는 효과를 갖는다.
한편, 상기 반도체층 콘택홀(128)을 구비한 상기 층간절연막(125) 위로는 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질로 이루어지며 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있다.
그리고, 상기 소자영역(TrA)에는 상기 반도체층 콘택홀(128)을 통해 상기 산화물 반도체층(106)의 소스 영역(106b)과 접촉하는 소스 전극(133)과 상기 소스 전극(133)과 이격하고 상기 반도체층 콘택홀(128)을 통해 상기 산화물 반도체층(106)의 드레인 영역(106c)과 접촉하는 드레인 전극(136)이 형성되고 있다.
이때, 상기 소스 전극(133)은 도면에 있어서는 상기 데이터 배선(미도시)과 연결되도록 형성될 수도 있으며, 또는 별개로 형성될 수도 있다.
즉, 상기 데이터 배선(미도시)은 상기 어레이 기판(101)이 액정표시장치용 어레이 기판인 경우 상기 소스 전극(133)과 연결되도록 형성되지만, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판인 경우, 스위칭 박막트랜지스터의 소스 전극과 연결되도록 형성되며, 구동 박막트랜지스터의 소스 전극 또는 전류 보상을 위해 형성되는 박막트랜지스터의 소스 전극과는 연결되지 않는다.
한편, 상기 각 소자영역(TrA)에 순차 적층된 상기 산화물 반도체층(106)과, 게이트 절연막(110)과, 게이트 전극(115)과, 반도체층 콘택홀(128)이 구비된 층간절연막(125)과, 서로 이격하는 소스 전극(133) 및 드레인 전극(136)은 박막트랜지스터(Tr)를 이룬다.
다음, 상기 박막트랜지스터(Tr) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어진 보호층(140)이 구비되고 있다.
이때, 상기 보호층(140)에는 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)이 구비되고 있다.
한편, 상기 드레인 콘택홀(143) 또한 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판인 경우, 모든 박막트랜지스터의 드레인 전극을 노출시키며 형성될 필요는 없으며, 구동 박막트랜지스터의 드레인 전극에 대응해서 상기 드레인 콘택홀이 구비되며, 스위칭 박막트랜지스터 또는 전류 보상을 위한 보조 박막트랜지스터의 드레인 전극에 대해서는 상기 드레인 콘택홀(143)은 생략된다.
한편, 상기 드레인 콘택홀(143)이 구비된 상기 보호층(140) 위로 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하며 각 화소영역(P)에 화소전극(150)이 형성되고 있다.
도 4는 본 발명의 실시예에 따른 어레이 기판의 소자영역 및 비교예로서 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 소자영역을 각각 도시한 평면도이다.
본 발명의 실시예에 따른 어레이 기판(101)의 경우, 일례로 산화물 반도체층(106)이 일정한 폭을 갖지 않고 소스 영역(106b)과 드레인 영역(106c)을 이루는 부분의 폭이 중앙부의 폭 대비 작은 크기를 가지며, 층간절연막(125)에 구비되는 반도체층 콘택홀(128)이 상기 소스 영역(106b)과 드레인 영역(106c)을 포함하여 이의 외측으로 노출된 구성을 이룸을 알 수 있다.
하지만, 비교예인 종래의 산화물 반도체층(63)을 갖는 박막트랜지스터를 구비한 어레이 기판의 경우, 상기 산화물 반도체층(63)은 액티브영역(63a)과 소스 및 드레인 영역(63b, 63c)이 동일한 폭을 가지며 형성되며, 층간절연막(미도시)에 구비되는 반도체층 콘택홀(74)은 상기 산화물 반도체층(663)의 소스 영역(63b) 및 드레인 영역(63c)과 완전 중첩하도록 형성됨을 알 수 있다.
이는 상기 반도체층 콘택홀(74)이 상기 산화물 반도체층(63)의 외측으로 쉬프트되어 형성되는 경우, 버퍼층(미도시)에 공극 발생에 의해 소스 전극(76) 또는 드레인 전극(77)의 쇼트 등이 발생되므로 이를 방지하기 위함이며, 상기 반도체층 콘택홀(74)이 공정 오차가 발생된다 하더라도 상기 산화물 반도체층(63)과 완전 중첩하도록 하기 위해 상기 산화물 반도체층(63)의 폭은 상기 반도체층 콘택홀(74)의 면적보다 충분히 크게 형성되어야 함을 알 수 있다.
따라서, 본 발명의 실시예에 따른 어레이 기판(101)에 구비되는 박막트랜지스터(Tr)의 면적이 종래의 어레이 기판(61)에 구비되는 박막트랜지스터(OTr)의 면적대비 작은 크기를 가져 콤팩트하게 형성됨을 알 수 있다.
이후에는 전술한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 5a 내지 도 5j는 본 발명의 실시예에 따른 코플라나 구조의 산화물 반도체층(106)을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P)에 있어 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(TrA)이라 정의한다.
우선, 도 5a에 도시한 바와 같이, 투명한 절연기판(101) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 무기절연물질 예를들면 질화실리콘을 전면에 증착하여 제 1 버퍼층(102)을 형성한다.
다음, 도 5b에 도시한 바와같이, 상기 제 1 버퍼층(102) 위로 산화시 절연특성을 갖는 금속물질 예를들면 알루미늄(Al)을 10Å 내지 50Å의 정도의 두께를 갖도록 증착함으로서 제 1 금속층(103)을 형성한다.
이후, 도 5c에 도시한 바와같이, 상기 제 1 금속층(도 5b의 103)이 형성된 기판(101)을 열처리 장치 일례로 오븐(oven) 또는 퍼나스 내부에 위치시킨 후 열처리를 실시하여 상기 제 1 금속층(도 5b의 103) 전체를 산화하여, 절연특성을 갖는 금속산화물, 예를 들면 알루미늄산화물(AlOx)로 이루어진 제 2 버퍼층(104)을 형성한다.
한편, 상기 제 1 금속층(도 5b의 103)을 10 내지 50Å정도의 두께로 형성하여, 열처리공정에 의해 상기 제 1 금속층(도 5b의 103)의 전체를 금속산화물층으로 형성하여 제1금속층(103) 전체가 모두 절연특성을 갖도록 한다.
즉, 상기 제 1 금속층(도 5b의 103)이 50Å 보다 큰 두께를 가질 경우, 상기 열처리 진행에 의해 산화되는데 너무 많은 시간이 소요되어 단위시간당 생산성이 저하되거나, 제 1 금속층(도 5b의 103) 전체가 절연특성을 갖는 금속산화물을 이루지 못하고 부분적으로 도전특성을 가진 금속층이 존재하기 때문에 이를 억제하기 위해 최대 50Å정도의 두께를 갖도록 형성한 것이다.
또한, 상기 제 1 금속층(도 5b의 103)의 두께의 최저치를 10Å정도로 한 것은 상기 제 1 금속층(도 5b의 103)의 증착 시 발생되는 기판(101) 상의 위치별 두께 오차에 의해 제 1 금속층(도 5b의 103)이 형성되지 않는 부분이 없도록 하기 위함이다.
한편, 본 발명의 실시예에 있어서는 상기 금속산화물로 이루어진 상기 제 2 버퍼층(104)은 제 1 금속층(도 5b의 103)을 형성하고 열처리를 진행하여 산화시키는 것을 일례로 보이고 있지만, 변형예로서 상기 제 1 버퍼층(102)이 형성된 상태에서 RF(Radio Frequency) 스퍼터링을 진행함으로서 열처리 진행 없이 금속산화물 일례로 알루미늄산화물(AlOx)을 직접 적층하여 제 2 버퍼층(104)을 형성할 수도 있다.
이렇게 RF 스퍼터링 진행에 의해 형성되는 금속산화물 재질의 제 2 버퍼층(104)의 경우 그 두께는 10 내지 300Å정도가 되는 것이 바람직하다.
본 발명의 실시예의 경우, 열처리 시간 및 제 1 금속층(도 5b의 103)이 열처리 진행 후 산화되지 않는 부분이 발생됨으로서 그 두께를 50Å이하가 되도록 하였지만, 열처리 없이 RF(Radio Frequency) 스퍼터링에 의해 금속산화물 재질의 제 2 버퍼층(104)을 형성하는 경우 50Å보다 두꺼워도 문제되지 않는다.
다음, 도 5d에 도시한 바와같이, 상기 제 2 버퍼층(104) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착함으로서 상기 기판(101) 전면에 산화물 반도체 물질층(미도시)을 형성한다.
이후, 상기 산화물 반도체 물질층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 현상 후 남는 포토레지스트를 이용한 식각 및 포토레지스트의 스트립 등의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 각 소자영역(TrA)에 대응하여 아일랜드 형태의 산화물 반도체층(106)을 형성한다.
이때, 상기 산화물 반도체층(106)은 각 소자영역(TrA) 내에서 동일한 폭을 갖는 바(bar) 형태를 이룰 수도 있고, 또는 중앙부는 제 1 폭을 가지며 양측단은 상기 제 1 폭보다 작은 제 2 폭을 갖는 형태를 이루도록 형성할 수도 있다.
박막트랜지스터(도 5j의 Tr)의 면적 저감을 위해서는 상기 산화물 반도체층(106)은 중앙부는 제 1 폭을 가지며 양 측단은 상기 제 1 폭보다 작은 제 2 폭을 갖는 형태를 이루도록 형성하는 것이 더 바람직하다.
다음, 도 5e에 도시한 바와같이, 상기 산화물 반도체층(106) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전면에 증착하여 게이트 절연 물질층을 형성하고, 연속하여 상기 게이트 절연 물질층 위로 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질을 전면에 증착하여 제 2 금속층(미도시)을 형성한다.
이후, 상기 제 2 금속층(미도시)과 그 하부에 위치하는 상기 게이트 절연 물질층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 각 소자영역(TrA)에 있어서는 상기 산화물 반도체층(106)의 중앙부에 대응하여 순차적으로 게이트 절연막(110)과 게이트 전극(115)을 형성하고, 동시에 상기 제 2 버퍼층(104) 위로는 일 방향으로 연장하는 형태로 상기 게이트 전극(115)과 연결된 게이트 배선(미도시)을 형성한다.
이때, 상기 게이트 절연막(110)은 상기 게이트 배선(미도시) 하부에도 상기 게이트 배선(미도시)과 동일한 평면 형태를 가지며 형성된다.
이러한 상기 제 2 금속층(미도시)과 이의 하부에 위치하는 게이트 절연 물질층(미도시)을 상기 제 2 금속층(미도시)을 우선 금속물질의 식각액을 이용한 습식 에칭을 진행하여 상기 게이트 절연 물질층(미도시) 위로 상기 게이트 배선(미도시) 및 게이트 전극(115)을 형성 한 후, 식각가스를 이용한 드라이 에칭을 진행함으로서 상기 게이트 전극(115)과 게이트 배선(미도시) 외측으로 노출된 상기 게이트 절연 물질층(미도시)을 제거하여 상기 산화물 반도체층(106) 일부와 상기 제 2 버퍼층(104)을 노출시킴에 의해 상기 게이트 절연막(110)을 형성하게 된다.
이때, 본 발명의 실시예에 따른 어레이 기판(101)의 특성 상 상기 무기절연물질로 이루어진 상기 게이트 절연막(110)을 드라이 에칭에 의해 패터닝하는 과정에서 상기 제 2 버퍼층(104)이 상기 드레이 에칭에 노출되지만 금속 산화물로 이루어진 상기 제 2 버퍼층(104)은 전술한 바와같이 상기 드레이 에칭에 의해 영향을 받지 않으므로 상기 제 2 버퍼층(104)은 상기 산화물 반도체층(106)의 경계에서 식각되어 타 영역대비 큰 단차를 갖게 되거나 공극이 형성하는 등의 현상은 원천적으로 방지된다.
다음, 도 5f에 도시한 바와같이, 게이트 배선(미도시)과 게이트 전극(115)이 형성된 기판(101)에 대해 불활성 기체 예를들면 아르곤(Ar) 또는 헬륨(He) 등을 반응가스로 이용한 플라즈마 공정을 진행함으로서 상기 게이트 전극(115)의 외측으로 노출된 상기 산화물 반도체층(106)에 대해 도전성 특성을 부여함으로써 소스 영역(106b) 및 드레인 영역(106c)을 형성한다.
이때, 상기 게이트 절연막(110)과 게이트 전극(115)이 형성됨으로서 상기 플라즈마에 노출되지 않은 산화물 반도체층(106) 영역은 채널이 형성되는 액티브 영역(106a)을 이룬다.
이후, 도 5g에 도시한 바와같이, 상기 도전성 특성이 부여된 소스 영역(106b) 및 드레인 영역(106c)이 형성된 산화물 반도체층(106)이 형성된 기판(101)에 대해 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 층간절연막(125)을 형성한다.
이후, 상기 층간절연막(125)에 대해 마스크 공정을 진행하여 패터닝함으로서 각 소자영역(TrA)에서 상기 게이트 전극(115)의 양측에 위치하는 소스 영역(106b) 및 드레인 영역(106c) 양 측단을 각각 노출시키는 반도체층 콘택홀(128)을 형성한다.
상기 층간절연막(125)에 구비되는 상기 반도체층 콘택홀(128)은 본 발명의 실시예에 따른 어레이 기판(101) 특성 상 상기 소스 영역(106b) 및 드레인 영역(106c)과 완전 중첩하도록 형성할 필요가 없으며, 상기 소스 영역(106b) 및 드레인 영역(106c)이 각각 노출되도록 형성하면 이와 완전 중첩하는 형태가 되건 또는 상기 소스 영역(106b) 또는 드레인 영역(106c)과 더불어 이들 주위의 제 2 버퍼층(104)이 노출되건 문제되지 않는다.
한편, 도면에 있어서는 소스 영역(106b) 및 드레인 영역(106c) 각각의 일끝단과 이들과 인접하는 제 2 버퍼층(104) 표면이 동시에 노출되도록 형성한 것을 일례로 도시하였다.
다음, 도 5h에 도시한 바와같이, 상기 반도체층 콘택홀(128)을 갖는 층간절연막(125) 위로 저저항 금속물질 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질을 전면에 증착하여 제 3 금속층(미도시)을 형성한다.
이후, 상기 제 3 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로서 각 소자영역(TrA)에 있어서는 상기 반도체층 콘택홀(128)을 통해 상기 산화물 반도체층(106)의 소스 영역(106b) 및 드레인 영역(106c)과 각각 접촉하며 서로 이격하는 소스 전극(133) 및 드레인 전극(136)을 형성하고, 동시에 상기 층간절연막(125) 위로 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성한다.
다음, 도 5i에 도시한 바와같이, 상기 소스 전극(133) 및 드레인 전극(136)과 데이터 배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐 또는 포토아크릴을 도포하여 상기 기판(101) 전면에 보호층(140)을 형성한다.
이후 상기 보호층(140)에 대해 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA)에 있어 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성한다.
다음, 도 5j에 도시한 바와같이, 상기 드레인 콘택홀(143)이 구비된 보호층(140) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증차하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)에 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(150)을 형성함으로서 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
전술한 바와같이 제조되는 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 공정 오차가 발생된다 하더라도 층간절연막(125)에 구비되는 반도체층 콘택홀(128)이 상기 산화물 반도체층(106)의 소스 영역(106b) 또는 드레인 영역(106c)과 완전 중첩하도록 오차 마진을 반영하여 상기 산화물 반도체층(106)의 면적을 충분히 크게 형성할 필요가 없으므로 이러한 공정 오차를 반영한 마진없이 상기 산화물 반도체층(106)을 형성함으로서 종래의 어레이 기판(도 2의 61) 대비 박막트랜지스터(Tr)의 면적을 저감시킬 수 있으며, 이에 의해 각 화소영역(P)의 개구율이 증가되는 효과를 갖는다.
나아가, 게이트 절연막(110)과 층간절연막(125) 패터닝 시 드라이 에칭에 의해 제 2 버퍼층(104)이 전혀 영향을 받지 않으므로 산화물 반도체층(106) 경계에 위치하는 제 2 버퍼층(104)의 단차가 확대되거나 또는 공극이 형성됨에 의한 게이트 배선(미도시) 또는 산화물 반도체층(106)의 침식, 소스 전극(133) 및 드레인 전극(136)의 쇼트 등이 원천적으로 방지되는 효과를 갖는다.
본 발명은 전술한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
101 : (어레이)기판
102 : 제 1 버퍼층
104 : 제 2 버퍼층
106 : 산화물 반도체층
106a : 액티브 영역
106b, 106c : 소스 영역 및 드레인 영역
110 : 게이트 절연막
115 : 게이트 전극
125 : 층간절연막
128 : 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
140 : 보호층
143 : 드레인 콘택홀
150 : 화소전극
P : 화소영역
Tr : 박막트랜지스터
TrA : 소자영역
102 : 제 1 버퍼층
104 : 제 2 버퍼층
106 : 산화물 반도체층
106a : 액티브 영역
106b, 106c : 소스 영역 및 드레인 영역
110 : 게이트 절연막
115 : 게이트 전극
125 : 층간절연막
128 : 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
140 : 보호층
143 : 드레인 콘택홀
150 : 화소전극
P : 화소영역
Tr : 박막트랜지스터
TrA : 소자영역
Claims (19)
- 소자영역을 포함하는 화소영역이 정의된 기판 상의 전면에 형성된 무기절연물질로 이루어진 제 1 버퍼층과;
상기 제 1 버퍼층의 상면에 형성되며, 절연특성을 갖는 금속산화물로 이루어져 상기 제 1 버퍼층의 식각을 저지하는 제 2 버퍼층과;
상기 제 2 버퍼층 위의 상기 소자영역에 아일랜드 형태로 형성된 액티브 영역과, 상기 액티브 영역의 양측으로 배치된 도체화된 소스 영역 및 드레인 영역을 포함하는 산화물 반도체층과;
상기 액티브 영역 위에 형성된 게이트 절연막과 게이트 전극과;
상기 게이트 전극 상부의 상기 기판 전면에 형성되어 상기 소스 영역 및 드레인 영역을 각각 노출시키는 제1반도체층 콘택홀 및 제2반도체층 콘택홀을 구비하는 층간절연막과;
상기 층간절연막 위에 서로 이격되어 형성되어, 상기 제1반도체층 콘택홀 및 제2반도체층 콘택홀을 통해 상기 소스 영역 및 드레인 영역과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하는 어레이 기판.
- 제 1 항에 있어서,
상기 무기절연물질은 산화실리콘(SiO2) 또는 질화실리콘(SiNx)이며,
상기 금속산화물은 알루미늄산화물(AlOx)인 어레이 기판.
- 제 1 항에 있어서,
상기 액티브영역은 상기 소스영역 및 상기 드레인 영역과 동일한 폭을 갖거나,
상기 액티브영역의 폭이 상기 소스 영역 및 드레인 영역의 폭보다 큰 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 제1반도체층 콘택홀은 각각 상기 소스 영역의 끝단의 외곽영역으로 연장되어, 상기 제1반도체층 콘택홀을 통해 상기 소스 영역 및 상기 제2 버퍼층의 일부가 노출되며,
제2반도체층 콘택홀은 각각 상기 드레인 영역의 끝단의 외곽영역으로 연장되어, 상기 제2반도체층 콘택홀을 통해 상기 드레인 영역 및 상기 제2 버퍼층의 일부가 노출되는 것이 특징인 어레이 기판.
- 제 4 항에 있어서,
상기 게이트 절연막과 상기 층간절연막은 상기 무기절연물질로 이루어진 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 제 2 버퍼층 위의 상기 화소영역의 경계에 형성되어 상기 게이트 절연막을 개재하여 일방향으로 연장되는 게이트 배선과;
상기 층간절연막 위의 상기 화소영역의 경계에 형성되어 상기 게이트 배선과 교차하는 데이터 배선과;
상기 소스 전극 및 드레인 전극 위의 전면에 형성되며 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비한 보호층과;
상기 보호층 위의 상기 각 화소영역에 형성되어 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 포함하는 어레이 기판
- 제 1 항에 있어서,
상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide)으로 구성된 그룹으로부터 선택된 물질로 이루어진 것이 특징인 어레이 기판.
- 소자영역을 포함하는 화소영역이 정의된 기판 상의 전면에 무기절연물질로 이루어진 제 1 버퍼층을 형성하는 단계와;
상기 제 1 버퍼층 상면에 절연특성을 갖는 금속산화물로 이루어진 제 2 버퍼층을 형성하는 단계와;
상기 제 2 버퍼층 위의 상기 소자영역에 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층이 형성된 기판 전면에 걸쳐서 절연층 및 금속층을 순차적으로 형성하는 단계와;
상기 제2 버퍼층에 의해 상기 제 1 버퍼층을 블로킹한 상태에서 상기 절연층과 상기 금속층을 패터닝하여 게이트 절연막과 게이트전극을 형성하는 단계와;
상기 게이트 전극 외측으로 노출된 상기 산화물 반도체층을 도체화하여 액티브영역, 소스 영역 및 드레인 영역을 형성하는 단계와;
상기 게이트 전극 위에 층간절연막을 형성하는 단계와;
상기 제2 버퍼층에 의해 상기 제1버퍼층을 블로킹한 상태에서 상기 층간절연막을 식각하여 상기 소스 영역 및 드레인 영역을 각각 노출시키는 제1반도체층 콘택홀 및 제2반도체층 컨택홀을 형성하는 단계와;
상기 층간절연막 위에 상기 제1반도체층 콘택홀 및 제2반도체층 콘택홀을 통해 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 제 2 버퍼층을 형성하는 단계는,
상기 제 1 버퍼층 위에 금속물질을 전면에 증착하여 제 1 두께의 버퍼금속층을 형성하는 단계와;
상기 버퍼금속층을 산화시키는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 9 항에 있어서,
상기 제 1 두께는 10 내지 50Å인 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 제 2 버퍼층을 형성하는 단계는,
상기 제 1 버퍼층이 형성된 기판에 대해 RF(Radio Frequency) 스퍼터링을 진행하여 제 2 두께의 금속산화물을 증착 하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 제 2 두께는 10 내지 300Å인 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 금속산화물은 알루미늄산화물(AlOx)인 것이 특징인 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 액티브영역은 상기 소스영역 및 상기 드레인 영역과 동일한 폭을 갖거나,
상기 액티브영역의 폭이 상기 소스영역 및 상기 드레인영역의 폭 보다 큰 것이 특징인 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 제1반도체층 콘택홀 및 제2반도체층 컨택홀을 형성하는 단계는,
상기 제2 버퍼층에 의해 상기 제1버퍼층을 블로킹한 상태에서, 상기 소스 영역 및 드레인 영역 상부의 층간절연막과 상기 제2버퍼층 상부의 층간절연막을 식각하는 단계를 포함하는 것이 특징인 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 게이트 절연막과 상기 층간절연막은 상기 무기절연물질로 이루어진 것이 특징인 어레이 기판의 제조 방법.
- 제 8 항에 있어서,
상기 게이트 절연막과 게이트 전극을 형성하는 단계는 제 2 버퍼층 위의 상기 화소영역의 경계에 배치되고 상기 게이트 절연막을 개재하여 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며,
상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위의 상기 화소영역의 경계에 배치되고 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함하며,
상기 소스 전극 및 드레인 전극 위의 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위의 상기 각 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 4 항에 있어서, 상기 소스전극은 상기 소스영역의 측면과 접촉하고 상기 드레인전극은 상기 드레인영역의 측면과 접촉하는 것이 특징인 어레이기판.
- 제 1 항에 있어서, 상기 제2 버퍼층은 제1 버퍼층의 전체 영역에 형성되는 것이 특징인 어레이기판.
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