KR101405367B1 - 액정표시장치와 그 제조방법 - Google Patents

액정표시장치와 그 제조방법 Download PDF

Info

Publication number
KR101405367B1
KR101405367B1 KR1020050094133A KR20050094133A KR101405367B1 KR 101405367 B1 KR101405367 B1 KR 101405367B1 KR 1020050094133 A KR1020050094133 A KR 1020050094133A KR 20050094133 A KR20050094133 A KR 20050094133A KR 101405367 B1 KR101405367 B1 KR 101405367B1
Authority
KR
South Korea
Prior art keywords
region
substrate
polycrystalline
forming
light shielding
Prior art date
Application number
KR1020050094133A
Other languages
English (en)
Other versions
KR20070038824A (ko
Inventor
김영주
이대윤
박용인
강수혁
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050094133A priority Critical patent/KR101405367B1/ko
Publication of KR20070038824A publication Critical patent/KR20070038824A/ko
Application granted granted Critical
Publication of KR101405367B1 publication Critical patent/KR101405367B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136222—Colour filters incorporated in the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 액정표시장치에 관한 것으로 특히, 구동회로 일체형 액정표시장치와 그 제조방법에 관한 것이다.
본 발명은 구동회로 일체형 액정표시장치의 구성에서, 빛 차단수단을 하부 어레이기판에 구성하는 것을 특징으로 한다.
또한, 상기 빛 차단수단으로, 빛 차단기능 뿐 아니라 열전도율이 낮고 절연특성을 가지는 금속산화물(예 ; 산화크롬(CrOx))을 사용하는 것을 특징으로 한다.
따라서, 빛 차단수단을 어레이기판에 구성함으로써 합착 마진(align margin) 만큼의 면적을 개구영역으로 확보할 수 있고, 상기 빛 차단수단 외에 별도의 버퍼층(열전도율이 낮은 절연막)을 사용하지 않아도 되므로 공정시간 및 공정비용을 절감할 수 있는 장점이 있다.

Description

액정표시장치와 그 제조방법{LCD and Method of fabricating of the same}
도 1은 일반적인 구동회로 일체형 액정패널을 개략적으로 도시한 평면도이고,
도 2a와 도 2b는 종래에 따른 구동회로 일체형 액정표시장치의 단면구성을 개략적으로 도시한 단면도이고,
도 3a 내지 3i와 도 4a 내지 도 4i는 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이고,
도 5는 빛 차단수단 만을 표시한 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판을 표시한 개략적인 평면도이고,
도 6a와 도 6b는 본 발명의 제 1 실시예에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이고,
도 7a 내지 도 7j와 도 8a 내지 도 8j는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.
도 9a 내지 도 9b는 본 발명의 제 2 실시예에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 104 : 빛 차단수단 및 버퍼층
112 : 제 3 반도체층 114 : 제 4 반도체층
120 : 게이트 절연막 126 : 게이트 전극
128 : 스토리지 제 2 전극 132 : 층간 절연막
144a,144b : 소스전극 및 드레인 전극
146 : 보호층 150 : 화소 전극
본 발명은 액정표시장치에 관한 것으로 특히, 구동회로 일체형 액정표시장치와 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이기판과 컬러 필터(color filter)기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다.
이러한 표시장치의 스위칭 소자로 사용되는 박막트랜지스터는, 어레이부의 설계에 따라 다양한 형태로 구성 가능하며 특히, 액티브층으로 사용되는 반도체층으로는 비정질 실리콘 또는 다결정 실리콘(폴리 실리콘)을 사용하게 된다.
이때, 일반적인 스위칭 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이 용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 실장이 매우 간단해 지고 액정패널을 더욱 컴팩트(compact)하게 제작할 수 있는 장점이 있다.
도 1은 일반적인 구동회로 일체형 액정표시장치용 어레이기판의 개략도이다.
도시한 바와 같이, 절연 기판(10)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭 소자(T) 및 이와 연결된 화소 전극(17)이 구성된다.
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(12)과 이와는 수직하게 교차하는 데이터 배선(14)이 구성된다.
상기 비표시부(D2)에는 구동회로부(16,18)가 구성되는데, 구동회로부(16,18)는 기판(10)의 일 측에 위치하여 상기 게이트 배선(12)에 신호를 인가하는 게이트 구동회로부(16)와, 이와는 평행하지 않은 기판(10)의 타 측에 위치하여 상기 데이 터 배선(14)에 신호를 인가하는 데이터 구동회로부(18)를 포함한다.
상기 게이트 및 데이터 구동회로부(16,18)는 외부로부터 입력된 신호를 조절하여 각각 게이트 및 데이터 배선(12,14)을 통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(16,18)는 입력되는 신호를 적절하게 출력시키기 위하여 일반적으로는 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
이와 같이, 비표시부의 구동 회로부를 이루는 CMOS 소자는 n형 및 p형 다결정 박막트랜지스터의 조합으로 이루어지고, 상기 표시부의 스위칭 소자는 n형 또는 p형 다결정 박막트랜지스터로 이루어진다.
이하, 도 2a와 2b를 참조하여 종래에 따른 구동회로 일체형 액정표시장치의 단면 구성을 설명한다.
도 2a와 도 2b는 종래에 따른 구동회로 일체형 액정표시장치의 단면구성을 개략적으로 도시한 단면도이다.(도 2a는 구동회로부이고, 도 2b는 표시부이다.)
도 2a와 도 2b에 도시한 바와 같이, 구동회로 일체형 액정표시장치(LP)는 다 수의 화소 영역(P)으로 구성된 표시부(D1)와 비표시부(D2)로 정의되며, 어레이 기판(AS)과 컬러필터 기판(CS)이 액정층(LC)을 사이에 두고 이격된 상태로 합착 구성된다.
상기 어레이기판(AS)은 비표시부(D2)에 대응하여 구동회로(DC)가 형성되어 있고 상기 표시부(D1)의 단일 화소 영역(P)마다 스위칭 소자(T)와 화소 전극(78)과 스토리지 캐패시터(Cst)가 구성된다.
또한, 도시하지는 않았지만 상기 스위칭 소자(T)에 스캔 신호(scan signal)를 입력하는 게이트 배선(미도시)과, 상기 스위칭 소자(T)에 데이터 신호(data signal)를 입력하는 데이터 배선(미도시)이 구성된다.
전술한 구성에서, 상기 구동회로(DC)는 일반적으로 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS의 조합으로 이루어지며, 상기 스위칭 소자는 n형 또는 p형 다결정 박막트랜지스터이다.
전술한 바와 같이 구성된 어레이기판(AS)과 합착되는 컬러필터 기판(CS)에는 빛 차단수단인 블랙매트릭스(52)와 컬러필터(54)를 포함하는데, 상기 컬러필터(54)는 적,녹,청 컬러필터를 상기 다수의 화소영역(P)에 순차 배치하여 구성하게 된다.
상기 블랙매트릭스(52)와 컬러필터(54)가 구성된 기판(30)의 전면에 공통 전극(56)이 구성된다.
상기 블랙매트릭스(52)는 상기 화소 영역(54)의 경계 및 스위칭 소자(T)와 구동회로(DC)에 대응하는 위치에 구성한다.
이때, 상기 블랙매트릭스(52)는 빛샘을 차단하는 역할을 하기 때문에 상기 어레이기판(AS)과 컬러필터기판(CS)을 합착할 때 발생하는 얼라인 오차를 고려해 주어야 한다.
만약, 얼라인 오차가 발생하게 되면 상기 블랙매트릭스(52)의 존재에도 불구하고 빛샘이 발생하여 표시품질이 저하될 수 있기 때문이다.
따라서, 종래에는 상기 블랙매트릭스(52)를 설계할 때 반드시 약 5㎛이상의 얼라인 마진(α)을 두어 얼라인 오차에 대비하였기 때문에 개구영역을 상당히 잠식하는 문제가 있었다.
이하, 공정도면을 참조하여 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 설명한다.
도 3a 내지 3i와 도 4a 내지 도 4i는 종래에 따른 구동회로 일체형 박막트랜지스터 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.
(도 3a 내지 도 3i는 구동회로를 나타낸 공정 단면도이고, 도 4a 내지 도 4i는 표시영역의 단일 화소를 나타낸 공정 단면도이다.)
도 3a와 도 4a는 제 1 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 기판(30)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.
이때, 비표시부(D2)에 편의상 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(30)의 일면에 절연물질을 증착하여 버퍼층(32)을 형성하고, 상기 버퍼층(32)의 상부에 비정질 실 리콘(a-Si:H)을 증착한 후 결정화 하는 공정을 진행한다.
상기 결정화를 위해 다양한 열전달 수단이 이용될 수 있지만, 일반적으로는 레이저(laser)를 이용하여 결정화를 진행한다.
결정화 공정으로 결정화된 층을 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(34,36,38)을 형성하고, 상기 스토리지 영역(A4)에 전극으로서 기능을 하는 제 4 반도체층(40)을 형성한다.
도 3b와 도 4b는 제 2 마스크 공정을 나타내며, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온을 도핑(doping)하는 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후, 제 2 마스크 공정으로 패턴하여, 상기 P영역(A1)과 N영역(A2)및 스위칭 영역(A3)을 차폐하는 감광패턴(42)을 형성한다.
다음으로, 감광패턴(42)으로 차폐되지 않은 스토리지 영역(A4)의 제 4 반도체층(40) 표면에 이온(ion)을 도핑하는 공정을 진행한다.
상기 제 4 반도체층(40)은 전극의 역할을 해야 하기 때문에 도전성을 띄도록 하기 위해 전술한 바와 같이 이온(n또는 p형 이온)을 도핑하는 공정을 진행해야 한다.
전술한 바와 같이, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온을 도핑하는 공정이 완료되면 상기 감광패턴(42)을 제거하는 공정을 진행한다.
도 3c와 도 4c는 제 3 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온(ion)을 도핑하여 스토리지 제 1 전극으로 형성하는 공정 후, 상기 제 1 및 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 게이트 절연막(46)을 형성한다.
상기 게이트 절연막(46)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 형성할 수 있다.
다음으로, 상기 게이트 절연막(46)이 형성된 기판(30)의 전면에 도전성 금속을 증착하고 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 중심에 대응하는 상부에 제 1 내지 제 3 게이트 전극(48,50,52)을 형성하고, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 대응하는 상부에 스토리지 제 2 전극(54)을 형성한다.
이때, 상기 표시부(D1)에는 상기 스위칭 영역(A3)에 구성한 게이트 전극(52)에서 화소 영역(P)의 일 측으로 연장되는 게이트 배선(미도시)을 형성한다.
도 3d와 도 4d는 제 4 마스크 공정을 나타내며, N영역(A2)과 스위칭 영역(A3)의 반도체층에 n+이온을 도핑하기 위한 공정 단면도이다.
도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)과 게이트 전극(미도시)이 형성된 기판(30)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 P영역(A1)을 차단하는 감광패턴(56)을 형성한다.
다음으로, 상기 감광패턴(56)사이로 노출된 N영역(A2)과 스위칭 영역(A3)에 n+이온을 도핑(doping)하는 공정을 진행한다.
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 반도체층(36)과 제 3 반도체층(38)영역 중 상기 제 2 게이트 전극(50)과 제 3 게이트 전극(52)의 주변으로 노출된 부분의 표면에 n+이온이 도핑되며, 이온이 도핑된 영역은 저항성 접촉(ohmic contact)특성을 갖는다.
이때, 스토리지 영역(A4)에 n+이온이 도핑된 상태라면, n+이온을 도핑하는 공정에서는 스토리지 영역(A4)에 상기 감광패턴을 형성하지 않아도 좋다.
전술한 바와 같은 제 4 마스크 공정이 완료되면, 상기 감광패턴(56)을 제거하는 공정을 진행한다.
도 3e와 도 4e는 제 5 마스크 공정을 나타내며, P영역(A1)의 반도체층에 p+이온을 도핑하기 위한 공정 단면도이다.
도시한 바와 같이, 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후 제 5 마스크 공정으로 패턴하여, N영역(A2)과 스위칭 영역(A3)과 스토리지 영역(A4)을 차단하는 감광패턴(58)을 형성한다,
다음으로, P영역(A1)의 노출된 제 1 반도체층(34)중 게이트 전극(48)의 주변으로 노출된 표면에 p+이온을 도핑하는 공정을 진행한다.
이때, 이온이 도핑된 영역은 앞서 언급한 바와 같이 저항성 접촉(ohmic contact)특성을 갖는다.
도 3f와 도 4f는 제 6 마스크 공정을 나타내는 공정 단면도이다.
전술한 바와 같이, 제 1 내지 제 3 반도체층(34,36,38)에 오믹 영역 형성공정이 진행된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질그룹 중 선택된 하나를 증착하여 층간 절연막(interlayer,60)을 형성한다.
다음으로, 상기 층간 절연막(60)과 하부의 게이트 절연막(46)을 제 6 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 이온도핑 영역(오믹콘택영역)을 노출하는 콘택홀을 형성한다.
상세히는, 상기 제 1 내지 제 3 게이트 전극(48,50,52)을 중심으로 양측의 반도체층(34,36,38)즉, 오믹영역을 각각 노출하는 제 1 콘택홀(62a,64a,66a)과 제 2 콘택홀(62b,64b,66b)을 형성한다.
도 3g와 도 4g는 제 7 마스크 공정을 나타낸 공정 단면도이다.
상기 제 1 내지 제 3 반도체층(34,36,38)을 노출하는 층간 절연막(60)이 형성된 기판(30)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄합금(AlNd)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 노출된 오믹 영역과 접촉하는 소스 전극(68a,70a,72a)과, 드레인 전극(68b,70b,72b)을 형성한다.
이때, 스위칭 영역(A3)에 형성한 소스전극(72a)에서 연장되고, 상기 게이트 배선(미도시)과 교차하여 화소 영역(P)의 일 측으로 연장된 데이터 배선(미도시)을 형성한다.
전술한 제 1 내지 제 7 마스크 공정을 통해, 비표시부(D2)에는 p형 다결정 박막트랜지스터와 n형 다결정 박막트랜지스터의 조합인 CMOS소자가 형성되고, 상기 표시 영역(D1)의 스위칭 영역(A3)에는 n형 다결정 박막트랜지스터가 형성되고, 상기 스토리지 영역(A4)에는 스토리지 제 1 전극(40)과 스토리지 제 2 전극(54)으로 구성된 스토리지 캐패시터(Cst)가 형성된다.
도 3h와 도 4h는 제 8 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 각 영역(A1,A2,A3)마다 소스전극(68a,70a,72a)과 드레인 전극(68b,70b,72b)이 형성된 기판(30)의 전면에 앞서 언급한 절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 보호층(74)을 형성한다.
상기 보호층(74)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역(A3)의 드레인 전극(72b)을 노출하는 드레인 콘택홀(76)을 형성한다.
도 3i와 도 4i는 제 9 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 보호층(74)이 형성된 기판(30)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 9 마스크 공정으로 패턴하여, 상기 드레인 전극(72b)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(78)을 형성한다.
이상으로 전술한 바와 같은 제 1 내지 제 9 마스크공정을 통해 종래에 따른 구동회로 일체형 액정패널의 박막트랜지스터 어레이기판을 제작할 수 있다.
전술한 바와 같이 제작된 어레이기판과 합착되는 컬러필터 기판은 아래와 같 은 공정으로 제작된다.
제 1 마스크 공정 : 빛 차단수단인 블랙매트릭스 형성.
제 2 내지 제 4 마스크 공정 : 화소 영역마다 적색과 녹색과 청색 컬러필터를 형성하는 공정.
따라서, 전술한 바와 같이 종래에 따른 구동회로 일체형 액정표시장치는 컬러필터 기판과 어레이 기판의 제조공정을 합한 총 13 마스크 공정을 통해 제작할 수 있다.
그런데, 앞서 언급한 바와 같이 종래에 따른 구동회로 일체형 액정표시장치는, 컬러필터 기판에 블랙매트릭스를 설계할 때 합착오차를 고려한 마진(margin)을 더 두어 설계하기 때문에 개구율이 저하되는 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 개구율이 개선된 구동회로 일체형 액정표시장치를 제안하는 것을 제 1 목적으로 하고, 공정을 단순화 하는 것을 제 2 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 구동회로 일체형 액정표시장치는 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역이 정의된 제 1 기판과 제 2 기판과; 상기 제 1 기판의 표시 영역 및 비표시 영역에 형성되고 빛을 차단하는 기능과 함께 열전도율이 낮고 절연 특성을 가지는 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키와; 상기 제 1 기판의 비표시 영역에 구성되고 다결정 박막트랜지스터로의 조합으로 구성된 구동회로부와; 상기 제 1 기판의 상기 스위칭 영역에 위치한 다결정 박막트랜지스터와, 상기 다결정 박막트랜지스터와 연결되고 상기 화소 영역에 구성된 화소 전극과; 상기 제 2 기판의 화소영역에 구성된 컬러필터와; 상기 컬러필터의 전면에 구성된 공통 전극을 포함한다.
상기 구동회로는 n형 다결정 박막트랜지스터와 p형 다결정 박막트랜지스터로 구성된 CMOS소자의 조합으로 이루어지고, 상기 스위칭 영역의 다결정 박막트랜지스터는 n형인 것을 특징으로 한다.
상기 n형 다결정 박막트랜지스터는 다결정 액티브층과, 상기 액티브층 상부의 게이트 전극과 소스및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극과 접촉하는 액티브층의 표면에는 n+이온이 도핑된 영역과, 상기 n+이온 도핑영역과 게이트 전극의 사이 영역에 대응하는 액티브층의 표면에는 n-이온이 도핑된 저농도 도핑영역을 포함하는 것을 특징으로 한다.
상기 빛 차다수단은 금속 산화물(metal oxide)이며, 대표적으로 (CrOX)가 있다.
본 발명의 특징에 따른 구동회로 일체형 액정표시장치는 제 1 기판과 제 2 기판을 준비하는 단계와; 상기 제 1 기판의 일면에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역을 정의하는 단계와; 상기 제 1 기판의 표시 영역 및 비표시 영역에 형성되고 빛을 차단하는 기능과 함께 열전도율이 낮고 절연 특성을 가지는 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 단계와; 상기 제 1 기판의 비표시 영역에 다결정 박막트랜지스터의 조합으로 구성된 구동회로를 형성하는 단계와; 상기 제 1 기판의 스위칭 영역에 다결정 박막트랜지스터를 형성하는 단계와; 상기 화소 영역에 상기 다결정 박막트랜지스터와 연결된 화소 전극을 형성하는 단계와; 상기 제 2 기판의 상기 화소영역에 컬러필터를 형성하는 단계와; 상기 컬러필터의 전면에 공통 전극을 형성하는 단계를 포함한다.
본 발명의 특징에 따른 구동회로 일체형 액정표시장치용 어레이기판은 기판에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의하는 단계와; 상기 기판의 표시 영역 및 비표시 영역에 형성되고 빛을 차단하는 기능과 함께 열전도율이 낮고 절연 특성을 가지는 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 제 1 마스크 공정 단계와; 상기 구동회로부에 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역에 제 3 반도체층을 형성하는 제 2 마스크 공정 단계와; 상기 제 2 반도체층과 제 3 반도체층의 일부에 n+이온을 도핑하는 제 3 마스크 공정 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층의 중심에 대응하는 상기 게이트 절연막의 상부에 각각 게이트 전극을 형성하는 제 4 마스크 공정 단계와; 상기 제 1 반도체층 중 게이트 전극이 덮히지 않은 영역에 p+이온을 도핑하는 제 5 마스크 공정 단계와; 상기 제 2 내지 제 3 반도체층 중 n+ 이온이 도핑되지 않은 영역에 n- 이온을 도핑하는 단계와; 상 기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성한 후 패턴하여, 제 1 반도체층의 p+도핑영역과 제 2 및 제 3 반도체층의 n+ 도핑영역을 노출하는 제 6 마스크 공정 단계와; 상기 노출된 제 1 내지 제 3 반도체층 마다 이와 접촉하는 소스 및 드레인 전극을 형성하는 제 7 마스크 공정 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에 보호층을 형성하고, 상기제 3 반도체층과 접촉하는 드레인 전극을 노출하는 제 8 마스크 공정 단계와; 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 9 마스크 공정 단계를 포함한다.
상기 제 3 마스크 공정 단계는, 상기 제 1 반도체층을 제 1 액티브 영역과 제 2 액티브 영역으로 정의하고, 상기 제 2 반도체층과 제 3 반도체층을 제 1 액티브 영역과 제 2 액티브 영역과 제 3 액티브 영역으로 정의하는 단계와;
상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 감광층을 형성한 후 제 2 마스크를 이용하여 노광한 후 현상하여, 상기 제 1 반도체층의 전부와, 제 2 및 제 3 반도체층의 제 1 및 제 3 액티브 영역을 덮는 감광패턴을 형성하는 단계와; 상기 제 2 및 제 3 반도체층의 제 2 액티브 영역에 n+이온을 도핑하여 오믹 콘택영역을 형성하는 단계를 포함한다.
상기 제 5 마스크 공정 단계는, 상기 게이트 전극이 형성된 기판의 전면에 감광층을 형성하고 제 5 마스크로 현상한 후 노광하여, 상기 제 2 및 제 3 반도체층을 완전히 차폐한 후, 상기 제 2 반도체층 중 게이트 전극의 외부로 노출된 표면에 p+이온을 도핑하여 오믹 영역을 형성하는 단계를 포함한다.
상기 제 1 내지 제 5 마스크 공정 시, 상기 얼라인 키를 이용하여 상기 기판 상에 마스크를 정확한 위치에 정렬한 후 마스크 공정을 진행하는 것을 특징으로 한다.
상기 제 2 마스크 공정에서, 상기 제 3 반도체층에서 연장된 제 4 반도체층을 형성하고, 상기 제 3 마스크 공정에서 상기 제 4 반도체층의 표면에 n+이온을 도핑하고, 상기 제 4 마스크 공정에서 상기 제 4 반도체층의 상부에 금속전극을 형성하여 스토리지 캐피시터를 형성하는 단계를 더욱 포함한다.
본 발명의 다른 특징에 따른 구동회로 일체형 액정표시장치는 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역이 정의된 제 1 기판과 제 2 기판과; 상기 제 1 기판의 전면에 구성한 절연특성을 가진 확산 방지막과; 상기 제 1 기판의 표시 영역 및 비표시 영역에 대응하는 상기 확산 방지막의 상부에 구성되고, 빛을 차단하는 기능과 함께 연전도율이 낮고 절연 특성을 가지는 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키와; 상기 제 1 기판의 비표시 영역에 구성되고 다결정 박막트랜지스터로의 조합으로 구성된 구동회로부와; 상기 제 1 기판의 상기 스위칭 영역에 위치한 다결정 박막트랜지스터와, 상기 다결정 박막트랜지스터와 연결되고 상기 화소 영역에 구성된 화소 전극과; 상기 제 2 기판의 화소영역에 구성된 컬러필터와; 상기 컬러필터의 전면에 구성된 공통 전극을 포함한다.
상기 확산 방지막은 질화 실리콘(SiNX)막인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 구동회로 일체형 액정표시장치용 어레이기판은 기판에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의하는 단계와; 상기 기판의 전면에 절연특성을 가진 확산 방지막을 형성하는 단계와; 상기 기판의 표시 영역 및 비표시 영역에 대응하는 상기 확산 방지막의 상부에 형성되고 빛을 차단하는 기능과 함께 연전도율이 낮고 절연 특성을 가지는 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 제 1 마스크 공정 단계와; 상기 구동회로부에 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역에 제 3 반도체층을 형성하는 제 2 마스크 공정 단계와; 상기 제 2 반도체층과 제 3 반도체층의 일부에 n+이온을 도핑하는 제 3 마스크 공정 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층의 중심에 대응하는 상기 게이트 절연막의 상부에 각각 게이트 전극을 형성하는 제 4 마스크 공정 단계와; 상기 제 1 반도체층 중 게이트 전극이 덮히지 않은 영역에 p+이온을 도핑하는 제 5 마스크 공정 단계와; 상기 제 2 내지 제 3 반도체층 중 n+ 이온이 도핑되지 않은 영역에 n- 이온을 도핑하는 단계와; 상기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성한 후 패턴하여, 제 1 반도체층의 p+도핑영역과 제 2 및 제 3 반도체층의 n+ 도핑영역을 노출하는 제 6 마스크 공정 단계와; 상기 노출된 제 1 내지 제 3 반도체층 마다 이와 접촉하는 소스 및 드레인 전극을 형성하는 제 7 마스크 공정 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에 보호층을 형성하고, 상기제 3 반도체층과 접촉하는 드레인 전극을 노출하는 제 8 마스크 공정 단계와; 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 9 마스크 공정 단계를 포함한다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이기판 의 제조방법을 설명한다.
-- 제 1 실시예 --
본 발명은, 상기 빛 차단수단을 어레이기판에 구성하는 구조를 제안하며 특히, 빛 차단수단은 상부의 다결정 반도체층을 형성하기 위한 버퍼층의 기능을 갖는 것을 특징으로 한다.
도 5는 빛 차단수단 만을 표시한 본 발명에 따른 구동회로 일체형 액정표시장치를 개략적으로 도시한 평면도이다.
도시한 바와 같이, 표시부(D1)및 비표시부(D2)에 대응하여 빛 차단수단(102)을 구성한다. 이때, 상기 빛 차단수단은 빛을 차단하는 역할 및 버퍼층으로서의 역할을 동시에 한다.
상기 빛 차단수단과 함께, 상기 비표시부에 대응하는 어레이기판의 외곽 네모서리에 얼라인 키(align key, AK)를 형성한다.
상기 빛 차단수단을 어레이기판에 구성함으로써 합착 마진만큼의 면적을 개구영역으로 확보 할 수 있고, 상기 빛 차단수단과 함께 형성한 얼라인 키(AK)를 통해 이후 공정들의 셀프 얼라인(self align)이 가능해졌기 때문에 마스크 공정을 줄일 수 있는 장점이 있다.
예를 들면, 상기 얼라인 키를 이용하여 게이트 전극을 형성한 후, 상기 게이트 전극을 이용한 셀프 얼라인으로 마스크 공정 없이 도핑 공정이 가능해 졌고, 상기 얼라인 키를 이용하여 서로 다른 영역의 도핑공정을 동일한 공정에서 진행하는 것이 가능하다.
상기 빛 차단수단(102)은 빛을 차단하는 동시에 버퍼층으로서의 역할도 동시에 해야 하기 때문에, 빛을 차단할 수 있는 기능과 함께 연전도율이 낮고 절연특성을 가지는 물질을 사용하며 이러한 특징을 가지는 물질로 금속 산화물을 예로 들 수 있다.
특히, 전술한 특성을 가지는 금속 산화물로는 전도율이 1.38인 크롬 옥사이드(CrOX)가 있다.
따라서, 전술한 특성을 가지는 빛 차단수단(104)을 사용하게 되면, 상기 빛 차단 수단의 상부에 별도의 버퍼층을 형성할 필요가 없다.
이에 대해 이하,도 6a와 도 6b를 참조하여 설명한다.
도 6a와 도 6b는 본 발명에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이다.
(도 6a는 구동회로부의 CMOS를 나타낸 단면도이고, 도 6b는 표시부의 단일 화소를 나타낸 단면도이다.)
도시한 바와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치(LP)는 표시부(D1)와 비표시부(D2)로 구성된 컬러필터 기판(CS)과, 구동회로(DC) 일체형 박막트랜지스터 어레이기판(AS)을 합착하여 구성한다.
상기 컬러필터 기판(CS)은, 표시부(D1)에 정의된 다수의 화소 영역(P)마다 이에 대응하여 컬러필터(302)를 구성하고, 상기 컬러필터(302)의 전면에 투명한 공통 전극(304)을 구성한다.
구동회로 일체형 어레이기판(AS)은, 비표시부(D2)에 구동회로(DC)를 구성하고 표시부(D1)의 화소영역(P)에 대응하여 스위칭 소자(다결정 박막트랜지스터,T)와 스토리지 캐패시터(Cst)와 화소전극(150)을 구성한다.
상기 구동회로(DC)는 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS조합으로 형성하는 것이 일반적이며, 상기 스위칭 소자(T)는 n형 다결정 박막트랜지스터 이다.
이때, 상기 n형 다결정 박막트랜지스터를 형성할 때, 누설전류 특성을 개선하기 위한 구성으로 저농도 도핑영역(LDD)을 형성하는 것을 특징으로 한다.
또한, 전술한 구성에서 상기 표시부(D1)및 비표시부(D2)에 대응하여 빛 차단역할 및 버퍼층의 역할을 동시에 진행하는 빛 차단수단을 구성한다.
상기 빛 차단수단과 함께 상기 비표시부에 대응하여 얼라인 키(도 5의 AK)를 형성 한다.
전술한 구성에서, 상기 빛 차단수단은 일반적으로 사용하는 산화 실리콘(SiO2)과 유사한 열 전도율(1.04)을 가진 금속산화물층(산화크롬(CrOX))으로 형성한 것이며, 이와 같은 금속산화물(metal oxide)층을 빛 차단수단으로 형성하게 되면 상부의 다결정 반도체층(다결정 박막트랜지스터의 액티브층)을 위한 별도의 절연층을 형성하지 않아도 좋다.
상세히 설명하면, 일반적으로 상부의 다결정 반도체층을 형성하기 위해 선행되어지는 비정질 실리콘층의 결정화 공정 중, 조사된 레이저 에너지에 의해 발생한 열이 쉽게 발산되지 않도록 하기 위해 상기 비정질 실리콘층의 하부에 열전도율(thermal conductivity)이 약 1.04로 낮은 실리콘 산화물(SiO2)을 형성한다.
그런데, 본 발명과 같이 빛 차단수단을 형성할 때, 실리콘 산화물과 열전도율이 유사한 금속산화물을 사용하게 되면 전술한 기능을 하는 실리콘 산화막을 별도로 형성할 필요가 없으므로, 공정이 단순이 단순해지고 이에 따른 공정 시간 단축및 공정 비용을 절감할 수 있는 장점이 있다.
이하, 본 발명의 구동회로 일체형 액정표시장치의 컬러필터 기판을 제작하는 방법을 요약하면 아래와 같다.
즉, 제 1 내지 제 3 마스크 공정을 이용하여 다수의 화소 영역(P)에 대응하여 적,녹,청 컬러필터(302)를 순차 형성한다.
상기 컬러필터(302)가 형성된 기판의 전면에 투명한 공통전극(304)을 형성함으로써, 본 발명에 따른 상부 컬러필터 기판(CS)을 형성할 수 있다.
전술한 바와 같이 제작된 컬러필터 기판과 합착되는 어레이기판의 제조공정을 이하, 공정도면을 참조하여 설명한다.
도 7a 내지 도 7j와 도 8a 내지 도 8j는 본 발명에 따른 구동회로 일체형 액정표시장치용 박막트랜지스터 어레이기판의 제조공정을 도시한 도면이다.
(도 7a 내지 도 7j는 구동회로를 나타낸 공정 단면도이고, 도 8a 내지 도 8j는 표시영역의 단일 화소를 나타낸 공정 단면도이다.)
도 7a와 도 8a는 제 1 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 기판(100)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.
이때, 비표시부(D2) 일부에 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(100)의 일면에 열전도율이 낮고 절연 특성을 가지는 물질 예를 들면, 크롬 옥사이드(CrOX)와 같은 금속 산화물을 증착하고 제 1 마스크 공정으로 패턴하여, 상기 표시 영역(D1)과 비표시 영역(D2)에 대응하여 빛 차단수단(104)을 형성한다.
이때, 표시영역(D1)에 형성한 빛 차단수단(104)은 스위칭 영역 및 스토리지 영역(A3,A4)에 주로 대응하도록 형성하며 전체적으로 상기 화소 영역(P)이 오픈된 격자형상이 되도록 한다.
전술한 공정에서, 상기 빛 차단수단(104)을 형성하는 동시에, 기판(100)의 외곽에 얼라인 키(도 5의 AK)를 형성한다.
상기 얼라인 키(도 5의 AK)는 이후, 도핑 공정 및 금소전극 형성공정을 위한 마스크 얼라인(mask align) 시 사용된다.
상기 빛 차단수단(104)이 형성된 기판(100)의 전면에 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(106)을 형성한다.
다음으로, 레이저를 이용하여 기판(100)의 일 측으로부터 열을 가하여, 비정질 실리콘을 순차 결정화 하는 공정을 진행하여 다결정 실리콘(poly silicon)층을 형성한다.
도 7b와 도 8b는 제 2 마스크 공정을 나타낸 도면이다.
도시한 바와 같이, 상기 다결정 실리콘층(미도시)을 제 2 마스크 공정으로 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(108,110,112)을 형성하고, 상기 스토리지 영역(A4)에 전극으로서 기능을 하는 제 4 반도체층(114)을 형성한다.
도 7c와 도 8c는 제 3 마스크 공정을 나타내며, 반도체층에 n+이온을 도핑하는 공정이다.
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(108,110,112,114)이 형성된 기판(100)의 전면에 포토레지스트(photoresist)를 도포한 후, 제 2 마스크 공정으로 패턴하여, 상기 N영역(A2)및 스위칭 영역(A3)의 일부와 P영역(A1)을 차폐하는 감광패턴(118)을 형성한다.
이때, 상기 N영역(A2)과 스위칭 영역(A3)에 제 1 액티브 영역(B1)과 제 2 액티브 영역(B2)을 정의하고, 상기 제 1 및 제 2 액티브 영역(B1,B2)사이에 제 3 액티브 영역(B3)을 정의한다.
상기 감광패턴(118)은 특히, 상기 N영역(A2)과 스위칭 영역(A3)에 구성된 제 2 반도체층(110)과 제 3 반도체층(112)의 제 1 및 제 3 액티브 영역(B1,B3)을 차폐하도록 형성한다.
다음으로, 상기 감광패턴(118)이 형성된 기판(100)의 전면에 n+이온을 도핑하는 공정을 진행한다.
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 액티브 영역(B2)은 n+이온이 도핑되어 오믹 영역(오믹 접촉 특성을 갖는 영역)이 되고, 상기 스토리지 영역(A4)의 제 4 반도체층(114)은 스토리지 제 1 전극으로서의 기능을 하게 된다.
전술한 바와 같이, N영역(A2)과 스위칭 영역(A3)의 제 2 및 제 3 반도체층(110,112)과, 상기 스토리지 영역(A4)의 제 4 반도체층(114)에 이온을 도핑하는 공정이 완료되면 상기 감광패턴(118)을 제거하는 공정을 진행한다.
도 7d와 도 8d는 제 4 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 제 3 마스크 공정을 통한 n+이온 도핑공정을 진행한 후, 기판(100)의 전면에 게이트 절연막(120)을 형성한다.
상기 게이트 절연막(120)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 형성할 수 있다.
다음으로, 상기 게이트 절연막(120)이 형성된 기판(100)의 전면에 도전성 금속을 증착하고 패턴하여, 상기 제 1 내지 제 3 반도체층(108,110,112)의 중심(제 1 액티브 영역)에 대응하는 상부에 제 1 내지 제 3 게이트 전극(122,124,126)을 형성하고, 상기 스토리지 영역(A4)의 제 4 반도체층(114)에 대응하는 상부에 스토리지 제 2 전극(128)을 형성한다.
도 7e와 도 8e는 제 5 마스크 공정을 나타내며, P영역의 반도체층에 p+이온을 도핑하기 위한 공정 단면도이다.
도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(122,124,126)과 스토리지 제 2 전극(128)이 형성된 기판(100)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 N영역(A2)과 스위칭 영역(A3)과 스토리지 영역(A4)을 차단하는 감광패턴(130)을 형성한다.
다음으로, 상기 감광패턴(130)사이로 노출된 P영역(A1)에 p+이온을 도핑(doping)하는 공정을 진행한다.
이와 같이 하면, 상기 P영역(A1)의 제 2 액티브 영역(B2)은 p+ 이온이 도핑되어 저항성 접촉(ohmic contact)특성을 갖는다.
전술한 바와 같은 제 5 마스크 공정이 완료되면, 상기 감광패턴(130)을 제거하는 공정을 진행한다.
도 7f와 도 8f는 N영역(A2)과 스위칭 영역(A3)의 반도체층(110,112)에 저농도 도핑영역(LDD)을 형성하는 공정을 도시한 도면이다.
전술한 바와 같이, 감광패턴(미도시)을 제거한 후 기판(100)의 전면에 n-이온을 도핑하는 공정을 진행한다.
이와 같이 하면, 비로소 상기 N영역(A2)과 스위칭 영역(A3)에 위치한 제 2 및 제 3 반도체층(110,112)의 제 3 액티브 영역(B3)에 저농도 도핑영역(LDD)을 형성할 수 있다.
도 7g와 도 8g는 제 6 마스크 공정을 나타낸 도면이다.
도시한 바와 같이, 전술한 바와 같은 공정으로 제 1 내지 제 3 반도체층 (108,110,112)에 오믹영역을 형성한 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질그룹 중 선택된 하나를 증착하여 층간 절연막(interlayer,132)을 형성한다.
다음으로, 상기 층간 절연막(132)과 하부의 게이트 절연막(120)을 제 7 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(108,110,112)의 이온도핑영역(오믹콘택영역)을 노출하는 콘택홀을 형성한다.
상세히는, 상기 제 1 내지 제 3 게이트 전극(122,124,126)을 중심으로 양측의 노출된 반도체층(108,110,112)즉, 오믹영역을 각각 노출하는 제 1 콘택홀(134a,136a,138a)과 제 2 콘택홀(134b,136b,138b)을 형성한다.
도 7h와 도 8h는 제 7 마스크 공정을 나타낸 공정 단면도이다.
상기 제 1 내지 제 3 반도체층(108,110,112)을 노출하는 층간 절연막(132)이 형성된 기판(100)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄합금(AlNd)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 노출된 양측의 오믹 콘택영역과 접촉하는 소스 전극(140a,142a,144a)과 드레인 전극(140b,142b,144b)을 형성한다.
전술한 제 1 내지 제 7 마스크 공정을 통해, 비표시부(D2)에는 p형 다결정 박막트랜지스터와 n형 다결정 박막트랜지스터의 조합인 CMOS소자가 형성되고, 상기 표시 영역(D1)의 스위칭 영역(A3)에는 n형 다결정 박막트랜지스터가 형성되고, 상기 스토리지 영역(A4)에는 스토리지 제 1 전극과 스토리지 제 2 전극으로 구성된 스토리지 캐패시터(Cst)가 형성된다.
도 7i와 도 8i는 제 8 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 각 영역(A1,A2,A3)마다 소스전극(140a,142a,144a)과 드레인 전극(140b,142,144b)이 형성된 기판(100)의 전면에 앞서 언급한 절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 보호층(146)을 형성한다.
다음으로, 상기 보호층(146)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역의 드레인 전극(144b)을 노출하는 드레인 콘택홀(148)을 형성한다.
도 7j와 도 8j는 제 9 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 보호층(146)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 9 마스크 공정으로 패턴하여, 상기 드레인 전극(140b)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(150)을 형성한다.
전술한 공정을 통해 본 발명의 실시예에 따른 어레이기판을 제작할 수 있다.
전술한 바와 같이 형성된 어레이기판과, 앞서 설명한 컬러필터 기판을 합착함으로써 본 발명에 따른 구동회로 일체형 액정표시장치를 제작할 수 있다.
본 발명에 따른 구동회로 일체형 액정표시장치는 어레이기판에 블랙매트릭스를 더욱 포함한 구조임에도 불구하고 9 마스크 공정으로 어레이기판을 제작할 수 있었고, 컬러필터 기판을 3 마스크 공정으로 제작하였다.
즉, 총 12 마스크 공정으로 액정표시장치를 제작하였으므로 종래의 13 마스크 공정에 비해 공정이 단순화되는 결과를 얻을 수 있다.
이와 같은 이유는, 상기 얼라인 키를 통해 이후 마스크 공정시 마스크와 기판의 정확한 정렬이 가능해 졌기 때문에, 두 영역의 도핑공정을 하나의 공정에서 진행하는 것이 가능해졌기 때문이다.
이하, 제 2 실시예를 참조하여 제 1 실시예의 변형예를 설명한다.
-- 제 2 실시예 --
본 발명에 따른 제 2 실시예의 특징은 전술한 제 1 실시예의 구성에서, 빛 차단수단의 하부에 확산방지막으로 절연막을 더욱 형성하는 것이다.
도 9a 내지 도 9b는 본 발명의 제 2 실시예에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이다.
도시한 바와 같이, 본 발명의 제 2 실시예에 따른 구동회로 일체형 액정표시장치(LP)는 표시부(D1)와 비표시부(D2)로 구성된 컬러필터 기판(CS)과, 구동회로(DC) 일체형 박막트랜지스터 어레이기판(AS)을 합착하여 구성한다.
상기 컬러필터 기판(CS)은, 표시부(D1)에 정의된 다수의 화소 영역(P)마다 이에 대응하여 컬러필터(302)를 구성하고, 상기 컬러필터(302)의 전면에 투명한 공통 전극(304)을 구성한다.
구동회로 일체형 어레이기판(AS)은, 비표시부(D2)에 구동회로(DC)를 구성하고 표시부(D1)의 화소영역(P)에 대응하여 스위칭 소자(다결정 박막트랜지스터,T)와 스토리지 캐패시터(Cst)와 화소전극(150)을 구성한다.
상기 구동회로(DC)는 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS조합으로 형성하는 것이 일반적이며, 상기 스위칭 소 자(T)는 n형 다결정 박막트랜지스터 이다.
이때, 상기 n형 다결정 박막트랜지스터를 형성할 때, 누설전류 특성을 개선하기 위한 구성으로 저농도 도핑영역(LDD)을 형성하는 것을 특징으로 한다.
또한, 전술한 구성에서 상기 표시부(D1)및 비표시부(D2)에 대응하여 빛 차단역할 및 버퍼층의 역할을 동시에 진행하는 빛 차단수단(102)을 구성하고, 상기 빛 차단수단과 기판 사이에 확산 방지막(102)을 더욱 형성하는 것이다.
앞서 설명한 바와 같이, 상기 빛 차단수단은 일반적으로 사용하는 산화 실리콘(SiO2)과 유사한 열 전도율(1.38)을 가진 금속 산화물층(산화크롬(CrOX))으로 형성한다.
또한, 상기 확산 방지막(102)은 상기 빛 차단수단(104)의 상부에 형성한 비정질 실리콘층(미도시)을 결정화하는 동안, 레이저(laser)의 열에 의해 상기 기판의 표면으로 발생하는 이온 등을 트랩(trap)하는 역할을 한다.
이때, 상기 확산 방지막으로 절연막을 사용하며 바람직하게는, 질화실리콘(SiNX)을 사용한다.
질화 실리콘막(102)은 수소이온을 다량 함유하기 때문에, 열이 가해지는 동안 빠져나간 수소의 자리에 이물질이 결합되면서 이물질을 트랩하는 역할을 한다.
또한, 다결정 반도체층에 이온을 도핑한 후 열처리 하는 동안, 상기 수소이온이 다결정 반도체층의 결함부분을 채워주기 때문에 다결정 반도체층의 표면이 정상적으로 회복되는 것을 빠르게 도와주는 역할을 하기도 한다.
이상으로 본 발명에 따른 제 1 및 제 2 실시예에 따른 구동회로 일체형 액정표시장치에 관해 설명하였다.
본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법은 아래와 같은 효과가 있다.
첫째, 통상 컬러필터 기판에 구성하던 빛 차단 수단을 어레이기판에 구성함으로써, 빛 차단수단을 설계할 때 반드시 고려하였던 합착마진을 두지 않게 됨으로써, 합착마진 만큼의 개구영역을 확보할 수 있어 고휘도를 구현할 수 있는 효과가 있다.
둘째, 빛 차단수단을 어레이기판에 구성하는 공정에서 기판의 외곽에 얼라인 키(align key)를 형성할 수 있기 때문에, 마스크 공정 시 정확한 얼라인이 가능하여 이온 도핑 공정 또는 전극형성 공정 시 얼라인 오차가 발생하지 않아 공정수율을 개선할 수 있는 효과가 있다.
셋째, n형 박막트랜지스터를 구성할 때, LDD 영역을 형성함으로써 스위칭 소자의 오프 특성을 개선할 수 있는 효과가 있다.
넷째, 본 발명의 구성은 상기 빛 차단수단과 다결정 박막트랜지스터 사이에 별도의 절연막을 형성하지 않기 때문에, 공정 시간을 단축하고 공정비용을 낮출 수 있는 효과가 있다.

Claims (27)

  1. 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역이 정의(定義)된 제 1 기판과 제 2 기판과;
    상기 제 1 기판의 표시 영역 및 비표시 영역에 형성되고 빛을 차단하는 기능과 함께 절연 특성을 가지는 금속산화물로 이루어진 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키와;
    상기 제 1 기판의 비표시 영역에 구성되고 다결정 박막트랜지스터로의 조합으로 구성된 구동회로부와;
    상기 제 1 기판의 상기 스위칭 영역에 위치한 다결정 박막트랜지스터와, 상기 다결정 박막트랜지스터와 연결되고 상기 화소 영역에 구성된 화소 전극과;
    상기 제 2 기판의 화소영역에 구성된 컬러필터와;
    상기 컬러필터의 전면에 구성된 공통 전극
    을 포함하며, 상기 빛 차단수단은 상기 비표시영역에 있어서는 상기 구동회로부 전면에 형성되며, 상기 표시영역에 있어서는 상기 각 화소영역의 경계 및 스위칭 영역에 대응하여 형성되며, 상기 각 다결정 박막트랜지스터의 일 구성요소인 다결정 반도체층은 상기 빛 차단수단에 대응하여 절연층의 개재없이 상기 빛 차단수단과 직접 접촉하며 형성된 것이 특징인 구동회로 일체형 액정표시장치.
  2. 제 1 항에 있어서,
    상기 구동회로부에 구성되는 구동회로는 n형 다결정 박막트랜지스터와 p형 다결정 박막트랜지스터로 구성된 CMOS소자의 조합으로 이루어지고, 상기 스위칭 영역의 다결정 박막트랜지스터는 n형인 것을 특징으로 하는 구동회로 일체형 액정표시장치.
  3. 제 2 항에 있어서,
    상기 n형 다결정 박막트랜지스터는 상기 다결정 반도체층과, 상기 다결정 반도체층 상부의 게이트 전극과 소스 및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극과 접촉하는 상기 다결정 반도체층의 표면에는 n+이온이 도핑된 영역과, 상기 n+이온 도핑영역과 게이트 전극의 사이 영역에 대응하는 상기 다결정 반도체층의 표면에는 n-이온이 도핑된 저농도 도핑영역을 포함하는 것을 특징으로 하는 구동회로 일체형 액정표시장치.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 금속 산화물은 크롬옥사이드(CrOX)인 것을 특징으로 하는 구동회로 일체형 액정표시장치.
  6. 제 1 기판과 제 2 기판을 준비하는 단계와;
    상기 제 1 기판의 일면에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 구동회로부를 포함하는 비표시 영역을 정의(定義)하는 단계와;
    상기 제 1 기판의 표시 영역 및 비표시 영역에 형성되고 빛을 차단하는 기능과 함께 절연 특성을 가지며 금속산화물로 이루어진 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 단계와;
    상기 제 1 기판의 비표시 영역의 구동회로부에 다결정 박막트랜지스터의 조합으로 구성된 구동회로를 형성하는 단계와;
    상기 제 1 기판의 스위칭 영역에 다결정 박막트랜지스터를 형성하는 단계와;
    상기 화소 영역에 상기 다결정 박막트랜지스터와 연결된 화소 전극을 형성하는 단계와;
    상기 제 2 기판의 상기 화소영역에 컬러필터를 형성하는 단계와;
    상기 컬러필터의 전면에 공통 전극을 형성하는 단계
    를 포함하며, 상기 빛 차단수단은 상기 비표시영역에 있어서는 상기 구동회로부 전면에 형성되며, 상기 표시영역에 있어서는 상기 각 화소영역의 경계 및 스위칭 영역에 대응하여 형성되며, 상기 각 다결정 박막트랜지스터의 일 구성요소인 다결정 반도체층은 상기 빛 차단수단에 대응하여 절연층의 개재없이 상기 빛 차단수단과 직접 접촉하며 형성된 것이 특징인 구동회로 일체형 액정표시장치 제조방법.
  7. 제 6 항에 있어서,
    상기 얼라인 키는 상기 빛 차단수단과 동일한 물질인 것을 특징으로 하는 구동회로 일체형 액정표시장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 금속 산화물은 크롬 옥사이드(CrOX)인 것을 특징으로 하는 구동회로 일체형 액정표시장치 제조방법.
  9. 제 6 항에 있어서,
    상기 제 1 기판의 표시영역에 스토리지 캐피시터를 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치 제조방법.
  10. 기판에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의(定義)하는 단계와;
    상기 기판의 표시 영역 및 비표시 영역에 형성되고 빛을 차단하는 기능과 함께 절연 특성을 가지며 금속산화물로 이루어진 차단수단과, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 제 1 마스크 공정 단계와;
    상기 구동회로부에 다결정 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역에 다결정 제 3 반도체층을 형성하는 제 2 마스크 공정 단계와;
    상기 다결정의 제 2 반도체층과 제 3 반도체층에 n+이온을 도핑하는 제 3 마스크 공정 단계와;
    상기 다결정 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와;
    상기 다결정 제 1 내지 제 3 반도체층의 중심에 대응하는 상기 게이트 절연막의 상부에 각각 게이트 전극을 형성하는 제 4 마스크 공정 단계와;
    상기 다결정 제 1 반도체층 중 게이트 전극이 덮히지 않은 영역에 p+이온을 도핑하는 제 5 마스크 공정 단계와;
    상기 다결정 제 2 내지 제 3 반도체층 중 n+ 이온이 도핑되지 않은 영역에 n- 이온을 도핑하는 단계와;
    상기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성한 후 패턴하여, 제 1 반도체층의 p+도핑영역과 제 2 및 제 3 반도체층의 n+ 도핑영역을 노출하는 제 6 마스크 공정 단계와;
    상기 노출된 다결정 제 1 내지 제 3 반도체층 마다 이와 접촉하는 소스 및 드레인 전극을 형성하는 제 7 마스크 공정 단계와;
    상기 소스 및 드레인 전극이 형성된 기판의 전면에 보호층을 형성하고, 상기 다결정 제 3 반도체층과 접촉하는 드레인 전극을 노출하는 제 8 마스크 공정 단계와;
    상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 9 마스크 공정 단계
    를 포함하며, 상기 빛 차단수단은 상기 비표시영역에 있어서는 상기 구동회로부 전면에 형성되며, 상기 표시영역에 있어서는 상기 각 화소영역의 경계 및 스위칭 영역에 대응하여 형성되며, 상기 각 다결정 박막트랜지스터의 일 구성요소인 상기 다결정 제 1 내지 제 3 반도체층 각각은 상기 빛 차단수단에 대응하여 절연층의 개재없이 상기 빛 차단수단과 직접 접촉하며 형성된 것이 특징인 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  11. 제 10 항에 있어서,
    상기 빛 차단수단은 표시영역에 격자 형상으로 형성된 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  12. 삭제
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 금속 산화물은 크롬 옥사이드(CrOX)인 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  14. 제 10 항에 있어서,
    상기 제 3 마스크 공정 단계는,
    상기 다결정 제 1 반도체층을 제 1 액티브 영역과 제 2 액티브 영역으로 정의(定義)하고, 상기 다결정 제 2 반도체층과 제 3 반도체층을 제 1 액티브 영역과 제 2 액티브 영역과 제 3 액티브 영역으로 정의(定義)하는 단계와;
    상기 다결정 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 감광층을 형성한 후 제 2 마스크를 이용하여 노광한 후 현상하여, 상기 제 1 다결정 반도체층의 전부와, 다결정 제 2 및 제 3 반도체층의 제 1 및 제 3 액티브 영역을 덮는 감광패턴을 형성하는 단계와;
    상기 다결정 제 2 및 제 3 반도체층의 제 2 액티브 영역에 n+이온을 도핑하여 오믹 콘택영역을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  15. 제 14 항에 있어서,
    상기 제 3 액티브 영역은, 상기 n-이온이 도핑되는 영역인 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  16. 제 10 항에 있어서,
    상기 제 5 마스크 공정 단계는,
    상기 게이트 전극이 형성된 기판의 전면에 감광층을 형성하고 제 5 마스크로 현상한 후 노광하여, 상기 다결정 제 2 및 제 3 반도체층을 완전히 차폐한 후, 상기 다결정 제 2 반도체층 중 게이트 전극의 외부로 노출된 표면에 p+이온을 도핑하여 오믹 영역을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항, 제 11 항, 제 13 항 내지 제 16 항 중 어느 하나의 항에 있어서,
    상기 제 1 내지 제 5 마스크 공정 시, 상기 얼라인 키를 이용하여 상기 기판 상에 마스크를 정확한 위치에 정렬한 후 마스크 공정을 진행하는 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  18. 제 10 항에 있어서,
    상기 제 2 마스크 공정에서, 상기 다결정 제 3 반도체층에서 연장된 상기 다결정 제 4 반도체층을 형성하고, 상기 제 3 마스크 공정에서 상기 다결정 제 4 반도체층의 표면에 n+이온을 도핑하고, 상기 제 4 마스크 공정에서 상기 다결정 제 4 반도체층의 상부에 금속전극을 형성하여 스토리지 캐피시터를 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  19. 상기 청구항 10항의 방법에 의해 구동회로 일체형 어레이기판을 형성하는 단계와;
    상기 어레이기판과 이격되어 합착되는 제 2 기판을 준비하는 단계와;
    상기 제 2 기판에 다수의 화소 영역을 포함하는 표시부와 비표시부를 정의(定義)하는 단계와;
    상기 어레이 기판과 마주보는 상기 제 2 기판의 화소 영역에 적,녹,청 컬러필터를 순차형성하는 단계와;
    상기 적,녹,청 컬러필터의 전면에 공통 전극을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치 제조방법.
  20. 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 구동회로부를 포함하는 비표시 영역이 정의(定義)된 제 1 기판과 제 2 기판과;
    상기 제 1 기판의 전면에 구성한 절연특성을 가진 확산 방지막과;
    상기 제 1 기판의 표시 영역 및 비표시 영역에 대응하는 상기 확산 방지막의 상부에 구성되고, 빛을 차단하는 기능과 함께 절연 특성을 가지는 금속산화물로 이루어진 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키와;
    상기 제 1 기판의 비표시 영역의 구동회로부에 구성되고 다결정 박막트랜지스터로의 조합으로 구성된 구동회로와;
    상기 제 1 기판의 상기 스위칭 영역에 위치한 다결정 박막트랜지스터와, 상기 다결정 박막트랜지스터와 연결되고 상기 화소 영역에 구성된 화소 전극과;
    상기 제 2 기판의 화소영역에 구성된 컬러필터와;
    상기 컬러필터의 전면에 구성된 공통 전극
    을 포함하며, 상기 빛 차단수단은 상기 비표시영역에 있어서는 상기 구동회로부 전면에 형성되며, 상기 표시영역에 있어서는 상기 각 화소영역의 경계 및 스위칭 영역에 대응하여 형성되며, 상기 다결정 박막트랜지스터의 일 구성요소인 다결정 반도체층은 상기 빛 차단수단에 대응하여 절연층의 개재없이 상기 빛 차단수단과 직접 접촉하며 형성된 것이 특징인 구동회로 일체형 액정표시장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 확산 방지막은 질화 실리콘(SiNX)막인 것을 특징으로 하는 구동회로 일체형 액정표시장치.
  22. 제 20 항에 있어서,
    상기 얼라인 키는 상기 빛 차단수단과 동일한 물질인 것을 특징으로 하는 구동회로 일체형 액정표시장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 금속 산화물은 크롬 옥사이드(CrOX)인 것을 특징으로 하는 구동회로 일체형 액정표시장치.
  24. 기판에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의(定義)하는 단계와;
    상기 기판의 전면에 절연특성을 가진 확산 방지막을 형성하는 단계와;
    상기 기판의 표시 영역 및 비표시 영역에 대응하는 상기 확산 방지막의 상부에 형성되고 빛을 차단하는 기능과 함께 절연 특성을 가지는 금속산화물로 이루어진 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 제 1 마스크 공정 단계와;
    상기 구동회로부에 다결정 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역에 다결정 제 3 반도체층을 형성하는 제 2 마스크 공정 단계와;
    상기 다결정 제 2 반도체층과 제 3 반도체층에 n+이온을 도핑하는 제 3 마스크 공정 단계와;
    상기 다결정 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와;
    상기 다결정 제 1 내지 제 3 반도체층의 중심에 대응하는 상기 게이트 절연막의 상부에 각각 게이트 전극을 형성하는 제 4 마스크 공정 단계와;
    상기 다결정 제 1 반도체층 중 게이트 전극이 덮히지 않은 영역에 p+이온을 도핑하는 제 5 마스크 공정 단계와;
    상기 다결정 제 2 내지 제 3 반도체층 중 n+ 이온이 도핑되지 않은 영역에 n- 이온을 도핑하는 단계와;
    상기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성한 후 패턴하여, 상기 다결정 제 1 반도체층의 p+도핑영역과 상기 다결정 제 2 및 제 3 반도체층의 n+ 도핑영역을 노출하는 제 6 마스크 공정 단계와;
    상기 노출된 다결정 제 1 내지 제 3 반도체층 마다 이와 접촉하는 소스 및 드레인 전극을 형성하는 제 7 마스크 공정 단계와;
    상기 소스 및 드레인 전극이 형성된 기판의 전면에 보호층을 형성하고, 상기 다결정 제 3 반도체층과 접촉하는 드레인 전극을 노출하는 제 8 마스크 공정 단계와;
    상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 9 마스크 공정 단계
    를 포함하며, 상기 빛 차단수단은 상기 비표시영역에 있어서는 상기 구동회로부 전면에 형성되며, 상기 표시영역에 있어서는 상기 각 화소영역의 경계 및 스위칭 영역에 대응하여 형성되며, 상기 다결정 박막트랜지스터의 일 구성요소인 상기 다결정 제 1 내지 제 3 반도체층은 각각 상기 빛 차단수단에 대응하여 절연층의 개재없이 상기 빛 차단수단과 직접 접촉하며 형성된 것이 특징인 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 확산 방지막은 질화 실리콘(SiNX)막인 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  26. 삭제
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 금속 산화물은 크롬 옥사이드(CrOX)인 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
KR1020050094133A 2005-10-07 2005-10-07 액정표시장치와 그 제조방법 KR101405367B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050094133A KR101405367B1 (ko) 2005-10-07 2005-10-07 액정표시장치와 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050094133A KR101405367B1 (ko) 2005-10-07 2005-10-07 액정표시장치와 그 제조방법

Publications (2)

Publication Number Publication Date
KR20070038824A KR20070038824A (ko) 2007-04-11
KR101405367B1 true KR101405367B1 (ko) 2014-06-12

Family

ID=38160001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050094133A KR101405367B1 (ko) 2005-10-07 2005-10-07 액정표시장치와 그 제조방법

Country Status (1)

Country Link
KR (1) KR101405367B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11537014B2 (en) 2020-06-22 2022-12-27 Samsung Display Co., Ltd. Display device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120024241A (ko) 2010-09-06 2012-03-14 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR102090458B1 (ko) * 2013-01-09 2020-03-18 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102234434B1 (ko) 2013-12-27 2021-04-02 삼성디스플레이 주식회사 표시패널 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0926599A (ja) * 1995-07-13 1997-01-28 Hitachi Ltd アクティブマトリクス型液晶表示装置
KR100194926B1 (ko) 1996-05-11 1999-06-15 구자홍 구동회로 일체형 액정표시소자 및 제조방법
KR20010060519A (ko) * 1999-12-27 2001-07-07 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0926599A (ja) * 1995-07-13 1997-01-28 Hitachi Ltd アクティブマトリクス型液晶表示装置
KR100194926B1 (ko) 1996-05-11 1999-06-15 구자홍 구동회로 일체형 액정표시소자 및 제조방법
KR20010060519A (ko) * 1999-12-27 2001-07-07 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11537014B2 (en) 2020-06-22 2022-12-27 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
KR20070038824A (ko) 2007-04-11

Similar Documents

Publication Publication Date Title
KR101177720B1 (ko) 액정표시장치와 그 제조방법
JP4455840B2 (ja) 液晶表示装置とその製造方法
KR101198127B1 (ko) 액정표시장치와 그 제조방법
KR101086477B1 (ko) 표시 소자용 박막 트랜지스터 기판 제조 방법
JP5379824B2 (ja) 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP3386017B2 (ja) 液晶表示装置用の薄膜トランジスタの製造方法
KR100746140B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101405367B1 (ko) 액정표시장치와 그 제조방법
KR101189147B1 (ko) 액정표시장치와 그 제조방법
KR101262091B1 (ko) 액정표시장치와 그 제조방법
KR101202982B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101189146B1 (ko) 액정표시장치와 그 제조방법
KR101198216B1 (ko) 액정표시장치와 그 제조방법
US8435722B2 (en) Method for fabricating liquid crystal display device
KR20070033073A (ko) 액정표시장치의 제조방법
KR100959366B1 (ko) 씨오티 구조 액정표시장치용 기판 및 그 제조방법
KR101244387B1 (ko) 액정표시장치와 그 제조방법
KR101190044B1 (ko) 액정표시장치와 그 제조방법
JPH0682830A (ja) アクティブマトリックス液晶表示装置およびその製造方法
KR101198217B1 (ko) 액정표시장치와 그 제조방법
KR101189136B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101271527B1 (ko) 박막트랜지스터 액정표시장치 및 그 제조방법
JPH0933944A (ja) 液晶表示装置
KR100924750B1 (ko) 액정표시장치 및 그 제조방법
JP4467682B2 (ja) 液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20121024

Effective date: 20140228

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180515

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 6