KR101244387B1 - 액정표시장치와 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로 특히, 구동회로 일체형 액정표시장치와 그 제조방법에 관한 것이다.
본 발명의 특징은, 어레이 기판과 컬러필터 기판으로 구성된 액정표시장치의 구성에서, 상기 컬러필터 기판에 포함되는 빛 차단수단을 어레이 기판에 구성하는 것이다. 이때, 상기 빛 차단수단을 화소 영역마다 독립적으로 구성하는 것을 특징으로 한다.
전술한 바와 같이 빛 차단수단을 어레이기판에 구성하게 되면, 빛 차단수단을 설계할 때 합착마진을 둘 필요가 없기 때문에 합착 마진만큼의 개구영역을 확보할 수 있는 장점이 있다.
또한, 상기 빛 차단수단을 화소영역 마다 독립적으로 구성하게 되면, 상기 빛 차단수단의 부유부하(floating load)에 의해 발생하는 백 바이어스(back bias)에 의해 상부에 위치한 다결정 박막트랜지스터의 특성이 저하되는 것을 방지할 수 있는 장점이 있다.

Description

액정표시장치와 그 제조방법{LCD and Method of fabricating of the same}
도 1은 일반적인 구동회로 일체형 액정패널을 개략적으로 도시한 평면도이고,
도 2는 구동회로 일체형 액정표시장치용 어레이기판의 일부를 도시한 확대 평면도이고,
도 3a와 도 3b는 종래에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이고,
도 4a 내지 4i와 도 5a 내지 도 5i는 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이고,
도 6은 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 일부를 도시한 확대 평면도이고,
도 7a와 도 7b는 본 발명에 따른 구동회로 일체형 액정표시장치의 단면구성을 개략적으로 도시한 단면도이고,
도 8a 내지 도 8j와 도 9a 내지 도 9j는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 102 : 빛 차단수단(블랙매트릭스)
144 : 데이터 배선 150 : 화소 전극
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로 일체형 액정표시장치와 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이기판과 컬러 필터(color filter)기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다.
이러한 표시장치의 스위칭 소자로 사용되는 박막트랜지스터는, 어레이부의 설계에 따라 다양한 형태로 구성 가능하며 특히 액티브층으로 사용되는 반도체층으로는 비정질 실리콘 또는 다결정 실리콘(폴리 실리콘)을 사용하게 된다.
이때, 일반적인 스위칭 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond)및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 실장이 매우 간단해 지고 액정패널을 더욱 컴팩트(compact)하게 제작할 수 있는 장점이 있다.
도 1은 일반적인 구동회로 일체형 액정표시장치용 어레이기판의 개략도이다.
도시한 바와 같이, 절연 기판(10)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭 소자(T) 및 이와 연결된 화소 전극(17)이 구성된다.
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(12)과 이와는 수직하게 교차하는 데이터 배선(14)이 구성된다.
상기 비표시부(D2)에는 구동회로부(16,18)가 구성되는데, 구동 회로부(16,18)는 기판(10)의 일 측에 위치하여 상기 게이트 배선(12)에 신호를 인가하는 게이트 구동회로부(16)와, 이와는 평행하지 않은 기판(10)의 타 측에 위치하여 상기 데이터 배선(14)에 신호를 인가하는 데이터 구동회로부(18)를 포함한다.
상기 게이트 및 데이터 구동회로부(16,18)는 외부로부터 입력된 신호를 조절하여 각각 게이트 및 데이터 배선(12,14)을 통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(16,18)는 입력되는 신호를 적절하게 출력시키기 위하여 일반적으로는 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
이와 같이, 비표시부의 구동회로부를 이루는 CMOS 소자는 n형 및 p형 다결정 박막트랜지스터의 조합으로 이루어지고, 상기 표시부의 스위칭 소자는 n형 또는 p형 다결정 박막트랜지스터로 이루어진다.
이하, 도 2를 참조하여, 구동회로 일체형 액정표시장치용 어레이기판의 표시영역의 구성을 상세히 설명한다. (상부기판에 구성된 블랙매트릭스를 동시에 표시함.)
도시한 바와 같이, 기판(30)의 일면에 제 1 방향으로 게이트 배선(GL)이 구성되고, 상기 게이트 배선(GL)과 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)이 구성된다.
상기 화소 영역(P)의 일부 영역에는 스위칭 소자인 다결정 박막트랜지스터(T)와, 스토리지 캐패시터(Cst)가 구성된다.
또한, 상기 화소 영역(P)에는 화소 전극(80)이 구성된다.
이때, 상기 화소 전극(80)은 게이트 배선 및 데이터 배선(GL,DL)과 소정의 거리를 두고 이격되도록 구성한다.
만약, 상기 화소 전극(80)이 게이트 배선(GL) 또는 데이터 배선(DL)과 겹쳐 구성된다면 수직 크로스토크(cross-talk)가 발생하게 되어 화질을 저하하는 원인이 된다.
따라서, 필연적으로 화소 전극(80)과 게이트 배선 및 데이터 배선(GL,DL)은 이격영역을 두고 설계하게 된다. 이러한 이격영역은 액정(미도시)이 이상 배열하는 영역이므로 이 부분을 반드시 블랙매트릭스(52)로 가려주어야 한다.
또한, 다결정 박막트랜지스터(T)와 스토리지 캐패시터(Cst)에 대응하는 영역 또한 상기 블랙매트릭스(52)로 차폐되어야 한다.
이하, 도 3a 와 도 3b를 참조하여, 전술한 어레이기판을 포함하는 구동회로 일체형 액정표시장치의 구성을 설명한다. (도 3a는 구동 회로부를 나타낸 단면도이고, 도 3b는 도 2의 Ⅱ-Ⅱ를 따라 절단하여 이를 참조한 단면도이다.)
도시한 바와 같이, 구동회로 일체형 액정표시장치(LP)는 다수의 화소 영역(P)으로 구성된 표시부(D1)와 비표시부(D2)로 정의되며, 어레이 기판(AS)과 컬러필터 기판(CS)이 액정층(LC)을 사이에 두고 이격된 상태로 합착 구성된다.
상기 어레이기판(AS)은 비표시부(D2)에 대응하여 구동회로(DC)가 형성되어 있고 상기 표시부(D1)의 단일 화소 영역(P)마다 스위칭 소자(T)와 화소 전극(80)과 스토리지 캐패시터(Cst)가 구성된다.
또한, 도시하지는 않았지만 상기 스위칭 소자(T)에 스캔 신호(scan signal) 를 입력하는 게이트 배선(미도시)과, 상기 스위칭 소자(T)에 데이터 신호(data signal)를 입력하는 데이터 배선(DL)이 구성된다.
전술한 구성에서, 상기 구동회로(DC)는 일반적으로 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS의 조합으로 이루어지며, 상기 스위칭 소자는 n형 또는 p형 다결정 박막트랜지스터이다.
전술한 바와 같이 구성된 어레이기판(AS)과 합착되는 컬러필터 기판(CS)은 빛 차단수단인 블랙매트릭스(52)와 컬러필터(54)를 포함하는데, 상기 컬러필터(54)는 적,녹,청 컬러필터를 상기 다수의 화소영역(P)에 순차 배치하여 구성한다.
상기 블랙매트릭스(52)와 컬러필터(54)가 구성된 기판(30)의 전면에 공통 전극(56)이 구성된다.
이때, 상기 블랙매트릭스(52)는 비표시부(D2)의 구동회로부(DC)와, 화소 영역(P)의 다결정 박막트랜지스터(T)와 스토리지 캐패시터(Cst)에 대응하여 위치하며, 상기 게이트 배선(미도시)과 데이터 배선(DL)과 화소 전극(80)의 이격된 영역 또한 차폐하도록 구성한다.
이때, 상.하판을 합착할 때 발생할 수 있는 합착오차를 반드시 고려한 합착 마진(α)을 더 두고 설계해야 한다.
만약, 얼라인 오차가 발생하게 되면 상기 블랙매트릭스(52)의 존재에도 불구하고 빛샘이 발생하여 표시품질이 저하될 수 있기 때문이다.
따라서, 종래에는 앞서 언급한 바와 같이, 상기 블랙매트릭스(52)를 설계할 때 반드시 약 5㎛이상의 얼라인 마진(α)을 두어 얼라인 오차에 대비하였기 때문에 개구영역을 상당히 잠식하는 문제가 있었다.
이하, 공정도면을 참조하여 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 설명한다.
도 4a 내지 4i와 도 5a 내지 도 5i는 종래에 따른 구동회로 일체형 박막트랜지스터 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.
(도 4a 내지 도 4i는 구동회로를 나타낸 공정 단면도이고, 도 5a 내지 도 5i는 표시영역의 단일 화소를 나타낸 공정 단면도이다.)
도 4a와 도 5a는 제 1 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 기판(30)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.
이때, 비표시부(D2)에 편의상 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(30)의 일면에 절연물질을 증착하여 버퍼층(32)을 형성하고, 상기 버퍼층(32)의 상부에 비정질 실리콘(a-Si:H)을 증착한 후 결정화 하는 공정을 진행한다.
상기 결정화를 위해 다양한 열전달 수단이 이용될 수 있지만, 일반적으로는 레이저(laser)를 이용하여 결정화를 진행한다.
결정화 공정으로 결정화된 층을 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(34,36,38)을 형성하고, 상기 스토리지 영역(A4)에 전극으로서 기능을 하는 제 4 반도체층(40)을 형성한다.
도 4b와 도 5b는 제 2 마스크 공정을 나타내며, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온을 도핑(doping)하는 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후, 제 2 마스크 공정으로 패턴하여, 상기 P영역(A1)과 N영역(A2)및 스위칭 영역(A3)을 차폐하는 감광패턴(42)을 형성한다.
다음으로, 감광패턴(42)으로 차폐되지 않은 스토리지 영역(A4)의 제 4 반도체층(40) 표면에 이온(ion)을 도핑하는 공정을 진행한다.
상기 제 4 반도체층(40)은 전극의 역할을 해야 하기 때문에 도전성을 띄도록 하기 위해 전술한 바와 같이 이온(n또는 p형 이온)을 도핑하는 공정을 진행해야 한다.
전술한 바와 같이, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온을 도핑하는 공정이 완료되면 상기 감광패턴(42)을 제거하는 공정을 진행한다.
도 4c와 도 5c는 제 3 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온(ion)을 도핑하여 스토리지 제 1 전극으로 형성하는 공정 후, 상기 제 1 및 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 게이트 절연막(46)을 형성한다.
상기 게이트 절연막(46)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 형성할 수 있다.
다음으로, 상기 게이트 절연막(46)이 형성된 기판(30)의 전면에 도전성 금속을 증착하고 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 중심에 대응하는 상부에 제 1 내지 제 3 게이트 전극(48,50,52)을 형성하고, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 대응하는 상부에 스토리지 제 2 전극(54)을 형성한다.
이때, 상기 표시부(D1)에는 상기 스위칭 영역(A3)에 구성한 게이트 전극(52)에서 화소 영역(P)의 일 측으로 연장되는 게이트 배선(도 2의GL)을 형성한다.
도 4d와 도 5d는 제 4 마스크 공정을 나타내며, N영역(A2)과 스위칭 영역(A3)의 반도체층에 n+이온을 도핑하기 위한 공정 단면도이다.
도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)과 게이트 전극(미도시)이 형성된 기판(30)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 P영역(A1)을 차단하는 감광패턴(56)을 형성한다.
다음으로, 상기 감광패턴(56)사이로 노출된 N영역(A2)과 스위칭 영역(A3)에 n+이온을 도핑(doping)하는 공정을 진행한다.
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 반도체층(36)과 제 3 반도체층(38)영역 중 상기 제 2 게이트 전극(50)과 제 3 게이트 전극(52)의 주변으로 노출된 부분의 표면에 n+이온이 도핑되며, 이온이 도핑된 영역은 저항성 접촉(ohmic contact)특성을 갖는다.
전술한 바와 같은 제 4 마스크 공정이 완료되면, 상기 감광패턴(56)을 제거하는 공정을 진행한다.
도 4e와 도 5e는 제 5 마스크 공정을 나타내며, P영역(A1)의 반도체층에 p+이온을 도핑하기 위한 공정 단면도이다.
도시한 바와 같이, 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후 제 5 마스크 공정으로 패턴하여, N영역(A2)과 스위칭 영역(A3)과 스토리지 영역(A4)을 차단하는 감광패턴(58)을 형성한다,
다음으로, P영역(A1)의 노출된 제 1 반도체층(34)중 게이트 전극의 주변으로 노출된 포면에 p+이온을 도핑하는 공정을 진행한다.
이때, 이온이 도핑된 영역은 앞서 언급한 바와 같이 저항성 접촉(ohmic contact)특성을 갖는다.
도 4f와 도 5f는 제 6 마스크 공정을 나타내는 공정 단면도이다.
전술한 바와 같이, 제 1 내지 제 3 반도체층(34,36,38)에 오믹 영역 형성공정이 진행된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질그룹 중 선택된 하나를 증착하여 층간 절연막(interlayer,60)을 형성한다.
다음으로, 상기 층간 절연막(60)과 하부의 게이트 절연막(46)을 제 6 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 이온도핑 영역(오믹콘택영역)을 노출하는 콘택홀을 형성한다.
상세히는, 상기 제 1 내지 제 3 게이트 전극(48,50,52)을 중심으로 양측의 반도체층(34,36,38)즉, 오믹영역을 각각 노출하는 제 1 콘택홀(62a,64a,66a)과 제 2 콘택홀(62b,64b,66b)을 형성한다.
도 4g와 도 5g는 제 7 마스크 공정을 나타낸 공정 단면도이다.
상기 제 1 내지 제 3 반도체층(34,36,38)을 노출하는 층간절연막(60)이 형성된 기판(30)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄합금(AlNd)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 노출된 오믹 콘택영역과 접촉하는 소스 전극(68a,70a,72a)과 드레인 전극(68b,70b,72b)을 형성한다.
이때, 표시영역(D1)의 스위칭 영역(A3)에 형성한 소스전극(72a)에서 연장되고, 상기 게이트 배선(미도시)과 교차하여 화소 영역(P)의 일측으로 연장된 데이터 배선(DL)을 형성한다.
전술한 제 1 내지 제 7 마스크 공정을 통해, 비표시부(D2)에는 p형 다결정 박막트랜지스터와 n형 다결정 박막트랜지스터의 조합인 CMOS소자가 형성되고, 상기 표시 영역(D1)의 스위칭 영역(A3)에는 n형 다결정 박막트랜지스터가 형성되고, 상기 스토리지 영역(A4)에는 스토리지 제 1 전극(40)과 스토리지 제 2 전극(54)으로 구성된 스토리지 캐패시터(Cst)가 형성된다.
도 4h와 도 5h는 제 8 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 각 영역(A1,A2,A3)마다 소스전극(68a,70a,72a)과 드레인 전극(68b,70b,72b)이 형성된 기판(30)의 전면에 앞서 언급한 절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 보호층(76)을 형성한다.
상기 보호층(76)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역(A3)의 드레인 전극(72b)을 노출하는 드레인 콘택홀(78)을 형성한다.
도 4i와 도 5i는 제 9 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 보호층(76)이 형성된 기판(30)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 9 마스크 공정으로 패턴하여, 상기 드레인 전극(72b)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(80)을 형성한다.
이상으로 전술한 바와 같은 제 1 내지 제 9 마스크공정을 통해 종래에 따른 구동회로 일체형 액정패널의 박막트랜지스터 어레이기판을 제작할 수 있다.
전술한 바와 같이 제작된 어레이기판과 합착되는 컬러필터 기판은 아래와 같은 공정으로 제작된다.
제 1 마스크 공정 : 빛 차단수단인 블랙매트릭스 형성.
제 2 내지 제 4 마스크 공정 : 화소 영역마다 적색과 녹색과 청색 컬러필터를 형성하는 공정.
전술한 바와 같이 제작된 컬러필터 기판과 어레이기판을 합착하여 종래에 따른 구동회로 일체형 액정표시장치를 제작할 수 있다.
앞서 언급한 바와 같이 종래에 따른 구동회로 일체형 액정표시장치는, 컬러 필터 기판에 블랙매트릭스를 설계할 때 합차오차를 고려한 마진(margin)을 더 두어 설계하기 때문에 개구율이 저하되는 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 빛 차다수단을 어레이기판에 구성하여 액정표시장치의 개구율을 개선하는 것을 제 1 목적으로 하고, 상기 빛 차단수단이 스위칭 소자에 미치는 신호 특성을 최소화 하여 액정표시장치의 표시품질을 개선하는 것을 제 2 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 구동회로 일체형 액정표시장치는 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역이 정의된 제 1 기판과 제 2 기판과; 상기 제 1 기판의 비표시 영역과 표시 영역에 위치하며, 상기 표시영역에 위치한 부분은 화소 영역마다 독립적으로 패턴된 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키와; 상기 제 1 기판의 비표시 영역에 구성되고 다결정 박막트랜지스터의 조합으로 구성된 구동회로부와; 상기 제 1 기판의 상기 스위칭 영역에 위치한 다결정 박막트랜지스터와, 상기 다결정 박막트랜지스터와 연결되고 상기 화소 영역에 구성된 화소 전극과; 상기 제 2 기판의 화소영역에 구성된 컬러필터와; 상기 컬러필터의 전면에 구성된 공통 전극을 포함한다.
상기 구동회로는 n형 다결정 박막트랜지스터와 p형 다결정 박막트랜지스터로 구성된 CMOS소자의 조합으로 이루어지고, 상기 스위칭 영역의 다결정 박막트랜지스터는 n형인 것을 특징으로 한다.
상기 n형 다결정 박막트랜지스터는 다결정 액티브층과, 상기 액티브층 상부의 게이트 전극과 소스및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극과 접촉하는 액티브층의 표면에는 n+이온이 도핑된 영역과, 상기 n+이온의 도핑영역과 게이트 전극의 사이 영역에 대응하는 액티브층의 표면에는 n-이온이 도핑된 저농도 도핑영역을 포함하는 것을 특징으로 한다.
상기 화소영역 마다 독립적으로 패턴된 빛 차단수단은, 상기 화소 영역의 둘레와 스위칭 영역에 대응하여 위치하는 것을 특징으로 한다.
본 발명의 특징에 따른 액정표시장치 제조방법은 제 1 기판과 제 2 기판을 준비하는 단계와; 상기 제 1 기판의 일면에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역을 정의하는 단계와; 상기 제 1 기판의 비표시 영역과 표시 영역에 형성하며, 상기 표시영역에 위치한 부분은 화소영역마다 독립적으로 위치하도록 빛 차단수단을 형성하고, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 단계와; 상기 제 1 기판의 비표시 영역에 다결정 박막트랜지스터의 조합으로 구성된 구동회로를 형성하는 단계와; 상기 제 1 기판의 스위칭 영역에 다결정 박막트랜지스터를 형성하는 단계와; 상기 화소 영역에 상기 다결정 박막트랜지스터와 연결된 화소 전극을 형성하는 단계와; 상기 제 2 기판의 화소영역에 컬러필터를 형성하는 단계와; 상기 컬러필터의 전면에 공통 전극을 형성하는 단계를 포함한다.
상기 차단수단과 얼라인 키는 크롬(Cr)과 같이 빛 반사율이 낮은 금속물질로 형성하며, 상기 제 1 기판의 표시영역에 스토리지 캐피시터를 형성하는 단계를 더욱 포함한다.
본 발명의 다른 특징에 따른 구동회로 일체형 액정표시장치용 어레이기판 제조방법은 기판에 스위칭 영역및 화소 영역을 포함하는 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의하는 단계와; 상기 제 1 기판의 비표시 영역과 표시 영역에 형성하며, 상기 표시영역에 위치한 부분은 화소 영역마다 독립적으로 위치하도록 빛 차단수단을 형성하고, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 제 1 마스크 공정 단계와; 상기 구동회로부에 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역에 제 3 반도체층을 형성하는 제 2 마스크 공정 단계와;
상기 제 2 반도체층과 제 3 반도체층의 일부에 n+이온을 도핑하는 제 3 마스크 공정 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층의 중심에 대응하는 상기 게이트 절연막의 상부에 각각 게이트 전극을 형성하는 제 4 마스크 공정 단계와;
상기 제 1 반도체층 중 게이트 전극이 덮히지 않은 영역에 p+이온을 도핑하는 제 5 마스크 공정 단계와; 상기 제 2 내지 제 3 반도체층 중 n+이온이 도핑되지 않은 영역에 n-이온을 도핑하는 단계와; 상기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성한 후 패턴하여, 제 1 반도체층의 p+도핑영역과 제 2 및 제 3 반도체층의 n+ 도핑영역을 노출하는 제 6 마스크 공정 단계와; 상기 노출된 제 1 내지 제 3 반도체층 마다 이와 접촉하는 소스 및 드레인 전극을 형성하는 제 7 마스크 공정 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에 보호층을 형 성하고, 상기제 3 반도체층과 접촉하는 드레인 전극을 노출하는 제 8 마스크 공정 단계와; 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 9 마스크 공정 단계를 포함한다.
상기 제 2 마스크 공정에서 상기 제 3 반도체층에서 연장된 제 4 반도체층을 형성하고, 상기 제 4 반도체층의 표면에 불순물 이온(n+ 이온)을 도핑하는 마스크 공정을 더욱 진행하고, 상기 제 4 마스크 공정에서, 상기 제 4 반도체층에 대응하는 상부에 금속전극을 형성하여 스토리지 캐패시터를 형성하는 단계를 더욱 포함한다.
상기 화소영역의 일 측에는 상기 스위칭 영역의 게이트 전극에서 연장된 게이트 배선이 더욱 형성되고, 상기 화소 영역의 타 측에는 상기 스위칭 영역의 소스 전극에서 연장된 데이터 배선을 더욱 포함하며, 이때, 상기 게이트 배선과 데이터 배선은 화소 영역마다 독립적으로 패턴된 상기 차단수단 사이에 위치하게 된다.
상기 제 3 마스크 공정 단계는, 상기 제 1 반도체층을 제 1 액티브 영역과 제 2 액티브 영역으로 정의하고, 상기 제 2 반도체층과 제 3 반도체층을 제 1 액티브 영역과 제 2 액티브 영역과 제 3 액티브 영역으로 정의하는 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 감광층을 형성한 후 제 2 마스크를 이용하여 노광한 후 현상하여, 상기 제 1 반도체층의 전부와, 제 2 및 제 3 반도체층의 제 1 및 제 3 액티브 영역을 덮는 감광패턴을 형성하는 단계와; 상기 제 2 및 제 3 반도체층의 제 2 액티브 영역에 n+이온을 도핑하여 오믹 콘택영역을 형성하는 단계를 포함한다. 상기 제 3 액티브 영역은, 상기 n-이온이 도핑되는 영역인 것을 특징으로 한다.
상기 제 5 마스크 공정 단계는, 상기 게이트 전극이 형성된 기판의 전면에 감광층을 형성하고 제 5 마스크로 현상한 후 노광하여, 상기 제 2 및 제 3 반도체층을 완전히 차폐한 후, 상기 제 2 반도체층 중 게이트 전극의 외부로 노출된 표면에 p+이온을 도핑하여 오믹 영역을 형성하는 단계를 포함한다.
본 발명의 다른 특징에 따른 액정표시장치 제조방법은 전술한 바와 같은 방법으로 구동회로 일체형 어레이기판을 형성하는 단계와; 상기 어레이기판과 이격되어 합착되는 기판을 준비하는 단계와; 상기 어레이기판과 마주보는 기판의 일면에 컬러필터를 형성하는 단계와; 상기 컬러필터가 형성된 기판의 전면에 공통 전극을 형성하는 단계를 포함한다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조방법을 설명한다.
-- 실시예 --
본 발명의 특징은, 빛 차단수단(블랙매트릭스)을 박막트랜지스터 어레이기판에 구성하는 동시에, 화소 영역마다 독립적으로 구성하는 것을 특징으로 한다.
도 5는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 일부를 도시한 확대 평면도이다.
도시한 바와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판은 다수의 화소 영역(P)이 정의된 기판(100)의 일면에 구성된 격작형상의 빛 차단수단(102)을 포함한다. 동시에, 기판(100)의 외곽에 상기 빛 차단수단(102)과 동시에 형성한 얼라인 키(AK)를 포함한다.
이때, 상기 격자형상의 빛 차단수단(102)을 한 몸으로 구성하는 것이 아니고, 화소 영역(P)마다 독립적으로 위치하도록 구성하는 것을 특징으로 한다.
상기와 같이 기판(100)면에 빛 차단수단(102)을 먼저 구성하고, 상기 화소 영역(P)의 일 측과 타 측에 위치하여 서로 교차하는 게이트 배선(GL)과 데이터 배선(144)을 구성한다.
상기 게이트 배선(GL)과 데이터 배선(144)의 교차지점에는 스위칭 소자인 다결정 박막트랜지스터(T)와 이에 근접한 영역에는 스토리지 캐패시터(Cst)를 구성한다.
상기 화소 영역(P)에는 상기 다결정 박막트랜지스터(T)로부터 신호를 인가받는 화소 전극(150)을 구성한다.
이하, 전술한 어레이기판을 포함하는 본 발명에 따른 구동회로 일체형 액정표시장치의 구성을 알아본다.
도 7a와 도 7b는 본 발명에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이다.
(도 7a는 구동회로부의 CMOS를 나타낸 단면도이고, 도 7b는 도 6의 Ⅴ-Ⅴ를 따라 절단한 단면을 참조하여 나타낸 도면이다.)
도시한 바와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치(LP)는 표시부(D1)와 비표시부(D2)로 구성된 컬러필터 기판(CS)과, 구동회로(DC) 일체형 박 막트랜지스터 어레이기판(AS)을 합착하여 구성한다.
상기 컬러필터 기판(CS)은, 표시부(D1)에 정의된 다수의 화소 영역(P)마다 이에 대응하여 컬러필터(302)를 구성하고, 상기 컬러필터(302)의 전면에 투명한 공통 전극(304)을 구성한다.
이때, 상기 컬러필터는 적,녹,청의 컬러수지를 다수의 화소 영역(P)에 순차적으로 패턴함으로써 형성하게 된다.
상기 구동회로 일체형 박막트랜지스터 어레이기판(AS)은, 비표시부(D2)에 구동회로(DC)를 구성하고 표시부(D1)의 화소영역(P)에 대응하여 스위칭 소자(다결정 박막트랜지스터,T)와 스토리지 캐패시터(Cst)와 화소전극(150)을 구성한다.
상기 구동회로(DC)는 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS조합으로 형성하는 것이 일반적이며, 상기 스위칭 소자(T)는 n형 다결정 박막트랜지스터 이다.
이때, 화소 영역(P)의 일 측과 타 측에는 상기 스위칭 소자의 전극과 연결된 게이트 배선(미도시)과 데이터 배선(144)을 구성한다.
전술한 구성에서 특징적인 것은, 상기 표시부(D1)와 비표시부(D2)에 대응하는 어레이기판에 빛 차단수단인 블랙매트릭스(black matrix,102)를 형성하는 것이다.
자세히는, 구동회로(DC)와 화소 영역(P)에 구성된 스위칭 소자(및 스토리지 캐패시터)와 화소영역(P)간 경계영역에 대응하여 기판(100)과 버퍼층(104) 사이에 상기 빛 차단수단(102)을 구성하는 것을 제 1 특징으로 하고, 상기 표시영역(D1)에 대응한 부분의 빛 차단수단(102)은 화소영역(P)마다 독립적으로 패턴된 상태로 구성하는 것을 제 2 특징으로 한다.
이때, 빛 차단수단(102)을 박막트랜지스터 어레이기판(AS)에 구성하게 되면, 합착마진을 두지 않아도 되므로 합착마진만큼(α)의 개구영역을 확보할 수 있다.
또한, 상기 빛 차단수단(102)과 함께 기판(100)의 외곽에 얼라인 키(도 6의 AK)를 형성할 수 있기 때문에 얼라인 키를 이용한 셀프 얼라인(self align)공정이 가능하여 몇몇 공정을 생략하여 공정을 단순화 할 수 있다.
한편, 빛 차단수단(102)을 화소(P)마다 독립적으로 구성하게 되면, 금속재질로 구성된 빛 차단수단(102)에 의한 부유부하(floating load)가 1/전체 화소로 작아져서 상부의 다결정 박막트랜지스(T)의 특성 변화를 최소화 할 수 있어 액정표시장치의 표시품질을 개선하는 장점이 있다.
만약, 상기 빛 차단수단(102)을 한몸으로 구성하게 되면 큰 양의 부유부하(floating load)에 의해 상기 다결정 박막트랜지스터에 백 바이어스(back bias)가 걸리게 되어 상부의 다결정 박막트랜지스터(T)의 특성에 좋지 않은 영향을 미칠 수 있게 된다.
이하, 공정 단면도를 참조하여, 본 발명에 따른 구동회로 일체형 박막트랜지스터 어레이기판의 제조공정을 설명한다.
도 8a 내지 도 8j와 도 9a 내지 도 9j는 본 발명에 따른 구동회로 일체형 액정표시장치용 박막트랜지스터 어레이기판의 제조공정을 도시한 도면이다.
도 8a 내지 8j와 도 9a 내지 도 9j는 종래에 따른 구동회로 일체형 박막트랜 지스터 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.
(도 8a 내지 도 8j는 구동회로를 나타낸 공정 단면도이고, 도 9a 내지 도 9j는 표시영역의 단일 화소를 나타낸 공정 단면도이다.)
도 8a와 도 9a는 제 1 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 기판(100)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.
이때, 비표시부(D2)에 편의상 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(100)의 일면에 크롬(Cr)과 같은 빛 반사율이 낮은 금속을 증착하고 제 1 마스크공정으로 패턴하여, 상기 비표시 영역(D2)과 스위칭 영역(A2)과 스토리지 영역 및 화소 영역(A3,P)의 둘레에 대응하여 빛 차단수단(102)을 구성한다.
이때, 상기 빛 차단수단(102)은 화소 영역(102)마다 독립적으로 구성하는 것을 특징으로 한다.
또한, 도시하지는 않았지만 상기 빛 차단수단(102)을 형성하는 공정과 동시에 비표시부(D2)의 주변에 대응하는 기판(100)의 외곽에 얼라인 키(도 6의 AK)를 형성한다.
도 8b와 도 9b는 제 2 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 빛 차단수단이 형성된 기판의 전면에 절연물질을 증착하여 버퍼층(104)을 형성하고, 상기 버퍼층(104)의 상부에 비정질 실리콘(a- Si:H)을 증착한 후 결정화 하는 공정을 진행한다.
상기 결정화를 위해 다양한 열전달 수단이 이용될 수 있지만, 일반적으로는 레이저(laser)를 이용하여 결정화를 진행한다.
결정화 공정으로 결정화된 층을 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(106,108,110)을 형성하고, 상기 스토리지 영역(A4)에 전극으로서 기능을 하는 제 4 반도체층(112)을 형성한다.
도 8c와 도 9c는 제 3 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(106,108,110,112)이 형성된 기판(100)의 전면에 포토레지스트(photoresist)를 도포한 후, 제 3 마스크 공정으로 패턴하여, 상기 N영역(A2)및 스위칭 영역(A3)의 일부와 P영역(A1)을 차폐하는 감광패턴(114)을 형성한다.
이때, 상기 N영역(A2)과 스위칭 영역(A3)에 제 1 액티브 영역(B1)과 제 2 액티브 영역(B2)을 정의하고, 상기 제 1 및 제 2 액티브 영역(B1,B2)사이에 제 3 액티브 영역(B3)을 정의한다.
상기 감광패턴(114)은 특히, 상기 N영역(A2)과 스위칭 영역(A3)에 구성된 제 2 반도체층(108)과 제 3 반도체층(110)의 제 1 및 제 3 액티브 영역(B1,B3)을 차폐하도록 형성한다.
다음으로 상기 감광패턴(114)이 형성된 기판(100)의 전면에 n+이온을 도핑하는 공정을 진행한다.
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 액티브 영역(B2)은 n+이온이 도핑되어 오믹 영역(오믹 접촉 특성을 갖는 영역)이 되고, 상기 스토리지 영역(A4)의 제 4 반도체층(112)은 스토리지 제 1 전극으로서의 기능을 하게 된다.
전술한 바와 같이, N영역(A2)과 스위칭 영역(A3)의 제 2 및 제 3 반도체층(108,110)과, 상기 스토리지 영역(A4)의 제 4 반도체층(112)에 이온을 도핑하는 공정이 완료되면 상기 감광패턴(114)을 제거하는 공정을 진행한다.
도 8d와 도 9d는 제 4 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 제 3 마스크 공정을 통한 n+이온 도핑공정을 진행한 후, 기판(100)의 전면에 게이트 절연막(116)을 형성한다.
상기 게이트 절연막(116)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 형성할 수 있다.
다음으로, 상기 게이트 절연막(116)이 형성된 기판(100)의 전면에 도전성 금속을 증착하고 제 4 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(106,108,110)의 중심(제 1 액티브 영역)에 대응하는 상부에 제 1 내지 제 3 게이트 전극(118,120,122)을 형성하고, 상기 스토리지 영역(A4)의 제 4 반도체층(112)에 대응하는 상부에 스토리지 제 2 전극(124)을 형성한다.
동시에, 상기 스위칭 영역(A3)의 게이트 전극(122)에서 화소 영역(P)의 일측으로 연장된 게이트 배선(미도시)을 형성한다,
도 8e와 도 9e는 제 5 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(118,120,122)과 스토리지 제 2 전극(124)이 형성된 기판(100)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 5 마스크 공정으로 패턴하여, 상기 N영역(A2)과 스위칭 영역(A3)과 스토리지 영역(A4)을 차단하는 감광패턴(126)을 형성한다.
다음으로, 상기 감광패턴(126)사이로 노출된 P영역(A1)에 p+이온을 도핑(doping)하는 공정을 진행한다.
이와 같이 하면, 상기 P영역(A1)의 제 2 액티브 영역(B2)은 p+이온이 도핑 되어 저항성 접촉(ohmic contact)특성을 갖는다.
전술한 바와 같은 제 5 마스크 공정이 완료되면, 상기 감광패턴(126)을 제거하는 공정을 진행한다.
도 8f와 도 9f는 N영역(A2)과 스위칭 영역(A3)의 반도체층(108,110)에 저농도 도핑영역(LDD)을 형성하는 공정을 도시한 도면이다.
전술한 바와 같이, 감광패턴(126)을 제거한 후 기판(100)의 전면에 n-이온을 도핑하는 공정을 진행한다.
이와 같이 하면, 비로소 상기 N영역(A2)과 스위칭 영역(A3)에 위치한 제 2 및 제 3 반도체층(108,110)의 제 3 액티브 영역(B3)에 저농도 도핑영역(LDD)을 형성할 수 있다.
이때, p+이온이 도핑된 제 1 반도체층(106)에 상기 n-이온이 도핑되나 이는 매우 극소량이기 때문에 제 1 반도체층(106)에 특성에 영향을 미치지 않는다.
도 8g와 도 9g는 제 6 마스크 공정을 나타내는 공정 단면도이다.
전술한 바와 같은 공정으로, 각각 오믹영역(저항성 접촉 영역)이 형성된 제 1 내지 제 3 반도체층(106,108,110)과, 스토리지 제 1 전극(112)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질그룹 중 선택된 하나를 증착하여 층간 절연막(interlayer,130)을 형성한다.
다음으로, 상기 층간 절연막(130)과 하부의 게이트 절연막(116)을 제 6 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(106,108,110)의 이온도핑영역(오믹콘택영역)을 노출하는 콘택홀을 형성한다.
상세히는, 상기 제 1 내지 제 3 게이트 전극(118,120,122)을 중심으로 양측의 반도체층(104,106,108)즉, 오믹영역을 각각 노출하는 제 1 콘택홀(132a,134a,136a)과 제 2 콘택홀(132b,134b,136b)을 형성한다.
도 8h와 도 9h는 제 7 마스크 공정을 나타낸 공정 단면도이다.
상기 제 1 내지 제 3 반도체층(106,108,110)을 노출하는 층간절연막(130)이 형성된 기판(100)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄합금(AlNd)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 노출된 오믹 콘택영역과 접촉하는 소스 전극(138a,140a,142a)과 드레인 전극(138b,140b,142b)을 형성한다.
동시에, 상기 스위칭 영역(A3)의 드레인 전극(142b)에서 화소 영역(P)의 일측으로 연장한 데이터 배선(144)을 형성한다.
전술한 제 1 내지 제 7 마스크 공정을 통해, 비표시부(D2)에는 p형 다결정 박막트랜지스터와 n형 다결정 박막트랜지스터의 조합인 CMOS소자가 형성되고, 상기 표시 영역(D1)의 스위칭 영역(A3)에는 n형 다결정 박막트랜지스터가 형성되고, 상기 스토리지 영역(A4)에는 스토리지 제 1 전극과 스토리지 제 2 전극으로 구성된 스토리지 캐패시터(Cst)가 형성된다.
도 8i와 도 9i는 제 8 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 각 영역(A1,A2,A3)마다 소스전극(138a,140a,142a)과 드레인 전극(138b,140b,142b)이 형성된 기판(100)의 전면에 앞서 언급한 절연물질 룹 중 선택된 하나 이상의 물질을 증착하여 보호층(146)을 형성한다.
다음으로, 상기 보호층(146)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역(A3)의 드레인 전극(142b)을 노출하는 드레인 콘택홀(148)을 형성한다.
도 8j와 도 9j는 제 9 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 상기 보호층(146)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 9 마스크 공정으로 패턴하여, 상기 드레인 전극(140b)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(150)을 형성한다.
이때, 화소 전극(150)은 게이트 배선(미도시)과 데이터 배선(144)과 이격거리(L)를 두고 형성한다.
전술한 공정을 통해 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판을 제작할 수 있다.
전술한 공정에서, 상기 빛차단수단(152)을 어레이기판에 직접 형성하기 때문에 종래와 달리 합착마진을 둘 필요가 없다.
또한, 상기 빛 차단수단과 동시에 얼라인 키를 형성하였기 때문에, 이를 이용한 정확한 얼라인이 가능하여, 종래와는 달리 n형 다결정 박막트랜지스터와 스토리지캐패시터를 형성하기 위한 n+ 도핑공정을 동시에 진행할 수 있어서 공정이 단순화되는 장점이 있다.
또한, 화소 영역마다 빛 차단수단을 독립적으로 구성하기 때문에 금속 재질의 빛 차단수단에 의한 부유부하를 최소화 하여, 스위칭 소자의 특성에 미치는 영향을 최소화 할 수 있다.
따라서, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판은 컬러필터 기판에 구성하던 빛 차단 수단을 어레이기판에 구성함으로써, 빛 차단수단을 설계할 때 반드시 고려하였던 합착마진을 두지 않게 됨으로써, 합착마진 만큼의 개구영역을 확보할 수 있어 고휘도를 구현할 수 있는 효과가 있다.
또한, 빛 차단수단을 독립적으로 구성하기 때문에, 금속 재질의 빛 차단수단에 의한 부유부하를 최소화 하여 스위칭 소자의 특성에 미치는 영향을 최소화 할 수 있으므로, 표시품질을 개선하는 효과가 있다.

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  8. 기판에 스위칭 영역및 화소 영역을 포함하는 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의하는 단계와;
    상기 기판의 비표시 영역과 표시 영역에 형성하며, 상기 표시영역에 위치한 부분은 화소 영역마다 독립적으로 위치하도록 빛 차단수단을 형성하고, 상기 비표시 영역에 위치한 얼라인 키를 형성하는 제 1 마스크 공정 단계와;
    상기 구동회로부에 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역에 제 3 반도체층을 형성하는 제 2 마스크 공정 단계와;
    상기 제 2 반도체층과 제 3 반도체층의 일부에 n+이온을 도핑하는 제 3 마스크 공정 단계와;
    상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와;
    상기 제 1 내지 제 3 반도체층의 중심에 대응하는 상기 게이트 절연막의 상부에 각각 게이트 전극을 형성하는 제 4 마스크 공정 단계와;
    상기 제 1 반도체층 중 게이트 전극이 덮히지 않은 영역에 p+이온을 도핑하는 제 5 마스크 공정 단계와;
    상기 제 2 내지 제 3 반도체층 중 n+이온이 도핑되지 않은 영역에 n-이온을 도핑하는 단계와;
    상기 게이트 전극이 형성된 기판의 전면에 층간 절연막을 형성한 후 패턴하여, 제 1 반도체층의 p+도핑영역과 제 2 및 제 3 반도체층의 n+ 도핑영역을 노출하 는 제 6 마스크 공정 단계와;
    상기 노출된 제 1 내지 제 3 반도체층 마다 이와 접촉하는 소스 및 드레인 전극을 형성하는 제 7 마스크 공정 단계와;
    상기 소스 및 드레인 전극이 형성된 기판의 전면에 보호층을 형성하고, 상기제 3 반도체층과 접촉하는 드레인 전극을 노출하는 제 8 마스크 공정 단계와;
    상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 9 마스크 공정 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  9. 제 8 항에 있어서,
    상기 제 2 마스크 공정에서 상기 제 3 반도체층에서 연장된 제 4 반도체층을 형성하고, 상기 제 4 반도체층의 표면에 불순물 이온(n+ 이온)을 도핑하는 마스크 공정을 더욱 진행하고, 상기 제 4 마스크 공정에서, 상기 제 4 반도체층에 대응하는 상부에 금속전극을 형성하여 스토리지 캐패시터를 형성하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  10. 제 8 항에 있어서,
    상기 게이트 전극을 형성하는 동시에, 상기 화소영역의 일 측에는 상기 스위칭 영역의 상기 게이트 전극에서 연장된 게이트 배선이 더욱 형성되고, 상기 소스 및 드레인전극을 형성하는 동시에, 상기 화소 영역의 타 측에는 상기 스위칭 영역의 상기 소스 전극에서 연장된 데이터 배선이 더욱 형성된 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 배선과 데이터 배선은 화소 영역마다 독립적으로 패턴된 상기 차단수단 사이에 위치하는 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  12. 제 8 항에 있어서,
    상기 제 3 마스크 공정 단계는,
    상기 제 1 반도체층을 제 1 액티브 영역과 제 2 액티브 영역으로 정의하고, 상기 제 2 반도체층과 제 3 반도체층을 제 1 액티브 영역과 제 2 액티브 영역과 제 3 액티브 영역으로 정의하는 단계와;
    상기 제 1 내지 제 3 반도체층이 형성된 기판의 전면에 감광층을 형성한 후 제 2 마스크를 이용하여 노광한 후 현상하여, 상기 제 1 반도체층의 전부와, 제 2 및 제 3 반도체층의 제 1 및 제 3 액티브 영역을 덮는 감광패턴을 형성하는 단계와;
    상기 제 2 및 제 3 반도체층의 제 2 액티브 영역에 n+이온을 도핑하여 오믹 콘택영역을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  13. 제 12 항에 있어서,
    상기 제 3 액티브 영역은, 상기 n-이온이 도핑되는 영역인 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  14. 제 8 항에 있어서,
    상기 제 5 마스크 공정 단계는,
    상기 게이트 전극이 형성된 기판의 전면에 감광층을 형성하고 제 5 마스크로 현상한 후 노광하여, 상기 제 2 및 제 3 반도체층을 완전히 차폐한 후, 상기 제 2 반도체층 중 게이트 전극의 외부로 노출된 표면에 p+이온을 도핑하여 오믹 영역을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이기판 제조방법.
  15. 상기 청구항 8항의 방법에 의해 구동회로 일체형 어레이기판을 형성하는 단계와;
    상기 어레이기판과 이격되어 합착되는 기판을 준비하는 단계와;
    상기 어레이기판과 마주보는 기판의 일면에 컬러필터를 형성하는 단계와;
    상기 컬러필터가 형성된 기판의 전면에 공통 전극을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치 제조방법.
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