KR102237139B1 - 복합층 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 - Google Patents

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Abstract

본 발명은 복합층 구조의 차광층을 구비한 산화물 반도체를 포함하는, 액정 표시장치 및/또는 유기전계발광 표시장치와 같은 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판, 화소 영역, 박막 트랜지스터, 차광층, 버퍼층 그리고 화소 전극을 포함한다. 화소 영역은, 기판 위에 매트릭스 방식으로 배열된다. 박막 트랜지스터는 화소 영역 각각에 배치되며, 산화물 반도체 물질을 포함한다. 차광층은 기판과 박막 트랜지스터의 사이에 개재되며, 빛 투과 두께를 갖는 제1 금속층, 제1 저굴절층, 빛 차광 두께를 갖는 제2 금속층, 제2 저굴절층, 빛 투과 두께를 갖는 제3 금속층이 순차적으로 적층되어 있다. 버퍼층은 차광층과 박막 트랜지스터 사이에 개재되며, 기판의 전체 표면을 덮는다. 그리고 화소 전극은 박막 트랜지스터에 연결되어, 화소 영역 내에 배치된다.

Description

복합층 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 {Oxide Semiconductor Thin Film Transistor Substrate Having Complex Structure Light Shield Layer}
본 발명은 복합층 구조의 차광층을 구비한 산화물 반도체를 포함하는, 액정 표시장치(Liquid Crystal Display: LCD) 및/또는 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)와 같은 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 회절 및 반사에 의해 외부광이 채널 영역으로 유입되는 것을 방지하도록 복합층 구조를 가져 반사율을 저감한 차광층을 갖는 산화물 반도체를 구비한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며, 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 3 및 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.
좀 더 상세히 살펴보기 위해 도 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전면에 도포된다.
나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 도포한다.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)를 형성한다.
뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
상기와 같은 평판 표시장치에서 박막 트랜지스터를 구비함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해, 박막 트랜지스터의 반도체 층은 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.
금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는다. 따라서, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.
하지만, 바텀 게이트 구조에서는 소스-드레인 전극과 게이트 전극이 중첩되는 구조를 갖는다. 이러한 구조에서는, 소스 전극(S)과 게이트 전극(G) 사이에서 기생 용량이 형성되는데, 이로 인해 박막 트랜지스터의 특성이 열화 될 수 있다. 또한, 바텀 게이트 구조에서는 하부에서 유입되는 빛은 게이트 전극(G)에 의해 차단할 수 있지만, 상부에서 유입되는 빛을 차단하기 위해서는 추가로 광 차단막을 더 형성하여야 한다.
도 5를 참조하여, 탑 게이트(Top Gate) 구조를 갖고, 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판에 대하여 설명한다. 게이트 전극과 소스-드레인 전극 사이에서 발생하는 기생 용량을 극소화하기 위해서는 탑 게이트 구조를 갖는 박막 트랜지스터가 적합하다. 도 5는 종래 기술에 의한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 5를 참조하면, 탑 게이트 구조를 갖는 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 배열로 배치된 화소 영역, 그리고 각 화소 영역에 하나씩 할당된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)의 반도체 층이 기판(SUB) 위에 직접 형성된다. 반도체 층은 중앙부의 채널 영역(A), 채널 영역(A)의 좌측에 배치된 소스 영역(SA) 및 채널 영역(A)의 우측에 배치된 드레인 영역(DA)을 포함한다.
반도체 층의 채널 영역(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 영역(A)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층과 게이트 전극(G) 위에는 중간 절연막(IN)이 덮는다. 반도체 층의 소스 영역(SA)과 드레인 영역(DA)을 덮는 중간 절연막(IN)은 일부 제거하여 소스 전극(S)과 드레인 전극(D)이 각각 접촉된다.
소스 전극(S), 채널 영역(A), 게이트 전극(G) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된 기판(SUB) 전체를 보호막(PAS)이 덮는다. 보호막(PAS) 중에서 드레인 전극(D)을 덮는 일부를 제거하여 드레인 전극(D)을 노출한다. 노출된 드레인 전극(D)은 보호막(PAS) 위에 형성된 화소 전극(PXL) 혹은 애노드 전극(ANO)과 연결된다.
이와 같이, 탑 게이트 구조를 갖는 박막 트랜지스터(T)에서는 게이트 전극(G)의 끝단과 소스 전극(S)의 끝단이 일정 거리 이격한 게이트-소스 간격(Ggs)을 갖는다. 마찬가지로, 게이트 전극(G)의 끝단과 드레인 전극(D)의 끝단이 일정 거리 이격한 게이트-드레인 간격(Ggd)을 갖는다. 따라서, 게이트 전극(G)과 소스-드레인 전극(S-D) 사이에서는 기생 용량이 거의 형성되지 않는다. 그 결과, 채널 영역(A)의 특성이 열화되는 것을 방지할 수 있다.
하지만, 도 5와 같은 탑 게이트 구조에서는 기판(SUB)의 하부에서 유입되는 빛, 예를 들어, 백 라이트에 의해 노출되기 쉽다. 외부의 빛이 채널 영역(A)으로 유입 될 경우, 채널 영역(A)의 특성이 열화 되어 장기간 사용할 경우, 박막 트랜지스터의 특성이 변화될 수 있다. 이는 표시장치의 화상 품질 저하를 유발할 수 있다.
표시장치의 성능을 향상하기 위해서는, 소재의 특성을 향상하기 위한 탑 게이트 구조를 구비하고, 산화물 반도체 물질을 포함한 박막 트랜지스터를 구비하는 것이 바람직하다. 이 경우, 외부 광이 박막 트랜지스터의 채널 영역으로 유입되는 것을 방지할 수 있는 새로운 구조 및/혹은 신규 구성 요소가 필요하다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 박막 트랜지스터를 구성하는 게이트 전극과 소스-드레인 전극 사이에서의 기생 용량을 최소화한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 탑 게이트 구조의 박막 트랜지스터 기판에서 하부에서 반도체 층의 채널 영역으로 유입되는 빛을 차단하기 위한 차광층을 구비한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 차광층의 외곽 경계부에서 회절 현상에 의해 채널 영역으로 유입되거나, 차광층과 소스-드레인 금속층 사이에서 반사에 의해 유입되는 것을 방지하는 복합 구조를 갖는 차광층을 구비한 박막 트랜지스터 기판을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판은, 기판, 화소 영역, 박막 트랜지스터, 차광층, 버퍼층 그리고 화소 전극을 포함한다. 화소 영역은, 기판 위에 매트릭스 방식으로 배열된다. 박막 트랜지스터는 화소 영역 각각에 배치되며, 산화물 반도체 물질을 포함한다. 차광층은 기판과 박막 트랜지스터의 사이에 개재되며, 빛 투과 두께를 갖는 제1 금속층, 제1 저굴절층, 빛 차광 두께를 갖는 제2 금속층, 제2 저굴절층, 빛 투과 두께를 갖는 제3 금속층이 순차적으로 적층되어 있다. 버퍼층은 차광층과 박막 트랜지스터 사이에 개재되며, 기판의 전체 표면을 덮는다. 그리고 화소 전극은 박막 트랜지스터에 연결되어, 화소 영역 내에 배치된다.
일례로, 박막 트랜지스터 기판은, 절연층을 더 포함한다. 절연층은, 차광층 위에 배치되며, 채널 영역보다 약간 더 큰 면적과 제2 금속층보다 두꺼운 두께를 갖고, 채널 영역과 중첩되도록 제3 금속층 위에 적층된다.
일례로, 절연층의 두께는, 1,500Å 이상인 것이 바람직하다.
일례로, 제1 금속층, 제2 금속층 및 제3 금속층은, 몰리브덴, 티타늄 및 몰리브덴-티타늄 중 어느 하나를 포함한다. 빛 차광 두께는 1,000Å 이상의 두께이다. 빛 투과 두께는 100Å 이하의 두께이다. 제1 저굴절층 제2 저굴절층은, 제1 금속층 및 제3 금속층보다 낮은 굴절율을 갖는 물질을 포함하며, 100Å 이상 내지 500Å 이하의 두께를 갖는다.
일례로, 제1 저굴절층 및 제2 저굴절층은, 인듐-주석 산화물을 포함한다.
본 발명에 의한 박막 트랜지스터 기판은, 반도체 층의 채널 영역을 중심으로 상부에 위치한 게이트 전극과 하부에 위치한 차광층을 포함한다. 따라서, 반도체 층의 상부 및 하부에서 채널 영역으로 유입되는 빛들을 효과적으로 차단할 수 있다. 또한, 게이트 전극과 차광층은 소스-드레인 전극과 수직 구조상에서 서로 중첩하지 않으므로, 기생 용량을 최소화할 수 있다. 광 차단 효율을 극대화하기 위해, 차광층을 복합 구조를 갖도록 형성하여, 차광층의 측면에서 유입되는 광량을 줄일 수 있다. 또한, 차광층이 굴절율이 다른 물질을 개재한 삼중층으로 형성함으로써, 차광층에서 반사되는 광량을 현저히 감소할 수 있다. 이로써, 차광층에서 반사되어 채널 영역으로 유입되는 빛의 양을 극소화하여, 박막 트랜지스터의 광 신뢰성 및 열 안정성(PBTiS: Positive Bias Temperature Instability 및/또는 NBTiS: Negative Bias Temperature Instability)을 향상할 수 있다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 종래 기술에 의한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도.
도 6은 본 발명의 제1 실시 예에 의한 차광층을 더 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도.
도 7은 본 발명의 제2 실시 예에 의한 삼중층 구조의 차광층을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도.
도 8은 본 발명의 제3 실시 예에 의한 유입광의 입구부를 협소하게 하는 구조를 갖는 유기발광 다이오드 표시장치를 나타내는 단면도.
도 9는 본 발명의 제3 실시 예에 의한 복합 구조의 차광층을 구비한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 10은 단일층 구조의 차광층 및 다중층 구조의 차광층에서 빛의 반사율을 나타내는 그래프.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명은 액정 표시장치, 유기발광 다이오드 표시장치 및 전기영동 표시장치와 같은 평판 표시장치에 사용하는 박막 트랜지스터 기판에 관한 것으로서, 매트릭스 배열을 이루는 다수 개의 화소들과, 각 화소들에 배치된 박막 트랜지스터를 포함한다. 특히, 본 발명은 평판 표시장치의 박막 트랜지스터 기판을 이루는 박막 트랜지스터의 구조에 관한 것이므로, 박막 트랜지스터의 구조를 중심으로 설명한다. 따라서, 당해 기술자라면, 본 발명에 의한 박막 트랜지스터 기판을 도 1 내지 4에서 도시한 액정 표시장치 및 유기발광 다이오드 표시장치에 용이하게 응용할 수 있다.
<제1 실시 예>
이하, 도 6을 참조하여, 본 발명의 제1 실시 예에 대하여 설명한다. 본 발명의 제1 실시 예는, 기판(SUB)의 하부에서 유입하는 빛을 차단하기 위한 차광층(LS)을 더 포함하는 탑 게이트 구조의 박막 트랜지스터 기판을 제공한다. 도 6은 본 발명의 제1 실시 예에 의한 차광층을 더 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 6을 참조하면, 기본적인 구성은 도 5의 구조와 동일하다. 차이가 있다면, 반도체 층 하부에 차광층(LS)을 더 포함하는 구조를 갖는다. 더 상세하게는, 기판(SUB)의 표면 위에서 반도체 층이 형성될 위치에 차광층(LS)이 형성되어 있다. 특히, 차광층(LS)의 크기는 반도체 층을 완전히 덮을 수 있도록 약간 크기가 더 큰 것이 바람직하다.
차광층(LS)이 형성된 기판(SUB)의 전체 표면 위에 버퍼 층(BUF)이 도포되어 있다. 버퍼 층(BUF) 위에는 차광층(LS)과 중첩하도록, 차광층(LS)의 크기와 거의 동일하거나 약간 작은 크기를 갖는 반도체 층(SE)이 형성된다. 반도체 층(SE)은 중앙부의 채널 영역(A), 채널 영역(A)의 좌측에 배치된 소스 영역(SA) 및 채널 영역(A)의 우측에 배치된 드레인 영역(DA)을 포함한다.
반도체 층(SE)의 채널 영역(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 영역(A)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층(SE)과 게이트 전극(G) 위에는 중간 절연막(IN)이 덮는다. 반도체 층(SE)의 소스 영역(SA)과 드레인 영역(DA)을 덮는 중간 절연막(IN)은 일부 제거하여 소스 전극(S)과 드레인 전극(D)이 각각 접촉된다.
소스 전극(S), 채널 영역(A), 게이트 전극(G) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된 기판(SUB) 전체를 보호막(PAS)이 덮는다. 보호막(PAS) 중에서 드레인 전극(D)을 덮는 일부를 제거하여 드레인 전극(D)을 노출한다. 노출된 드레인 전극(D)은 보호막(PAS) 위에 형성된 화소 전극(PXL)과 연결된다.
도 6과 같이, 차광층(LS)을 더 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판은 게이트 전극(G)과 소스-드레인 전극(S-D) 사이의 기생 용량이 거의 발생하지 않을 뿐 아니라, 기판(SUB)의 하부에서 유입되는 빛이 차광층(LS)에 의해 차단된다. 따라서, 우수한 금속 산화물을 포함하는 반도체 층의 채널 영역(A)의 특성이 열화되지 않고, 장시간 동안 유지할 수 있다.
하지만, 차광층(LS)이 외부광을 완전히 차단하여 채널 영역(A)으로 빛이 유입되지 않도록 하기 위해서는 충분한 두께를 가져야 한다. 예를 들어, 몰리브덴-티타늄(MoTi)과 같은 금속 물질을 사용할 경우, 적어도 1,000Å 이상의 두께를 가져야 충분한 광 차단율을 확보할 수 있다. 다른 예로, 아몰퍼스 실리콘(a-Si)으로 광 차단막(LS)을 형성하기도 한다. 이 경우에는, 2,500Å의 두께를 가져도 550nm 파장 이상의 빛을 완벽하게 차단하지 못한다.
이와 같이, 빛을 투과하지 못하고 반사할 수 있도록 구성된 차광층(LS)을 구비하더라도, 채널 영역(A)으로 일부 빛이 유입될 수 있다. 예를 들어, 외부광(OL)은 차광층(LS)의 바로 아래에서 들어온다. 대부분의 외부광(OL)은 차광층(LS)에 의해 반사된다. 하지만, 차광층(LS)의 테두리 부분으로 들어오는 빛 중에서 일부는 테두리에서 회절 현상에 의한 회절광(FL)으로 유입될 수 있다.
또한, 이웃하는 화소 영역에서 출광되는 빛이 차광층(LS)의 측면 방향에서 들어올 수 있다. 이러한 내부광(IL)은, 박막 트랜지스터(T)와 기판(SUB) 사이에서 반사 및 재 반사 과정을 통해 측면 방향으로 퍼져 나아간다. 이와 같이 내부광(IL) 및 회절광(FL)들은 차광층(LS)과 박막 트랜지스터(T) 사이로 유입될 수 있다. 예를 들어, 소스-드레인 전극(S, D)과 차광층(LS) 사이에서 반사 및 재 반사를 통해 채널 영역(A)으로 유입될 수 있다.
제1 실시 예에서와 같이 단순한 구조를 갖는 차광층(LS)을 구비한 경우, 외부에서 유입되는 상당양의 빛을 차단할 수는 있으나, 회절 및/또는 반사 등에 의해 유입되는 빛들까지 차단하지는 못한다. 이하의 실시 예들에서는 이러한 외부광의 회절되어 유입되는 빛 그리고 내부광이 반사 및 회절에 의해 유입되는 빛들까지도 효과적으로 방지할 수 있는 차광층의 구조에 대해 설명한다.
<제2 실시 예>
이하, 도 7을 참조하여, 본 발명의 제2 실시 예에 대하여 설명한다. 본 발명의 제2 실시 예는, 기판(SUB)의 하부에서 유입하는 빛을 차단하기 위한 삼중층 구조의 차광층을 더 포함하는 탑 게이트 구조의 박막 트랜지스터 기판을 제공한다. 도 7은 본 발명의 제2 실시 예에 의한 삼중층 구조의 차광층을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 7을 참조하면, 기본적인 구성은 도 6의 구조와 동일하다. 차이가 있다면, 반도체 층(SE) 하부에 배치된 차광층(LS)이 삼중층 구조를 갖는다는 데 있다. 삼중층은 동일한 물질로 이루어진 두 개의 층 사이에 다른 물질층이 개재된 구조를 갖는다. 예를 들어, 제1 금속층(M1), 저굴절층(SI) 그리고 제2 금속층(M2)이 적층될 수 있다. 여기서, 제1 금속층(M1)과 제2 금속층(M2)은 동일한 금속 물질을 포함한다. 저굴절층(SI)은 제1 및 제2 금속층(M1, M2)와 굴절율이 다른, 특히 굴절율이 낮은 무기 물질을 포함한다. 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide)와 같은 물질로 형성할 수 있다. 제1 금속층(M1) 및 제2 금속층(M2)이 몰리브덴을 포함할 경우, 굴절율은 약 3정도이다. 저굴절층(SI)에 인듐-주석 산화물을 포함할 경우, 굴절율은 약2 정도로서 금속층들(M1, M2)보다 낮은 굴절율을 갖는다.
이와 같은 구조를 갖는 차광층을 갖는 경우, 하부에서 차광층(LS)으로 유입되는 외부광(OL) 대부분은 반사되어 되돌아 간다. 그런데, 차광층(LS)의 경계부에서는 일부 빛이 회절 현상에 의해 회절광(FL)으로 되어, 박막 트랜지스터(T)와 차광층(LS)의 사이 공간으로 입사된다.
또한, 차광층(LS)의 측면에서는 내부광(IL)이 유입될 수 있다. 내부광(IL)은 이웃하는 화소의 유기발광 층에서 유입되는 빛일 수 있다. 내부광(IL)은 표시 소자들을 구성하는 금속 물질과 기판 사이에서 반사되어 유입될 수 있다. 또한, 일부 내부광(IL)은 차광층(LS)의 끝 단에서 회절 및/또는 반사에 의해 입사되기도 한다. 이하에서는 편의상 내부광(IL)과 회절광(FL)을 모두 내부광(IL)으로 대표하여 설명한다.
제2 실시 예에 의한 삼중층 구조를 갖는 차광층(LS)은 이와 같이 유입된 내부광(IL)들을 효과적으로 감소할 수 있다. 이를 좀 더 상세히 설명하면, 제1 금속층(M1)은 몰리브덴-티타늄(MoTi)을 1,000Å 이상의 두께로 형성한다. 제2 금속층(M2)은 몰리브덴-티타늄(MoTi)을 100Å 이하의 두께로 형성한다. 그리고, 저굴절층(SI)은 몰리브덴-티타늄보다 굴절율이 낮은 무기 물질을 100 ~ 500Å의 두께로 형성한다.
이와 같은 구조에서, 제2 금속층(M2)의 상부에서 유입된 내부광(IL)은 일부가 제2 금속층(M2)의 표면에서 반사되고, 일부는 굴절되어 투과된다. 제2 금속층(M2)의 두께가 100Å 이하이므로, 일부 빛이 투과된다. 투과된 빛 중에서 일부는 제2 금속층(M2)과 저굴절층(SI)의 경계면에서 반사되고, 일부는 굴절되어 저굴절층(SI)으로 투과된다. 투과된 빛은 저굴절층(SI)과 제1 금속층(M1)의 경계면에서 반사된다. 제1 금속층(M1)은 두께가 1,000Å 이상이므로, 빛이 거의 투과되지 못하고 반사된다.
이와 같이, 제2 금속층(M2)으로 입사된 내부광(IL)은 제2 금속층(M2)의 표면에서 반사되는 빛, 제2 금속층(M2)과 저굴절층(SI)의 경계면에서 반사되는 빛, 그리고 저굴절층(SI)과 제1 금속층(M1)의 경계면에서 반사 빛들로 이루어진 복합적인 빛들이다. 이와 같이 반사 빛이 서로 다른 광 경로를 갖는 여러 빛들을 포함하는데, 이러한 경로 차이로 인해, 반사된 빛들이 서로 상쇄 및/또는 간섭되어 소멸된다. 즉, 제1 실시 예에서는 내부광(IL)의 반사되는 빛의 양이 그대로 채널 영역으로 유입되는 반면, 제2 실시 예에서는, 차광층(LS)에 의해 반사되는 빛의 양이 상당히 감소된다.
도 10에서는 단일층 구조를 갖는 차광층에서 반사되는 빛의 양과, 다중층 구조를 갖는 차광층에서 반사되는 빛의 양을 비교하였다. 도 10은 단일층 구조의 차광층 및 다중층 구조의 차광층에서 빛의 반사율을 나타내는 그래프이다. 도 10을 참조하면, 다중층 구조를 갖는 차광층에서 반사되는 빛의 양이 거의 모든 가시광선 영역에서 현저히 감소하는 것을 알 수 있다.
<제3 실시 예>
이하, 도 8을 참조하여, 본 발명의 제3 실시 예에 대하여 설명한다. 도 8은 본 발명의 제3 실시 예에 의한 내부광이 유입되는 입구부를 협소하게 하는 구조를 갖는 유기발광 다이오드 표시장치를 나타내는 단면도이다. 본 발명의 제3 실시 예는, 측면에서 반사 및/또는 회절에 의해, 그리고 하부에서 회절에 의해 유입되는 내부광들의 양을 줄이는 구조를 갖는 차광층을 포함하는 탑 게이트 구조의 박막 트랜지스터 기판을 제공한다.
도 8을 참조하면, 기본적인 구성은 도 7의 구조와 동일하다. 동일한 구성에 대해서는 설명을 생략한다. 차이가 있다면, 차광층(LS) 위에 제1 버퍼층(BU1)이 형성된 구조를 갖는다. 특히, 제1 버퍼층(BU1)은 차광층(LS)의 크기보다 작은 크기를 갖는다. 하지만, 제1 금속층(M1)의 두께보다 더 큰 두께를 갖는다. 바람직하게는 차광층(LS)의 두께와 동일하거나 더 큰 두께를 갖는 것이 좋다. 차광층(LS)과 제1 버퍼층(BU1)이 형성된 기판(SUB) 위에는 버퍼층(BUF)이 도포되어 있다.
여기서, 제1 버퍼층(BU1)을 형성하는 이유는, 측면에서 내부광(IL)이 들어올 수 있는 입구(ENT)를 좁게 만들기 위한 것이다. 예를 들어, 제2 실시 예를 도시한 도 7을 참조하면, 내부광(IL)이 들어오는 입구(ENT)는 버퍼층(BUF)의 상부 표면과 차광층(LS)의 상부 표면 사이의 간격으로 정의할 수 있다.
제3 실시 예에서는, 제1 버퍼층(BU1)으로 인해, 버퍼층(BUF)의 표면이 약간의 단차를 가질 수 있다. 버퍼층(BUF)은 유기 물질로서, 요철이 있는 표면에 도포할 경우, 표면이 평탄하게 도포되는 특성이 있다. 제1 버퍼층(BU1)이 적어도 제1 금속층(M1)의 두께보다 두꺼운 두께를 가질 경우, 버퍼층(BUF)의 표면이 완전히 평탄화되지 않고, 어느 정도 단차를 가질 수 있다. 이 단차로 인하여, 제1 버퍼층(BU1)을 차광층(LS)보다 작은 면적으로 형성할 경우, 버퍼층(BUF)의 상부 표면과 차광층(LS)의 상부 표면 사이의 간격으로 정의할 수 있는 내부광(IL)이 들어오는 입구(ENT)는, 제2 실시 예의 경우와 비교해서, 상당히 좁아진 형상을 가질 수 있다.
제1 버퍼층(BU1)은 버퍼층(BUF)과 동일한 물질로 만들 수 있다. 제1 버퍼층(BU1)은 내부광(IL)이 박막 트랜지스터(T)와 차광층(LS) 사이로 유입되는 입구(ENT)를 좁게 만드는 구조체로서, 두께가 1,500Å 이상의 두께를 갖는 것이 바람직하다. 또한, 그 면적은, 차광층(LS)보다 작은 것이 바람직하다. 더 바람직하게는 채널 영역(A)의 크기보다 약간 더 큰 것이 좋다. 배치 위치는 차광층(LS)의 중앙부에 위치하는 것이 바람직하다. 더 바람직하게는, 채널 영역(A)과 중첩하도록 배치하는 것이 좋다.
이와 같이, 제3 실시 예에 의한 유기발광 다이오드 표시장치는, 면적이 작은 제1 버퍼층(BU1)이 차광층(LS) 위에 적층되어, 내부광(IL)이 들어오는 입구(ENT)를 좁게 만드는 구조로 인해, 내부광(IL)의 양을 현저히 감소할 수 있다. 또한, 차광층(LS)이 제2 실시 예와 같이 삼중 구조를 가짐으로써, 내부광(IL)이 반사되는 양을 감소하여 실제로 채널 영역으로 입사되는 내부광(IL)의 양은 더 현저히 줄일 수 있다.
<제4 실시 예>
이상 설명한 제1 내지 제3 실시 예에 의한 유기발광 다이오드 표시장치에서, 차광층(LS)의 외부에서 들어오는 외부광(OL)의 대부분은 차광층(LS)에 의해 반사된다. 하부 발광형의 경우, 차광층(LS)에 의해 반사된 빛들은 관람자가 위치한 쪽으로 진행한다. 따라서, 차광층(LS)에 의해 반사된 빛에 의해 표시 품질이 저하될 수 있다. 제4 실시 예에서는, 차광층(LS)에서 반사되는 빛의 양을 줄이기 위한 구조를 더 제안한다. 도 9는 본 발명의 제3 실시 예에 의한 복합 구조의 차광층을 구비한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
예를 들어, 차광층(LS)의 배면에도 차광층의 상부와 동일한 구조를 적용할 수 있다. 더 상세하게는, 제4 실시 예에 의한 차광층(LS)은 제1 차광층(LS1), 제2 차광층(LS2), 그리고 제3 차광층(LS3)이 적층된 복합 구조를 갖는다.
제1 차광층(LS1)은 제1 금속층(M1) 위에 제1 저굴절층(SI1)이 적층된 구조를 갖는다. 제1 금속층(M1)은 몰리브덴-티타늄(MoTi)을 100Å 이하의 두께로 형성한다. 제1 저굴절층(SI1)은 제1 금속층(M1)과 다른 굴절율을 갖는 특히, 제1 금속층(M1)보다 낮은 굴절율을 갖는 무기 물질을 100 ~ 500Å의 두께로 형성한다. 제1 저굴절층(SI1)을 금속 물질로 형성할 수도 있는데, 이 경우에는 제1 금속층(M1)보다 굴절율이 적은 금속으로, 빛이 투과될 수 있는 두께, 예를 들어 100Å 이하로 형성하는 것이 바람직하다.
제2 차광층(LS2)은 제2 금속층(M2) 위에 제2 저굴절층(SI2)이 적층된 구조를 갖는다. 제2 금속층(M2)은 몰리브덴-티타늄(MoTi)을 1,000Å 이상의 두께로 형성한다. 제2 저굴절층(SI2)은 제2 금속층(M2)과 다른 굴절율을 갖는 특히, 제2 금속층(M2)보다 낮은 굴절율을 갖는 무기 물질을 100 ~ 500Å의 두께로 형성한다. 제2 저굴절층(SI2)을 금속 물질로 형성할 수도 있는데, 이 경우에는 제3 금속층(M3)보다 굴절율이 적은 금속으로, 빛이 투과될 수 있는 두께, 예를 들어 100Å 이하로 형성하는 것이 바람직하다.
제3 차광층(LS3)은 제3 금속층(M3) 위에 절연층(SI3)이 적층된 구조를 갖는다. 제3 금속층(M3)은 몰리브덴-티타늄(MoTi)을 100Å 이하의 두께로 형성한다. 절연층(SI3)은 제3 실시 예에서 제1 버퍼층(BU1)과 동일한 기능을 하는 것으로, 제1 버퍼층(BU1)과 동일한 물질로 동일한 두께를 가질 수 있다.
이와 같이 복합 구조를 갖는 차광층(LS)으로 인해, 내부광(IL)은 제3 실시 예에서 설명한 바와 같이 현저히 줄어들 수 있다. 또한, 내부광(IL)이 차광층(LS)에서 반사된 반사광(100)은 그 광량이 현저히 줄어들어, 실제로 채널 영역(A)으로 유입되는 빛의 양은 채널 영역(A)의 특성에 거의 영향을 주지 않는다.
또한, 외부광(OL)이 반사되어 관람자 쪽으로 전달되는 반사광(300)도 제1 금속층(M1), 제1 저굴절층(SI1) 및 제2 금속층(M2)의 적층 구조로 인해, 제2 실시 예에서 설명한 바와 같이, 그 양이 현저히 줄어든다. 따라서, 본 발명의 제4 실시 예에서는, 채널 영역으로 유입되는 빛의 양도 줄일 수 있고, 하부 발광형에서 외부로 반사되는 빛의 양도 현저히 줄일 수 있다. 따라서, 제4 실시 예의 구조에서는, 외부 광이 표시 기능을 저해하는 것을 방지하기 위한 편광판을 삭제할 수도 있다.
도 10에서는 단일층 구조를 갖는 차광층에서 반사되는 빛의 양과, 다중층 구조를 갖는 차광층에서 반사되는 빛의 양을 비교하였다. 도 10은 단일층 구조의 차광층 및 다중층 구조의 차광층에서 빛의 반사율을 나타내는 그래프이다. 도 10을 참조하면, 다중층 구조를 갖는 차광층에서 반사되는 빛의 양이 거의 모든 가시광선 영역에서 현저히 감소하는 것을 알 수 있다.
본 발명의 구체적인 실시 예들의 설명에서는 대표적인 특징을 나타내는 구조를 중심으로만 설명하였다. 여기서 상세히 설명하지 않았지만, 각 실시 예들을 조합한 다양한 실시 예도 가능하다. 예를 들어, 제4 실시 예에서 절연층을 생략할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
G: 게이트 전극 SE: 반도체 층
S: 소스 전극 D: 드레인 전극
A: (반도체) 채널 영역 ES: 에치 스토퍼
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
SL: 스캔 배선 ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터 OLE: 유기발광 다이오드
SG, DG: 게이트 전극 SS, DS: 소스 전극
SD, DD: 드레인 전극 SE, DE: 에치 스토퍼
CAT: 캐소드 전극(층) ANO: 애노드 전극(층)
BA: 뱅크 CF: 칼라 필터
OL: (백색) 유기발광 층 OC: 오버코트 층
PL: 평탄화 막 PH: 화소 콘택홀
SA: 소스 영역 DA: 드레인 영역
Ggs: 게이트-소스 이격 거리 Ggd: 게이트-드레인 이격 거리
BUF: 버퍼 층 LS: 차광층
LS1: 제1 차광층 LS2: 제2 차광층
LS3: 제3 차광층 M1: 제1 금속층
M2: 제2 금속층 M3: 제3 금속층
SI: 절연층 SI1: 제1 절연층
SI2: 제2 절연층 SI1: 제3 절연층

Claims (5)

  1. 기판;
    상기 기판 위에 매트릭스 방식으로 배열된 다수의 화소 영역;
    상기 화소 영역 각각에 배치되며, 산화물 반도체 물질을 포함하는 채널 영역을 갖는 박막 트랜지스터;
    상기 기판과 상기 박막 트랜지스터의 사이에 개재되며, 빛 투과 두께를 갖는 제1 금속층, 제1 저굴절층, 빛 차광 두께를 갖는 제2 금속층, 제2 저굴절층, 빛 투과 두께를 갖는 제3 금속층이 순차적으로 적층된 차광층;
    상기 차광층과 상기 박막 트랜지스터 사이에 개재되며, 상기 기판의 전체 표면을 덮는 버퍼층; 그리고
    상기 박막 트랜지스터에 연결되어, 상기 화소 영역 내에 배치된 화소 전극을 포함하고,
    상기 차광층 위에 배치되며, 상기 차광층 보다 더 좁은 폭으로 형성되며, 상기 제2 금속층보다 더 두꺼운 두께를 갖고, 상기 채널 영역과 중첩하도록 상기 제3 금속층 위에 적층된 절연층을 포함하는 박막 트랜지스터 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 절연층의 두께는, 1,500Å 이상인 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층은, 몰리브덴, 티타늄 및 몰리브덴-티타늄 중 어느 하나를 포함하며;
    상기 빛 차광 두께는, 1,000Å 이상의 두께이고;
    상기 빛 투과 두께는, 100Å 이하의 두께이며;
    상기 제1 저굴절층 및 상기 제2 저굴절층은, 상기 제1 금속층 및 상기 제3 금속층보다 낮은 굴절율을 갖는 물질을 포함하며, 100Å 이상 내지 500Å 이하의 두께를 갖는, 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 제1 저굴절층 및 상기 제2 저굴절층은, 인듐-주석 산화물을 포함하는 박막 트랜지스터 기판.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4207990A1 (en) * 2021-12-30 2023-07-05 LG Display Co., Ltd. Electroluminescence display

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102567323B1 (ko) * 2016-10-06 2023-08-16 엘지디스플레이 주식회사 차광 패턴을 포함하는 디스플레이 장치
KR102459046B1 (ko) * 2017-12-21 2022-10-25 엘지디스플레이 주식회사 액정표시장치
US10825932B2 (en) 2018-04-04 2020-11-03 Electronics And Telecommunications Research Institute Thin film transistor having light shielding structure
CN111244128A (zh) * 2018-11-29 2020-06-05 上海和辉光电有限公司 一种显示面板及显示装置
KR20200089380A (ko) * 2019-01-16 2020-07-27 삼성디스플레이 주식회사 표시 장치 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285976A (ja) * 2004-03-29 2005-10-13 Seiko Epson Corp 半導体装置及びその製造方法、並びにこれを備えた電気光学装置及び電子機器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03290622A (ja) * 1990-04-09 1991-12-20 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタ
KR20110114089A (ko) * 2010-04-12 2011-10-19 삼성모바일디스플레이주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 포함하는 표시 장치
KR102090458B1 (ko) * 2013-01-09 2020-03-18 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285976A (ja) * 2004-03-29 2005-10-13 Seiko Epson Corp 半導体装置及びその製造方法、並びにこれを備えた電気光学装置及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4207990A1 (en) * 2021-12-30 2023-07-05 LG Display Co., Ltd. Electroluminescence display

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