KR20160066681A - 수소 공급 박막을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 - Google Patents

수소 공급 박막을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 Download PDF

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Abstract

본 발명은 수소 공급 박막을 구비한 산화물 반도체를 포함하는, 액정 표시장치 및/또는 유기전계발광 표시장치와 같은 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판, 버퍼층, 화소 영역, 수소 공급 박막, 박막 트랜지스터, 그리고 화소 전극을 포함한다. 버퍼층은, 기판 전체 표면 위에 도포된다. 화소 영역은, 다수 개가 기판에서 매트릭스 방식으로 배열된다. 수소 공급 박막은, 버퍼층 위에서 화소 영역 각각에 배치된다. 박막 트랜지스터는, 수소 공급막 위에 적층된 산화물 반도체 물질을 포함하는 반도체 층을 구비한다. 그리고 화소 전극은, 박막 트랜지스터에 연결된다.

Description

수소 공급 박막을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 {Oxide Semiconductor Thin Film Transistor Substrate Having Hydrogen Supplying Thin Layer}
본 발명은 수소 공급 박막을 구비한 산화물 반도체를 포함하는, 액정 표시장치(Liquid Crystal Display: LCD) 및/또는 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)와 같은 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 반도체 층의 결함을 감소하기 위한 수소 공급 박막을 갖는 산화물 반도체를 구비한 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체 층(AE)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며, 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 3 및 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.
좀 더 상세히 살펴보기 위해 도 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전면에 도포된다.
나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 도포한다.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)를 형성한다.
뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
상기와 같은 평판 표시장치에서 박막 트랜지스터를 구비함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해, 박막 트랜지스터의 반도체 층은 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.
금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는다. 따라서, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.
하지만, 바텀 게이트 구조에서는 소스-드레인 전극과 게이트 전극이 중첩되는 구조를 갖는다. 이러한 구조에서는, 소스 전극(S)과 게이트 전극(G) 사이에서 기생 용량이 형성되는데, 이로 인해 박막 트랜지스터의 특성이 열화 될 수 있다. 또한, 바텀 게이트 구조에서는 하부에서 유입되는 빛은 게이트 전극(G)에 의해 차단할 수 있지만, 상부에서 유입되는 빛을 차단하기 위해서는 추가로 광 차단막을 더 형성하는 것이 바람직하다.
도 5를 참조하여, 탑 게이트(Top Gate) 구조를 갖고, 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판에 대하여 설명한다. 게이트 전극과 소스-드레인 전극 사이에서 발생하는 기생 용량을 극소화하기 위해서는 탑 게이트 구조를 갖는 박막 트랜지스터가 적합하다. 도 5는 종래 기술에 의한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 5를 참조하면, 탑 게이트 구조를 갖는 박막 트랜지스터 기판은, 기판(SUB) 상부 표면 전체를 덮는 버퍼층(BUF)을 포함한다. 버퍼층(BUF) 위에 매트릭스 배열로 배치된 화소 영역, 그리고 각 화소 영역에 하나씩 할당된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)의 반도체 층이 기판(SUB) 위에 직접 형성된다. 반도체 층은 중앙부의 채널 영역(A), 채널 영역(A)의 좌측에 배치된 소스 영역(SA) 및 채널 영역(A)의 우측에 배치된 드레인 영역(DA)을 포함한다.
반도체 층의 채널 영역(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 영역(A)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층과 게이트 전극(G) 위에는 중간 절연막(IN)이 덮는다. 반도체 층의 소스 영역(SA)과 드레인 영역(DA)을 덮는 중간 절연막(IN)은 일부 제거하여 소스 전극(S)과 드레인 전극(D)이 각각 접촉된다.
소스 전극(S), 채널 영역(A), 게이트 전극(G) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된 기판(SUB) 전체를 보호막(PAS)이 덮는다. 보호막(PAS) 중에서 드레인 전극(D)을 덮는 일부를 제거하여 드레인 전극(D)을 노출한다. 노출된 드레인 전극(D)은 보호막(PAS) 위에 형성된 화소 전극(PXL) 혹은 애노드 전극(ANO)과 연결된다.
이와 같이, 탑 게이트 구조를 갖는 박막 트랜지스터(T)에서는 게이트 전극(G)의 끝단과 소스 전극(S)의 끝단이 일정 거리 이격한 게이트-소스 간격(Ggs)을 갖는다. 마찬가지로, 게이트 전극(G)의 끝단과 드레인 전극(D)의 끝단이 일정 거리 이격한 게이트-드레인 간격(Ggd)을 갖는다. 따라서, 게이트 전극(G)과 소스-드레인 전극(S-D) 사이에서는 기생 용량이 거의 형성되지 않는다. 그 결과, 채널 영역(A)의 특성이 열화되는 것을 방지할 수 있다.
이와 같이 탑-게이트 구조를 갖는 박막 트랜지스터(T)의 채널 영역(A)을 포함하는 반도체 층(SE)은 버퍼층(BUF)의 표면과 접촉한다. 반도체 층(SE)을 인듐 산화물, 갈륨 산화물, 주석 산화물, 아연 산화물, 인듐-아연 산화물, 인듐-갈륨 산화물 혹은 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide: IGZO)과 같은 금속 산화물 반도체 물질로 형성하는 경우, 결합 구조에 공극 결합이 발생하기 쉽다. 공극 결함이 너무 많을 경우, 소자의 신뢰성을 담보할 수 없다.
버퍼층(BUF)은 기판(SUB)의 표면을 매끄럽게 하기 위한 것으로서, 대략 3,000Å 정도의 두께로 기판(SUB) 전체에 걸쳐 도포한다. 따라서, 버퍼층(BUF)를 형성할 때, 수소를 다량 포함하는 환경에서 증착하여, 수소가 반도체 층(SE)에 발생하는 공극 결함을 감소하도록 하는 것이 바람직하다.
예를 들어, 제조 공정에서 수소를 다량으로 포함하는 질화 실리콘(SiNx)으로 버퍼층(BUF)을 형성할 경우, 수소가 금속 산화물 반도체 물질을 포함하는 반도체 층(SE)의 공극 결함을 해소할 수 있다. 하지만, 두께가 두껍고, 기판(SUB) 전체에 도포되기 때문에, 수소의 함량이 기판(SUB) 전체에 걸쳐 고르지 않고, 영역별로 차이가 심할 수 있다. 즉, 특정 영역은 수소가 너무 많이 분포될 수 있는데, 수소가 너무 많을 경우, 반도체 층(SE) 전체가 도체화될 수 있다. 그 결과, 채널 영역(A)이 반도체 성질을 잃을 수 있어, 소자로서 올바르게 작동하지 않는다.
이러한 문제를 방지하기 위해, 수소의 양이 상대적으로 적은 산화 실리콘(SiOx)으로 버퍼층(BUF)을 형성할 경우, 특정 영역은 수소의 함량이 극히 적을 수 있다. 이 경우에는, 소자의 신뢰성이 저하되어, 표시 품질이 나빠질 수 있다.
여기서, 수소 양이 상대적으로 적은 산화 실리콘(SiOx)으로 버퍼층(BUF)을 형성하면서, 반응 가스인 수소화 실리콘 가스(SiH4)의 함량비를 높게 할 수 있다. 하지만, 이 경우에도, 특히 대면적 표시 패널을 제조할 경우에는, 수소 가스의 확산이 불 균일하게 이루어질 수 있다. 이 경우, 소자가 열화되거나 도체화되는 현상이 발생할 수 있다.
또한, 반도체 층(SE)의 채널 영역(A)의 상부 표면에는 게이트 절연막(GI)이 도포되는데, 게이트 절연막(GI)을 산화 실리콘(SiOx)로 하는 경우가 많다. 이 경우, 게이트 절연막(GI) 내에 산포된 수소 가스가 채널 영역(A)으로 확산될 수 있다. 그 결과, 게이트 절연막(GI)에 결함이 발생하고, 소자의 신뢰성이 저하될 수 있다.
따라서, 탑-게이트 구조를 갖는 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터의 경우, 소자의 신뢰성 및 안정성을 확보하기 위해, 대면적 기판에 걸쳐 균일하게 수소를 공급할 수 있는 공정 및/또는 구조가 필요하다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 박막 트랜지스터를 구성하는 게이트 전극과 소스-드레인 전극 사이에서의 기생 용량을 최소화한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 탑 게이트 구조의 박막 트랜지스터 기판에서 하부에서 반도체 층의 채널 영역으로 유입되는 빛을 차단하기 위한 광 차단층을 구비한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 광 차단층의 외곽 경계부에서 회절 현상에 의해 채널 영역으로 유입되거나, 광 차단층과 소스-드레인 금속층 사이에서 반사에 의해 유입되는 것을 방지하는 복합 구조를 갖는 광 차단층을 구비한 박막 트랜지스터 기판을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판은, 기판, 버퍼층, 화소 영역, 수소 공급 박막, 박막 트랜지스터, 그리고 화소 전극을 포함한다. 버퍼층은, 기판 전체 표면 위에 도포된다. 화소 영역은, 다수 개가 기판에서 매트릭스 방식으로 배열된다. 수소 공급 박막은, 버퍼층 위에서 화소 영역 각각에 배치된다. 박막 트랜지스터는, 수소 공급막 위에 적층된 산화물 반도체 물질을 포함하는 반도체 층을 구비한다. 그리고 화소 전극은, 박막 트랜지스터에 연결된다.
일례로, 수소 공급 박막은, 두께가 150Å 이하인 질화 실리콘(SiNx)을 포함한다.
일례로, 수소 공급 박막은, 반도체 층과 동일한 크기를 갖고, 직접 면 접촉하도록 배치된다.
일례로, 반도체 층은, 채널 영역, 소스 영역 그리고 드레인 영역을 포함한다. 채널 영역은 반도체 층의 중앙부에 정의된다. 소스 영역은, 중앙부의 일측부에서 도체화된다. 그리고 드레인 영역은, 중앙부의 타측부에서 도체화된다. 박막 트랜지스터는, 게이트 전극, 중간 절연막, 소스 전극 그리고 드레인 전극을 포함한다. 게이트 전극은, 게이트 절연막을 사이에 두고 채널 영역과 중첩한다. 중간 절연막은, 반도체 층 및 게이트 전극을 덮는다. 소스 전극은, 중간 절연막 위에 배치되며 소스 영역과 연결된다. 그리고 드레인 전극은, 중간 절연막 위에 배치되며 드레인 영역과 연결된다.
또한, 본 발명에 의한 박막 트랜지스터 기판의 제조 방법은, 기판 위에 버퍼층을 도포하는 단계, 버퍼층 위에 질화 실리콘을 150Å 이하의 두께로 도포하는 단계, 질화 실리콘 위에 금속 산화물 반도체 물질을 도포하는 단계, 그리고 금속 산화물 반도체 물질과 질화 실리콘을 동시에 패턴하여 반도체 층과 수소 공급 박막을 형성하는 단계를 포함한다.
일례로, 반도체 층 위에 게이트 절연 물질과 게이트 금속 물질을 순차적으로 도포하는 단계, 게이트 금속 물질과 상기 게이트 절연 물질을 동시에 패턴하여 게이트 전극을 형성하고 게이트 전극 양 측변으로 노출된 반도체 층의 양 측변을 도체화하는 단계, 게이트 전극이 형성된 기판 전체 위에 중간 절연막을 도포하고 반도체 층의 도체화된 양 측변의 일부를 노출하는 단계, 중간 절연막 위에 소스 금속 물질을 도포하고 패턴하여 도체화된 양 측변 각각과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계, 소스 전극 및 드레인 전극 위에 보호막을 도포하고, 드레인 전극의 일부를 노출하는 단계, 그리고 보호막 위에 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함한다.
본 발명에 의한 박막 트랜지스터 기판은, 반도체 층의 채널 영역을 중심으로 상부에 위치한 게이트 전극과 하부에 위치한 광 차단층을 포함한다. 따라서, 반도체 층의 상부 및 하부에서 채널 영역으로 유입되는 빛들을 효과적으로 차단할 수 있다. 또한, 게이트 전극과 광 차단층은 소스-드레인 전극과 수직 구조상에서 서로 중첩하지 않으므로, 기생 용량을 최소화할 수 있다. 또한, 반도체 층과 버퍼층 사이에 수소 공급 박막을 형성함으로써, 금속 산화물 반도체 물질의 소자 신뢰성을 향상할 수 있다. 즉, 수소 공급 박막 적용시 반도체 층 내의 불안정한 산소가 감소하고, 금속과 산소의 결합이 증가하여, 소자가 안정화되며 신뢰성이 높아진다. 또한, 채널 영역 상부에 적층된 게이트 절연막에도 결함이 감소되어 소자의 신뢰성을 더욱 확보할 수 있다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 종래 기술에 의한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도.
도 6은 본 발명에 의한 수소 공급 박막을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도.
도 7a 내지 7g는 본 발명에 의한 수소 공급 박막을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들.
도 8a는 수소 공급 박막을 적용하지 않은 경우의 반도체 소자 특성을 나타내는 그래프.
도 8b는 수소 공급 박막을 적용한 경우의 반도체 소자 특성을 나타내는 그래프.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명은 액정 표시장치, 유기발광 다이오드 표시장치 및 전기영동 표시장치와 같은 평판 표시장치에 사용하는 박막 트랜지스터 기판에 관한 것으로서, 매트릭스 배열을 이루는 다수 개의 화소들과, 각 화소들에 배치된 박막 트랜지스터를 포함한다. 특히, 본 발명은 평판 표시장치의 박막 트랜지스터 기판을 이루는 박막 트랜지스터의 구조에 관한 것이므로, 박막 트랜지스터의 구조를 중심으로 설명한다. 따라서, 당해 기술자라면, 본 발명에 의한 박막 트랜지스터 기판을 도 1 내지 4에서 도시한 액정 표시장치 및 유기발광 다이오드 표시장치에 용이하게 응용할 수 있다.
이하, 도 6을 참조하여, 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 6은 본 발명에 의한 수소 공급 박막을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 6을 참조하면, 기본적인 구성은 도 5의 구조와 동일하다. 차이가 있다면, 반도체 층(SE) 하부에 수소 공급 박막(TN)을 더 포함하는 구조를 갖는다. 더 상세하게는, 기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 도포되어 있다. 여기서, 버퍼층(BUF)은 산화 실리콘(SiOx)을 3,000Å 이상의 두께로 증착하여 형성할 수 있다.
버퍼층(BUF) 위에는 반도체 층(SE)이 형성될 위치에 수소 공급 박막(TN)이 형성되어 있다. 특히, 수소 공급 박막(TN)의 크기는 반도체 층(SE)과 거의 동일한 것이 바람직하다. 여기서, 수소 공급 박막(TN)은 질화 실리콘(SiNx)을 150Å 이하의 두께로 증착하여 형성하는 것이 바람직하다.
버퍼 층(BUF) 위에서 수소 공급 박막(TN)과 실질적으로 동일한 크기를 갖는 반도체 층(SE)이 형성되어 있다. 반도체 층(SE)은 중앙부의 채널 영역(A), 채널 영역(A)의 좌측에 배치된 소스 영역(SA) 및 채널 영역(A)의 우측에 배치된 드레인 영역(DA)을 포함한다.
반도체 층(SE)의 채널 영역(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 영역(A)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층(SE)과 게이트 전극(G) 위에는 중간 절연막(IN)이 덮는다. 반도체 층(SE)의 소스 영역(SA)과 드레인 영역(DA)을 덮는 중간 절연막(IN)은 일부 제거하여 소스 전극(S)과 드레인 전극(D)이 각각 접촉된다.
소스 전극(S), 채널 영역(A), 게이트 전극(G) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된 기판(SUB) 전체를 보호막(PAS)이 덮는다. 보호막(PAS) 중에서 드레인 전극(D)을 덮는 일부를 제거하여 드레인 전극(D)을 노출한다. 노출된 드레인 전극(D)은 보호막(PAS) 위에 형성된 화소 전극(PXL)(혹은, 애노드 전극(ANO))과 연결된다.
본 발명에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판은, 금속 산화물로 이루어진 반도체 층 바로 하부에 반도체 층과 동일한 크기를 갖는 수소 공급 박막을 더 구비한다. 따라서, 수소 공급 박막이 없을 때보다, 반도체 층 내에 전기적으로 안정적인 금속 산화물 결합 분포를 증가시켜 반도체 소자의 열 안정성을 향상할 수 있다. 또한, 수소 공급 박막에서 확산되는 수소는 반도체 층에만 영향을 주는 것이 아니라, 게이트 절연막에도 확산되어, 게이트 절연막 내에 발생할 수 있는 결함들이 제거되는 결과도 얻을 수 있다.
예를 들어, 소자 신뢰성을 확인하는 척도중 하나인 포지티브 바이어스 열적 안정성(Positvie Bias Temperature Stability: PBTS)을 측정하였다. 도 8a는 수소 공급 박막을 적용하지 않은 경우의 반도체 소자 특성을 나타내는 그래프이다. 도 8a를 참조하면, 수소 공급 박막을 적용하지 않은 박막 트랜지스터의 경우, 초기 문턱 전압이 1.02V이다. 1시간 동안 지속적인 포지티브 바이어스 상태를 유지할 경우, 문턱 전압 곡선이 8.78V 정도 더 증가한 값으로 이동하였다. 즉, 문턱 전압의 변화 폭이 상당히 높다는 것을 알 수 있다. 이는 장시간 사용할 경우, 소자의 특성이 열화된다는 것을 의미한다.
도 8b는 수소 공급 박막을 적용한 경우의 반도체 소자 특성을 나타내는 그래프이다. 수소 공급 박막을 적용한 박막 트랜지스터의 경우, 초기 문턱 전압이 0.93V이다. 1시간 동안 지속적인 포지티브 바이어스 상태를 유지할 경우, 문턱 전압 곡선이 0.58V 정도 증가하는 변화를 보였다. 즉, 수소 공급 박막을 적용한 박막 트랜지스터는 문턱 전압의 변화가 거의 없다는 것을 알 수 있다. 이는 장시간 사용할 경우에도, 열적 안정성이 상당히 우수하여 소자의 특성이 거의 동일하게 유지함을 의미한다.
특히, 수소 공급 박막은, 반도체 층의 크기와 동일한 것이 바람직하다. 혹은, 반도체 층의 구조상 수소의 공급양이 더 필요한 경우에는 반도체 층의 크기보다 약간 더 큰 크기를 가질 수 있다. 하지만, 수소 공급 박막이 지나치게 크거나 두께가 너무 두꺼울 경우, 수소 공급이 너무 많아지면 반도체 층 전체가 도체화될 수 있다. 그러면, 채널 영역까지도 도체화되어 반도체 소자로 사용할 수 없다. 본 발명에서 제안하는 수소 공급 박막은, 인듐 산화물, 갈륨 산화물, 아연 산화물, 주석 산화물, 인듐-주석 산화물, 인듐-아연 산화물, 혹은 인듐-갈륨-아연 산화물 등의 금속 산화물 반도체 물질을 포함하는 반도체 층의 크기와 실질적으로 동일하며, 두께가 150Å 이하인 것이 바람직하다.
이하, 도 7a 내지 7g를 참조하여, 본 발명에 의한 수소 공급 박막을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 7a 내지 7g는 본 발명에 의한 수소 공급 박막을 구비한 탑 게이트 구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들이다.
기판(SUB) 위에, 3,000Å 이상의 두께로 버퍼층(BUF)을 도포한다. 경우에 따라서, 버퍼층(BUF)을 도포하기 전에 반도체 층이 형성될 위치에 차광층을 더 형성할 수도 있다. 이 경우에는, 버퍼층(BUF)의 두께는 4,000Å 이상 6,000Å 정도로 도포할 수도 있다. 버퍼층(BUF) 위에, 150Å 이하의 두께로 질화 실리콘 층(SIN)을 도포한다. 질화 실리콘 층(SIN)은 실란 가스(SiH4)와 질소 가스(N2)를 반응 가스로 하여 성막한다. (도 7a)
질화 실리콘 층(SIN) 위에 금속 산화물 반도체 물질을 도포한다. 금속 산화물 반도체 물질은 인듐 산화물, 갈륨 산화물, 아연 산화물, 주석 산화물, 인듐-주석 산화물, 인듐-아연 산화물, 혹은 인듐-갈륨-아연 산화물 중 어느 하나를 포함할 수 있다. 제1 마스크 공정으로, 금속 산화물 반도체 물질과 질화 실리콘 층(SIN)을 동시에 패턴하여, 반도체 층(SE)과 수소 공급 박막(TN)을 형성한다. 반도체 층(SE)과 수소 공급 박막(TN)은 동일한 크기를 가지면, 서로 면 접착되어 있다. (도 7b)
반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘 물질과 게이트 금속 물질을 연속으로 도포한다. 제2 마스크 공정으로, 게이트 금속 물질과 산화 실리콘 물질을 동시에 패턴하여 게이트 요소를 형성한다. 게이트 요소에는, 게이트 절연막(GI)을 매개로 반도체 층(SE)의 중앙 영역과 중첩하는 게이트 전극(G) 그리고 게이트 전극(G)을 연결하는 게이트 배선(도시하지 않음)을 포함한다. 게이트 요소를 형성하는 과정에서, 게이트 전극(G)의 양 측변에서 반도체 층(SE)이 노출된다. 이 과정을 통해, 노출된 반도체 층(SE)의 양 측변들은 도체화된다. 그 결과, 도체화 되지 않은 중앙 영역은 채널 영역(A)으로, 도체화된 일측변은 소스 영역(SA)으로, 도체화된 타측변은 드레인 영역(DA)으로 정의된다. (도 7c)
게이트 요소가 형성된 기판(SUB) 위에 중간 절연막(IN)을 도포한다. 제3 마스크 공정으로, 중간 절연막(IN)을 패턴하여, 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 형성한다. 소스 콘택홀(SH)은 반도체 층(SE)의 소스 영역(SA) 일부를 노출한다. 드레인 콘택홀(DH)은 반도체 층(SE)의 드레인 영역(DA) 일부를 노출한다. (도 7d)
콘택홀들(SH, DH)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 금속 물질을 도포한다. 제4 마스크 공정으로, 소스-드레인 금속 물질을 패턴하여, 데이터 배선(DL), 소스 전극(S) 및 드레인 전극(D)을 형성한다. 소스 전극(S)은 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉한다. 드레인 전극(D)은 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉한다. 이로써, 박막 트랜지스터(T)가 완성된다. (도 7e)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제5 마스크 공정으로 보호막(PAS)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. (도 7f)
화소 콘택홀(PH)이 형성된 기판(SUB) 전체 표면 위에 투명 도전 물질을 도포한다. 제6 마스크 공정으로 투명 도전 물질을 패턴하여 화소 전극(PXL)을 형성한다. 투명 도전 물질로는 인듐-주석 산화물(Indium Tin Oxide)혹은 인듐-아연 산화물(Indium Zinc Oxide)을 사용할 수 있다. 본 발명에 의한 박막 트랜지스터 기판을 유기발광 다이오드 표시장치에 응용할 경우, 화소 전극(PXL)은 애노드 전극으로 활용할 수 있다. (도 7g)
이상 설명한 바와 같이, 본 발명에서는 반도체 층(SE) 하부에 수소 공급 박막(TN)을 더 포함하지만, 제조 공정이 복잡해지지 않는다. 경우에 따라서, 수소 공급 박막(TN)에서 확산되는 수소의 양을 더 늘릴 필요가 있을 때, 수소 공급 박막(TN)의 크기를 더 크게 하기 위해서는, 별도의 마스크 공정이 더 필요할 수 있다. 하지만, 이 경우에도 수소 공급 박막(TN)의 두께를 200Å 정도로 약간 더 두껍게 도포하면, 별도의 마스크 공정을 사용하지 않아도 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
G: 게이트 전극 SE: 반도체 층
S: 소스 전극 D: 드레인 전극
A: (반도체) 채널 영역 ES: 에치 스토퍼
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
SL: 스캔 배선 ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터 OLE: 유기발광 다이오드
SG, DG: 게이트 전극 SS, DS: 소스 전극
SD, DD: 드레인 전극 SE, DE: 에치 스토퍼
CAT: 캐소드 전극(층) ANO: 애노드 전극(층)
BA: 뱅크 CF: 칼라 필터
OL: (백색) 유기발광 층 OC: 오버코트 층
PL: 평탄화 막 PH: 화소 콘택홀
SA: 소스 영역 DA: 드레인 영역
Ggs: 게이트-소스 이격 거리 Ggd: 게이트-드레인 이격 거리
BUF: 버퍼 층 TN: 수소 공급 박막

Claims (6)

  1. 기판;
    상기 기판 전체 표면 위에 도포된 버퍼층;
    상기 기판에서 매트릭스 방식으로 배열된 다수의 화소 영역;
    상기 버퍼층 위에서 상기 화소 영역 각각에 배치된, 수소 공급 박막;
    상기 수소 공급막 위에 적층된 산화물 반도체 물질을 포함하는 반도체 층을 구비하는 박막 트랜지스터;
    상기 박막 트랜지스터에 연결된 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 수소 공급 박막은,
    두께가 150Å 이하인 질화 실리콘(SiNx)을 포함하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 수소 공급 박막은,
    상기 반도체 층과 동일한 크기를 갖고, 직접 면 접촉하도록 배치된 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 반도체 층은,
    중앙부에 정의된 채널 영역;
    상기 중앙부의 일측부에서 도체화된 소스 영역; 그리고
    상기 중앙부의 타측부에서 도체화된 드레인 영역을 포함하고,
    상기 박막 트랜지스터는,
    게이트 절연막을 사이에 두고 상기 채널 영역과 중첩하는 게이트 전극;
    상기 반도체 층 및 상기 게이트 전극을 덮는 중간 절연막;
    상기 중간 절연막 위에 배치되며, 상기 소스 영역과 연결된 소스 전극; 그리고
    상기 중간 절연막 위에 배치되며, 상기 드레인 영역과 연결된 드레인 전극을 포함하는 박막 트랜지스터 기판.
  5. 기판 위에 버퍼층을 도포하는 단계;
    상기 버퍼층 위에 질화 실리콘을 150Å 이하의 두께로 도포하는 단계;
    상기 질화 실리콘 위에 금속 산화물 반도체 물질을 도포하는 단계; 그리고
    상기 금속 산화물 반도체 물질과 상기 질화 실리콘을 동시에 패턴하여 반도체 층과 수소 공급 박막을 형성하는 단계를 포함하는 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 층 위에 게이트 절연 물질과 게이트 금속 물질을 순차적으로 도포하는 단계;
    상기 게이트 금속 물질과 상기 게이트 절연 물질을 동시에 패턴하여 게이트 전극을 형성하고, 상기 게이트 전극 양 측변으로 노출된 상기 반도체 층의 양 측변을 도체화하는 단계;
    상기 게이트 전극이 형성된 상기 기판 전체 위에 중간 절연막을 도포하고, 상기 반도체 층의 상기 도체화된 양 측변의 일부를 노출하는 단계;
    상기 중간 절연막 위에 소스 금속 물질을 도포하고 패턴하여, 상기 도체화된 양 측변 각각과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 위에 보호막을 도포하고, 상기 드레인 전극의 일부를 노출하는 단계; 그리고
    상기 보호막 위에 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판 제조 방법.
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