KR102448483B1 - 고 이동도 반도체 물질을 구비한 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

고 이동도 반도체 물질을 구비한 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 산화물 반도체 물질을 구비한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판, 게이트 전극, 게이트 절연막, 산화물 반도체 층, 소스 전극 및 드레인 전극을 포함한다. 게이트 전극은, 기판 위에 배치된다. 게이트 절연막은, 게이트 전극을 덮는다. 산화물 반도체 층은 게이트 절연막 위에서 게이트 전극과 중첩하여 배치된다. 소스 전극은, 산화물 반도체 층의 일측 상부 표면과 접촉한다. 드레인 전극은, 산화물 반도체 층의 타측 상부 표면과 접촉한다. 산화물 반도체 층은, 인듐, 갈륨, 아연 및 주석을 포함한다. 인듐에 대한 주석의 함량비는 10% 내지 25% 사이의 어느 한 값을 갖는다.

Description

고 이동도 반도체 물질을 구비한 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate Having High Mobility Semiconductor Material And Method for Manufacturing The Same}
본 발명은 산화물 반도체 물질을 구비한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 고 이동도 특성과 높은 신뢰성을 갖는 산화물 반도체 물질을 구비한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화 막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광 층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며, 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 3 및 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.
좀 더 상세히 살펴보기 위해, 도 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전면에 도포된다.
나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소가 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 도포한다.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BANK)(혹은, 뱅크 패턴)를 형성한다.
뱅크(BANK)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BANK)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
상기와 같이 평판 표시장치에서 박막 트랜지스터를 구비함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해, 박막 트랜지스터의 반도체 층은 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.
산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 표시 장치에 적용하는 경우, 더욱 우수한 반도체 특성을 확보하기 위한 기술이 필요하다. 예를 들어, 채널 길이를 짧게 만들면 쇼트 채널 효과(Short Channel Effect)에 의해 고속 동작에 유리한 박막 트랜지스터를 만들 수 있다. 하지만, 채널 길이가 짧아지면, 문턱 전압이 낮아져서 박막 트랜지스터를 구동하는 데 어려움이 따른다.
쇼트 채널을 구현하여 우수한 특성을 확보하면서 문턱 전압을 유지하여 원활한 구동을 할 수 있도록 하기 위한 방법으로, 산화물 반도체 층의 두께를 가급적 얇게 형성하는 방법이 있다. 표시 장치는 상당히 큰 대면적의 기판 위에 무수히 많은 박막 트랜지스터들을 형성하는데, 반도체 층의 두께를 일정하게 얇게 형성하는 기술은 용이한 것이 아니어서, 생산성이 매우 떨어진다.
다른 방법으로는, 산화물 반도체 층의 상부 혹은 하부에 적층되는 게이트 절연막 혹은 보호막에 산소를 도핑하는 방법이 있다. 이 경우, 도핑된 산소 입자들로 인해 장기간 사용할 때 문턱 전압의 변동을 제어할 수 없어 포지티브 바이어스 열적 스트레스(Positive Bias Thermal Stress)에 의한 소자 열화가 발생할 수 있다. 따라서, 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판, 특히 표시 장치용 박막 트랜지스터 기판에서는 고 품질의 소자 특성을 확보할 수 있는 새로운 기술이 필요하다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, UHD 급 이상의 초 고해상도 평판 표시장치 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 고속 구동에 유리한 쇼트 채널 길이를 가지면서 문턱 전압의 변동이 없는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 대면적 초고 해상도 평판 표시장치에 적용하기 위한 스위칭 특성이 우수한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판은, 기판, 게이트 전극, 게이트 절연막, 산화물 반도체 층, 소스 전극 및 드레인 전극을 포함한다. 게이트 전극은, 기판 위에 배치된다. 게이트 절연막은, 게이트 전극을 덮는다. 산화물 반도체 층은 게이트 절연막 위에서 게이트 전극과 중첩하여 배치된다. 소스 전극은, 산화물 반도체 층의 일측 상부 표면과 접촉한다. 드레인 전극은, 산화물 반도체 층의 타측 상부 표면과 접촉한다. 산화물 반도체 층은, 인듐, 갈륨, 아연 및 주석을 포함한다. 인듐에 대한 주석의 함량비는 10% 내지 25% 사이의 어느 한 값을 갖는다.
일례로, 인듐과 아연의 함량비는 동일한 값을 갖는다.
일례로, 갈륨의 함량비는, 인듐의 함량비보다 작은 값을 갖는다.
일례로, 산화물 반도체 층은, 소스 전극과 드레인 전극 사이에서 일정 두께를 차지하는 산소 풍부 영역을 더 포함한다.
일례로, 산소 풍부 영역은, 산화물 반도체 층의 다른 영역보다 10% 내지 20% 산소 함량이 더 많다.
일례로, 산소 풍부 영역은, 산화물 반도체 층 전체 두께의 20% 내지 30%의 두께를 갖는다.
일례로, 산화물 반도체 층은, 6.50g/㎤ 내지 7.00g/㎤의 밀도 값을 갖는다.
또한, 본 발명에 의한 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 전극을 형성하는 단계; 게이트 전극을 덮는 게이트 절연막을 증착하는 단계; 게이트 절연막 위에 게이트 전극과 중첩하며, 인듐, 갈륨, 아연 및 주석을 포함하는 산화물 반도체 층을 형성하는 단계; 산화물 반도체 층의 일측부와 접촉하는 소스 전극 및 타측부와 접촉하는 드레인 전극을 형성하는 단계; 소스 전극 및 드레인 전극 사이에 노출된 산화물 반도체 층의 표면에 산소 풍부 영역을 형성하는 단계; 그리고 소스 전극, 드레인 전극 및 산화물 반도체 층을 덮는 보호막을 형성하는 단계를 포함한다.
일례로, 산화물 반도체 층을 형성하는 단계는, 기판을 150℃ 내지 250℃의 고온 상태에서 수행한다.
일례로, 산소 풍부 영역을 형성하는 단계는, 2~3kW/㎡ 범위의 에너지로 N2O 플라즈마 처리를 수행한다.
일례로, 게이트 절연막을 증착하는 단계는, 게이트 전극 위에 질화막을 증착하는 단계; 그리고 질화막 위에 산화막을 증착하는 단계를 포함한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 인듐, 갈륨, 아연 및 주석으로 이루어진 산화물 반도체 물질인 IGZTO(Indium Gallium Zinc Tin Oxide)를 포함한다. 특히, 산화물 반도체 층의 최상층 일부에는 산소가 10% 내지 20% 더 포함된 산소 풍부 영역(혹은, 산소 풍부층; O-rich layer)을 구비한다. 그 결과, 대면적 표시장치용 박막 트랜지스터 기판에서 고 이동도 소자를 구현할 수 있다. 또한, 주석이 더 포함됨으로써 신뢰성 열화에 미치는 영향을 줄일 수 있어 신뢰성을 향상할 수 있다. 즉, IGZO 반도체 층이 보유한 고 이동도 특성을 유지하면서, 주석을 더 구비함으로써 신뢰성 열화 성질을 개선할 수 있다.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 3은 종래 기술에 의한 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 6a 내지 6c는 본 발명에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터에서 인듐에 대한 주석의 함량비 변화에 따른 특성 변화를 나타내는 그래프들.
도 7은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 8은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 순서도.
도 9는 본 발명의 제2 실시 예에 의한 산화물 반도체 물질 층의 밀도 특성이 향상된 결과를 나타내는 그래프.
도 10a 및 10b는 본 발명의 제2 실시 예에 의한 산화물 반도체 물질 층이 갖는 고 밀도 특성을 설명하는 단면도.
도 11은 본 발명의 제2 실시 예에 의한 산소 풍부 영역을 구비한 산화물 반도체 물질층의 상세 구조를 나타내는 단면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
이하, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조에 대해 설명한다. 특히, 산화물 반도체 물질을 포함하는 박막 트랜지스터의 구조를 중심으로 설명한다. 본 발명에 의한 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 표시 장치에 적용하여, 우수한 표시 품질을 확보할 수 있다.
<제1 실시 예>
이하, 도 5를 참조하여 본 발명의 제1 실시 예에 대해 설명한다. 도 5는 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다. 도 5를 참조하면, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 여기서, 편의상 하나의 박막 트랜지스터(T)의 구조에 대해 설명한다.
기판(SUB) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A) 위에는 소스 전극(S)과 드레인 전극(D)이 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 반도체 층(A)의 일측 상변과 접촉하고, 드레인 전극(D)은 반도체 층(A)의 타측 상변과 접촉한다.
여기서, 반도체 층(A)은 1,000Å 이하의 두께를 갖는 금속 산화물로서, 인듐(Indium: In), 갈륨(Gallium: Ga), 아연(Zinc: Zn) 및 주석(Tin: Sn)의 산화물인 IGZTO를 포함한다. 바람직하게는, 반도체 층(A)은 300 Å 내지 700 Å 의 두께를 가질 수 있다. IGZTO 반도체 층(A)은 기본적으로 IGZO의 구성을 가지고 있으므로, 산화물 반도체 물질의 주요 특징인 우수한 오프-특성을 갖는다. 즉, 박막 트랜지스터가 오프(Off) 상태에서 누설되는 전류량이 적어, 화소의 전기적 특성을 오랫동안 일정하게 유지할 수 있다. 또한, IGZO에 주석(Tin: Sn)을 더 포함함으로써, IGZO보다 우수한 고 이동도 특성을 갖는다.
고 이동도 특성은 박막 트랜지스터의 On-Off 절환을 신속하게 수행할 수 있다는 장점이 있다. 고속 구동을 반복하다 보면, 반도체 소자가 열화 되어 고속 특성이 급격히 저하될 수 있다. 따라서, 고 이동도 특성을 구현하는 경우, 신뢰성을 확보하는 것이 중요하다. IGZO에 고 이동도 특성을 부여할 수 있는 여러 물질 중에서도, 본 발명에서 제안한 바와 같이, 주석을 사용할 때 신뢰성 열화가 거의 발생하지 않는다. 특히, 이하에서 설명하는 주석의 최적 함량에서 고 이동도 특성과 함께 고 신뢰성을 확보할 수 있다.
이와 같이 고 이동도 특성 및 신뢰성을 더 개선하기 위해서는, IGZTO 반도체 층(A)을 구성하는 각 요소들의 함량비를 최적화하는 것이 중요하다. 이론적 배경을 근거로 하여, 다양한 실험을 바탕으로, 제조 공정상의 장점을 유지하면서 우수한 특성을 갖는 대면적 표시장치용 박막 트랜지스터 기판을 위한 함량비는 다음과 같다.
인듐과 아연은 함량비가 동일한 것이 바람직하다. 또한, 갈륨은 인듐보다 함량비가 작은 것이 바람직하다. 그리고 인듐에 대한 주석의 함량비는 10% 내지 25%인 것이 바람직하다. 여기서, 인듐에 대한 주석의 함량비가 소자의 특성에 매우 중요한 요인이다. 인듐에 대한 주석의 함량비(Sn/In)를 0%에서 100%까지 변화시켜 가면서 다양한 특성들을 검토한 결과, 10%에서 25% 사이에서 최적의 결과를 얻을 수 있었다.
도 6a 내지 6c를 참조하여, 본 발명에 의한 IGZTO를 구비한 박막 트랜지스터의 특성을 설명한다. 도 6a 내지 6c는 본 발명에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터에서 인듐에 대한 주석의 함량비 변화에 따른 특성 변화를 나타내는 그래프들이다. 도 6a 내지 도 6c는 본 발명에 의한 제1 및 제2 실시 예들에 의한 IGZTO를 구비한 박막 트랜지스터들에서 모두 나타나는 특성들로서, 제1 및 제2 실시 예의 설명에서 공통으로 참조하여 설명한다.
도 6a 내지 6c에서, 가로축은 인듐에 대한 주석의 함량비를 나타낸다. 주석의 함량비가 0%에서 100%까지 변화시켜 가면서 소자를 형성하여 각각 측정하였다. 주석의 함량비가 0%라는 것은 주석을 전혀 포함하지 않은 것으로, 산화물 반도체 층(A)의 구성은 IGZO인 상태를 말한다. 주석의 함량비가 100%라는 것은 주석의 함량이 인듐의 함량과 동일한 IGZTO를 의미한다.
도 6a에서는 인듐에 대한 주석의 함량비에 따른 홀 이동도(Hall Mobility) 및 전하농도(Carrier Concentration)의 변화를 나타내는 그래프이다. 도 6a를 참조하면, 인듐에 대한 주석의 함량비가 증가할수록 홀 이동도와 전하농도가 증가한다. 하지만, 약 25% 함량비에서 포화됨을 알 수 있다.
도 6b에서는 인듐에 대한 주석의 함량비에 따른 이동도와 문턱전압의 변화를 나타내는 그래프이다. 도 6b를 참조하면, 인듐에 대한 주석의 함량비가 증가할수록 이동도가 증가하다가 25%에서 포화하는 것을 알 수 있다. 한편, 25% 이상에서는 문턱전압이 음(-)의 값으로 편향됨을 알 수 있다.
도 6c에서는 인듐에 대한 주석의 함량비에 따른 NBTIS(Negative Bias Temperature Illumination Stress)와 PBTS(Positive Bias Temperature Stress)의 변화를 나타내는 그래프이다. 도 6c를 참조하면, 인듐에 대한 주석의 함량비 10% 내지 25%에서 NBTIS 및 PBTS 값 모두가 0에 근접하는 것을 알 수 있다. 한편, 인듐에 대한 주석의 함량비가 25% 이상인 경우, 오히려 NBTIS 및 PBTS가 증가하는 것을 알 수 있다.
이상과 같이, 도 6a 내지 6c까지의 그래프들을 참조하면, 인듐에 대한 주석의 함량비가 10% 내지 25% 사이에서 고 이동도를 확보하면서, 신뢰성이 향상되는 결과를 얻을 수 있다. 10% 이하에서는 IGZO에 비해 크게 개선되지 않은 특성을 나타낸다. 또한, 25% 이상에서는 고 이동도 특성은 더 이상 향상되지 않으며, 오히려 신뢰성이 더 열화되는 현상이 발생한다.
<제2 실시 예>
이하, 도 7을 참조하여 본 발명의 제2 실시 예에 대해 설명한다. 도 7은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다. 도 7을 참조하면, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 여기서, 편의상 하나의 박막 트랜지스터(T)의 구조에 대해 설명한다.
제1 실시 예에서는, 단일 박막 트랜지스터에서, 고 이동도 특성 및 신뢰성 유지의 특징을 갖는 IGZTO의 함량에 대해 설명하였다. 본 발명은 대면적 표시 장치에 적용하기 위한 박막 트랜지스터 기판에 관한 것이다. 따라서, 제2 실시 예에서는, 대면적 및/또는 초고해상도를 구현하기 위한 평판 표시장치에서, 고 이동도 특성 및 신뢰성 향상의 특징을 갖는 IGZTO를 구비한 박막 트랜지스터 기판에 대해 설명한다. 특히, 제2 실시 예에서는, 대면적 표시장치용 박막 트랜지스터 기판을 제조하기 위한 공정 환경 및 제조 수율 등을 고려하여 가장 바람직한 구조를 갖는 박막 트랜지스터 기판에 대해 설명한다.
도 7을 참조하면, 기판(SUB) 상부 표면 전체에는 버퍼 층(BUF)이 적층되어 있다. 버퍼 층(BUF)은 기판(SUB) 위에 형성되는 여러 소자와의 계면 특성을 향상하기 위해 혹은 기판(SUB) 표면의 평탄성을 향상하기 위한 것이다.
버퍼 층(BUF) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI)은 하층에 배치된 질화막(SIN)과 상층에 배치된 산화막(SIO)을 포함할 수 있다. 질화막(SIN)은 질화 실리콘(SiNx)을 포함할 수 있다. 산화막(SIO)은 산화 실리콘(SiOx)을 포함할 수 있다.
특히, 게이트 전극(G)에 구리와 같은 저 저항 금속 물질을 사용하는 경우, 금속 확산 침투를 방지하는 데 유리한 질화 실리콘(SiNx)을 게이트 절연막으로 사용하는 것이 바람직하다. 질화막(SIN)의 경우, 제조 공정상 수소 입자를 다량 포함할 수 있다. 이러한 수소 입자들이 제조 공정 중에 그 위에 형성되는 산화물 반도체 층(A)으로 확산될 수 있다. 그 결과 산화물 반도체 층(A)의 NBTIS 특성이 열화될 수 있다. 본 발명의 제2 실시 예에서는, 질화막(SIN) 위에 산화막(SIO)을 적층 함으로써, 수소 입자가 산화물 반도체 층(A)으로 과다하게 확산되는 것을 방지할 수 있다.
게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 산화물 반도체 층(A)이 형성되어 있다. 산화물 반도체 층(A)은 1,000Å 이하의 두께를 갖는 금속 산화물로서, 인듐(Indium: In), 갈륨(Gallium: Ga), 아연(Zinc: Zn) 및 주석(Tin: Sn)의 산화물인 IGZTO를 포함한다. 바람직하게는, 산화물 반도체 층(A)은 300 Å 내지 700 Å 의 두께를 가질 수 있다. IGZTO 반도체 층(A)은 기본적으로 IGZO의 구성을 가지고 있으므로, 산화물 반도체 물질의 주요 특징인 우수한 오프-특성을 갖는다. 즉, 박막 트랜지스터가 오프(Off) 상태에서 누설되는 전류량이 적어, 화소의 전기적 특성을 오랫동안 일정하게 유지할 수 있다. 또한, IGZO에 주석(Tin: Sn)을 더 포함함으로써, IGZO보다 우수한 고 이동도 특성을 갖는다.
고 이동도 특성은 박막 트랜지스터의 On-Off 절환을 신속하게 수행할 수 있다는 장점이 있다. 고속 구동을 반복하다 보면, 반도체 소자가 열화되어 고속 특성이 급격히 저하될 수 있다. 따라서, 고 이동도 특성을 구현하는 경우, 신뢰성을 확보하는 것이 중요하다. IGZO에 고 이동도 특성을 부여할 수 있는 여러 물질 중에서도, 본 발명에서 제안한 바와 같이, 주석을 사용할 때 신뢰성 열화가 거의 발생하지 않는다. 특히, 산화물 반도체 층(A)은 제1 실시 예에서 설명한 바와 동일한 함량비를 갖는 것이 바람직하다.
또한, IGZTO 반도체 물질에서 더 안정된 고 이동도 특성을 확보하기 위해서는 반도체 층(A)의 상층 표면을 N2O 플라즈마로 처리하는 것이 바람직하다. 그 결과, 반도체 층(A)의 상층 표면에는 산소 풍부 영역(OR)이 형성된다. 산소 풍부 영역(OR)은 IGZTO보다 산소 함량이 10~20% 정도 더 많이 포함된 특성을 갖는다. 산소 풍부 영역(OR)의 두께는 최대 10nm 정도로 아주 얇게 형성된다. 산소 풍부 영역(OR)은 산화물 반도체 층(A) 위에 추가로 적층하여 형성한 것이 아니다. 산화물 반도체 층(A)의 표면에 N2O 플라즈마로 표면 처리를 수행하여, 산화물 반도체 층(A)의 상층부 일부 두께에 산소를 더 많이 포함하는 부분이다.
산화물 반도체 층(A) 위에는 소스 전극(S)과 드레인 전극(D)이 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 산화물 반도체 층(A)의 일측 상변과 접촉하고, 드레인 전극(D)은 반도체 층(A)의 타측 상변과 접촉한다. 또한, IGZTO 반도체 물질을 포함하는 박막 트랜지스터(T)를 덮는 보호막(PAS)이 기판(SUB) 전체를 덮도록 형성되어 있다.
IGZTO 반도체 물질을 포함하는 박막 트랜지스터 기판을 평판형 표시 장치에 적용하는 경우, 도면으로 도시하지 않았으나, 보호막(PAS)에는 드레인 전극(D)을 노출하는 콘택홀을 더 형성할 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 드레인 전극(D)과 연결된 화소 전극이 형성되어 있을 수 있다.
이하, 도 7 및 8을 참조하여, 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 제조하는 고정을 설명한다. 도 8은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 순서도이다.
기판(SUB) 위에 구리와 같은 저 저항 금속 물질을 증착한다. 제1 마스크 공정으로 금속 물질 층을 패턴하여, 게이트 전극(G)을 형성한다. 게이트 전극(G)을 연결하는 게이트 배선을 함께 형성할 수 있다. 게이트 전극(G)을 형성하기 전에, 특히, 저 저항 금속 물질을 증착하기 전에, 버퍼 층(BUF)을 먼저 증착할 수 있다. (S100)
게이트 전극(G)이 형성된 기판(SUB) 상부 표면 위에 게이트 절연막(GI)을 증착한다. 특히, 질화막(SIN)을 먼저 증착하고, 그 위에 산화막(SIO)을 증착하는 것이 바람직하다. (S110)
게이트 절연막(GI) 위에 인듐(Indium: In), 갈륨(Gallium: Ga), 아연(Zinc: Zn) 및 주석(Tin: Sn)의 합금을 산소 분위기 상태에서 증착하여, IGZTO 층을 형성한다. 특히, 기판(SUB)의 온도를 150℃ 내지 250℃의 상태로 (가장 바람직하게는 200℃) 가열한 고온에서 증착 공정을 수행하는 것이 바람직하다. 제2 마스크 공정으로 IGZTO 층을 패턴하여 산화물 반도체 층(A)을 형성한다. (S200)
산화물 반도체 층(A)이 형성된 기판(SUB)의 상부 표면 위에 몰리브덴(Mo), 티타늄(Ti), 구리(Cu) 및 이들의 합금을 증착하여 소스-드레인 금속 층을 형성한다. 특히, 몰리브덴-티타늄(MoTi), 구리(Cu) 및 몰리브덴-티타늄(MoTi)이 순차적으로 적층된 3중층 금속층을 형성하는 것이 바람직하다. 제3 마스크 공정으로 소스-드레인 금속층을 패턴하여, 소스 전극(S) 및 드레인 전극(D)을 형성한다. 도면에 도시하지 않았지만, 소스 전극(S)을 연결하는 데이터 배선을 더 형성할 수 있다. (S300)
소스-드레인 전극(S-D)이 형성된 기판(SUB)의 상부 표면 위에 N2O 플라즈마로 표면을 처리한다. 플라즈마 처리를 장시간 수행하거나 에너지가 과도할 경우, PBTS의 특성이 열화되는 역효과가 발생할 수 있다. 따라서, 플라즈마 처리는 2~3kW/㎡ 범위의 에너지로 수행하는 것이 바람직하다. 그 결과, 소스 전극(S)과 드레인 전극(D) 사이에 노출된 산화물 반도체 층(A)에는, 두께가 10nm 이하인, 산소 풍부 영역(OR)이 형성된다. (S310)
산소 풍부 영역(OR)이 형성된 기판(SUB)의 상부 표면 위에 무기 절연 물질을 증착하여 보호막(PAS)을 형성한다. 특히, 산화물 반도체 층(A)에 수소와 같은 물질이 확산되지 않도록 산화 실리콘(SiOx)을 포함하는 산화막(SIO)을 증착하는 것이 바람직하다. (S320)
본 발명에 의한 박막 트랜지스터를 평판 표시장치에 적용하는 경우, 제4 마스크 공정으로 보호막(PAS)을 패턴하여 드레인 전극(D)의 일부를 노출하는 콘택홀을 형성한다. (S400)
보호막(PAS) 위에 인듐-아연 산화물(Indium-Zinc Oxide; IZO) 혹은 인듐-주석 산화물(Indium-Tin Oxide; ITO)과 같은 투명 도전 물질을 증착한다. 제5 마스크 공정으로 투명 도전 물질을 패턴하여, 화소 전극을 형성한다. 화소 전극은 콘택홀을 통해 드레인 전극(D)과 전기적/물리적으로 연결된다. (S500)
이상 설명한 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판의 제조 공정에는 두 가지 중요한 특징이 있다. 첫 번째 특징은, IGZTO를 포함하는 산화물 반도체 물질 층을 기판(SUB)의 온도가 150℃ 내지 250℃ 사이의 고온인 상태에서 (가장 바람직하게는 200℃) 증착하는 것이다. 그 결과, IGZTO 산화물 반도체 층(A)은 C축 결정 구조를 갖는다. 이와 같은 결정성으로 인해, IGZTO 산화물 반도체 층(A)은 결함이 감소되고 밀도가 증가하여 우수한 소자 특성을 가질 수 있다.
IGZO의 경우, 산화물 반도체 층(A)은 이론적으로 최대 밀도는 6.50g/㎤ 미만인 값을 갖는다. 반면에 IGZTO의 경우, 이론적인 밀도 값은 7.00g/㎤이다. 본 발명에서는 기판(SUB)을 150℃ 내지 250℃ 사이의 고온 상태에서 산화물 반도체 층(A)을 증착함으로써, 밀도가 6.50g/㎤ 이상인 IGZTO 산화물 반도체 층(A)을 얻을 수 있었다. 도 9는 본 발명의 제2 실시 예에 의한 산화물 반도체 물질 층의 밀도 특성이 향상된 결과를 나타내는 그래프이다.
도 9를 참조하면, 상온(Room Temperature; 25℃)에서 IGZTO 반도체 층을 형성하는 경우, 아몰퍼스(amorphous) 상태로 형성되고, 밀도 값은 6.50g/㎤을 넘지 못한다. 하지만, 기판(SUB) 온도를 200℃ 정도로 가열한 상태에서 IGZTO 반도체 층을 형성하는 경우, C축 결정성을 가지며, 밀도 값은 6.60g/㎤ 내지 6.70g/㎤의 값을 가질 수 있음을 알 수 있다.
여기서, 산화물 반도체 층(A)의 밀도는 XRR(X-ray reflectivity, X-ray specular reflectivity or X-ray reflectometry) 방식으로 측정한 값이다. XRR은 표면 감지 분석 기술로서, 표면, 박막 및 다층체의 특성을 평가하는 방식 및 장비이다.
본 발명의 제2 실시 예에서, 산화물 반도체 층(A)의 밀도를 6.50g/㎤ 이상을 갖도록 하는 이유는 쇼트 채널을 구현하기 위한 것이다. 이하, 도 10a 및 10b를 참조하여, 이에 대해 상세히 설명한다. 도 10a 및 10b는 본 발명의 제2 실시 예에 의한 산화물 반도체 물질층이 갖는 고 밀도 특성을 설명하는 단면도이다.
도 10a는 상온 상태에서 IGZTO 반도체 층(A)을 형성한 경우를 나타낸다. 도 10a를 참조하면, 반도체 층(A)에서 소스 전극(S)과 드레인 전극(D) 사이의 길이가 채널 길이(CH length)로 정의된다. 반도체 층(A)에서 소스 전극(S)과 접촉하는 영역을 소스 영역(SA)으로, 드레인 전극(D)과 접촉하는 영역을 드레인 영역(DA)으로 정의한다.
이러한 구조에서, 박막 트랜지스터(T)가 작동되면, 소스 전극(S) 및 드레인 전극(D)에 유도된 전하에 의해 소스 영역(SA)과 드레인 영역(DA) 형성된다. 이 때, 반도체 층(A)의 밀도가 6.50g/㎤ 미만으로 낮은 경우 소스 영역(SA)과 드레인 영역(DA)이 확산된다. 그 결과, 실질적인 유효한 채널 길이(CHeff. length)가 축소된다. 예를 들어, 4㎛의 유효 채널 길이(CHeff. length)를 구현하기 위해서는, 소스 영역(SA)과 드레인 영역(DA)의 확산 정도를 고려하여, 채널 길이(CH length)는 4㎛보다 훨씬 길게 형성하여야 한다. 즉, 쇼트 채널 설계가 매우 어렵고, 이로 인해, 초 고해상도 평판 표시장치용 박막 트랜지스터 기판을 구현하는 것이 매우 어려울 수 있다.
하지만, IGZTO 반도체 층(A)의 밀도를 6.50g/㎤ 이상으로 형성하는 경우, 도 10b에서와같이, 쇼트 채널을 형성할 수 있다. 도 10b는 고온 상태에서 IGZTO 반도체 층(A)을 형성한 경우를 나타낸다. 도 10b를 참조하면, 박막 트랜지스터(T)의 작동 상태에서 소스 영역(SA) 및 드레인 영역(DA)은 실제 소스 전극(S) 및 드레인 전극(D)의 경계부에서 확산되는 정도가 매우 적다. 따라서, 실질적인 유효 채널 길이(CHeff. length)는 채널 길이(CH length)와 거의 동일하다. 따라서, 채널 길이(CH length)를 4㎛ 정도로 형성하여, 4㎛의 유효 채널 길이(CHeff. length)를 얻을 수 있다. 즉, 쇼트 채널 설계가 용이하며, 초 고해상도 평판 표시장치용 박막 트랜지스터 기판을 구현하기 용이하다.
본 발명의 제2 실시 예에서 두 번째 특징은, 산화물 반도체 층(A)에서 소스 전극(S)과 드레인 전극(D) 사이에 산소 풍부 영역(OR)을 구비한 구조에 있다. 특히, 산소 풍부 영역(OR)은 산화물 반도체 층(A) 전체 두께의 30%를 초과하지 않는 것이 바람직하다. 특히, 산소 풍부 영역(OR)은 산화물 반도체 층(A) 두께의 20%인 것이 가장 바람직하다. 예를 들어, 산화물 반도체 층(A)의 두께가 500Å(50nm)인 경우, 산소 풍부 영역(OR)은 100Å(10nm)인 것이 바람직하며, 최대 150Å(15nm)을 넘지 않는 것이 좋다.
이하, 도 11을 참조하여, 산소 풍부 영역(OR)의 두께 한정에 대해 설명한다. 도 11은 본 발명의 제2 실시 예에 의한 산소 풍부 영역을 구비한 산화물 반도체 물질 층의 구조를 나타내는 단면도이다.
박막 트랜지스터(T)가 작동하면, 즉, 게이트 전극(G)에 전압이 인가되어 전기장이 반도체 층(A)에 인가된다. 이 때, 50nm 두께의 반도체 층(A)에서, 반도체 층(A)에서 게이트 전극(G)에 가까운 하부 층의 일부 두께(예를 들어, 2~3nm)에는 채널 영역(CH)이 형성된다. 그리고 반도체 층(A)의 상부 층에는 10~15nm 두께의 산소 풍부 영역(OR)이 형성되어 있다. 그 결과, 산소 풍부 영역(OR)과 채널 영역(CH) 사이에는 38~32nm 두께의 버퍼 영역(BA)이 형성된다.
산소 풍부 영역(OR)은 다른 부분보다 산소의 함량이 10~20% 정도 더 많이 포함되어 있다. 산소 함량이 20%를 넘을 경우, 산소 풍부 영역(OR)이 도체 영역으로 작동하여, 스위칭 기능을 할 수 없다. 또한, 산소 풍부 영역(OR)이 너무 두꺼워 질 경우, 버퍼 영역(BA)을 줄이고, 채널 영역(CH)으로 산소 풍부 영역(OR)이 영향을 주어, 반도체 층(A)의 특성이 원하지 않은 상태로 변질될 수 있다. 따라서, 산소 풍부 영역(OR)은 그 두께 및 산소 함량을 최적의 상태로 유지하는 것이 매우 중요하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
G: 게이트 전극 SE, A: 반도체 층
S: 소스 전극 D: 드레인 전극
GI: 게이트 절연막 PAS: 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
SL: 스캔 배선 ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터 OLE: 유기발광 다이오드
SE, DE: 에치 스토퍼 PH: 화소 콘택홀
CAT: 캐소드 전극(층) ANO: 애노드 전극(층)
OR: 산소 풍부 산화물 반도체 층

Claims (18)

  1. 기판;
    상기 기판 위에 배치된 게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하여 배치된 산화물 반도체 층;
    상기 산화물 반도체 층의 일측 상부 표면, 상기 산화물 반도체 층의 일측 측면 및 상기 게이트 절연막과 접촉하는 소스 전극; 그리고
    상기 산화물 반도체 층의 타측 상부 표면, 상기 산화물 반도체 층의 타측 측면 및 상기 게이트 절연막과 접촉하는 드레인 전극을 구비하되,
    상기 산화물 반도체 층은,
    인듐, 갈륨, 아연 및 주석을 포함하되,
    상기 인듐에 대한 상기 주석의 함량비는 10% 내지 25% 사이의 어느 한 값을 가지며,
    상기 산화물 반도체 층은, 채널 영역, 버퍼 영역 및 산소 풍부 영역을 포함하고,
    상기 버퍼 영역은 상기 산소 풍부 영역과 상기 채널 영역 사이에 형성되고,
    상기 산소 풍부 영역은 상기 소스 전극과 상기 드레인 전극 사이에서, 일정 두께를 차지하며,
    상기 산소 풍부 영역은, 상기 산화물 반도체 층의 다른 영역보다 10% 내지 20% 산소 함량이 더 많으며,
    상기 산소 풍부 영역은, 상기 산화물 반도체 층 전체 두께의 20% 내지 30%의 두께를 가지며,
    상기 산소 풍부 영역은 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않는, 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 인듐과 상기 아연의 함량비는 동일한 값을 갖는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 갈륨의 함량비는 상기 인듐의 함량비보다 작은 값을 갖는 박막 트랜지스터 기판.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 산화물 반도체 층은,
    6.50g/㎤ 내지 7.00g/㎤의 밀도 값을 갖는 박막 트랜지스터 기판.
  8. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮는 게이트 절연막을 증착하는 단계;
    상기 게이트 절연막 위에 상기 게이트 전극과 중첩하며, 인듐, 갈륨, 아연 및 주석을 포함하는 산화물 반도체 층을 형성하는 단계;
    상기 산화물 반도체 층의 일측부와 접촉하는 소스 전극 및 타측부와 접촉하는 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 사이에 노출된 상기 산화물 반도체 층의 표면에 산소 풍부 영역을 형성하는 단계; 그리고
    상기 소스 전극, 상기 드레인 전극 및 상기 산화물 반도체 층을 덮는 보호막을 형성하는 단계를 포함하며,
    상기 산화물 반도체 층은, 채널 영역, 버퍼 영역 및 산소 풍부 영역을 포함하고,
    상기 버퍼 영역은 상기 산소 풍부 영역과 상기 채널 영역 사이에 형성되고,
    상기 산소 풍부 영역은, 상기 산화물 반도체 층의 다른 영역보다 10% 내지 20% 산소 함량이 더 많으며,
    상기 산소 풍부 영역은, 상기 산화물 반도체 층 전체 두께의 20% 내지 30%의 두께를 가지며,
    상기 산소 풍부 영역을 형성하는 단계는 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후에 이루어지며,
    상기 산소 풍부 영역은 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않고,
    상기 소스 전극은 상기 산화물 반도체 층의 일측 상부 표면, 상기 산화물 반도체 층의 일측 측면 및 상기 게이트 절연막과 접촉하고,
    상기 드레인 전극은 상기 산화물 반도체 층의 타측 상부 표면, 상기 산화물 반도체 층의 타측 측면 및 상기 게이트 절연막과 접촉하는, 박막 트랜지스터 기판 제조 방법.
  9. 제 8 항에 있어서,
    상기 산화물 반도체 층은,
    상기 인듐에 대한 상기 주석의 함량비는 10% 내지 25% 사이의 어느 한 값을 갖는 박막 트랜지스터 기판 제조 방법.
  10. 제 8 항에 있어서,
    상기 산화물 반도체 층을 형성하는 단계는,
    상기 기판을 150℃ 내지 250℃의 고온 상태에서 수행하는 박막 트랜지스터 기판 제조 방법.
  11. 제 10 항에 있어서,
    상기 산화물 반도체 층은, 6.50g/㎤ 내지 7.00g/㎤의 밀도 값을 갖는 박막 트랜지스터 기판 제조 방법.
  12. 제 8 항에 있어서,
    상기 산소 풍부 영역을 형성하는 단계는,
    2~3kW/㎡ 범위의 에너지로 N2O 플라즈마 처리를 수행하는 박막 트랜지스터 기판 제조 방법.
  13. 삭제
  14. 삭제
  15. 제 8 항에 있어서,
    상기 게이트 절연막을 증착하는 단계는,
    상기 게이트 전극 위에 질화막을 증착하는 단계; 그리고
    상기 질화막 위에 산화막을 증착하는 단계를 포함하는 박막 트랜지스터 기판 제조 방법.
  16. 삭제
  17. 삭제
  18. 제 1 항에 있어서,
    상기 버퍼 영역은 상기 산화물 반도체 층 두께의 64 내지 76%의 두께를 갖는 박막 트랜지스터 기판.
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