TWI535034B - 畫素結構及其製作方法 - Google Patents

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Description

畫素結構及其製作方法
本發明係關於一種畫素結構及其製作方法，尤指一種利用連接電極連接源極/汲極與氧化物半導體通道層之畫素結構及其製作方法。
薄膜電晶體(thin film transistor,TFT)元件係一種廣泛應用於顯示器之半導體元件，例如應用在液晶顯示器(liquid crystal display panel,LCD)、有機發光二極體顯示器(organic light emitting diode display panel,OLED)及電子紙(electronic paper,E-paper)等顯示器。薄膜電晶體元件的電子遷移率(mobility)直接影響到薄膜電晶體元件的切換速度，因此對於顯示畫面品質有很大的影響。
目前顯示器業界使用之薄膜電晶體元件可根據使用之半導體層材料來做區分，包括非晶矽薄膜電晶體(amorphous silicon TFT,a-Si TFT)元件、多晶矽薄膜電晶體(poly silicon TFT)元件以及氧化物半導體薄膜電晶體(oxide semiconductor TFT)元件。非晶矽薄膜電晶體元件受限於使用非晶矽半導體材料，因此其電子遷移率較低(目前非晶矽薄膜電晶體元件之電子遷移率約在1cm2/Vs以內)，故無法滿足目前可見的未來更高規格顯示器的需求。多晶矽薄膜電晶體受惠於其多晶矽材料的特性，於電子遷移率上有大幅的改善(多晶矽薄膜電晶體之電子遷移率最佳約可達100cm2/Vs)。然而多晶矽薄膜電晶體元件的製程複雜(相對地成本提升)，且於大尺寸面板應用時會有結晶程度均勻 性不佳的問題存在，故目前多晶矽薄膜電晶體元件仍以小尺寸面板應用為主。氧化物半導體薄膜電晶體元件則是應用近年來新崛起的氧化物半導體材料，此類材料一般為非晶相(amorphous)結構，沒有應用於大尺寸面板上均勻性不佳的問題，且可利用多種方式成膜，例如濺鍍(sputter)、旋塗(spin-on)以及印刷(printing)等方式，因此在製程上較非晶矽薄膜電晶體元件更有製程簡化的彈性。氧化物半導體薄膜電晶體元件的電子遷移率一般可較非晶矽薄膜電晶體高10倍以上(氧化物半導體薄膜電晶體之電子遷移率大體上介於10cm2/Vs到50cm2/Vs之間)，此程度已可滿足目前可見的未來高規格顯示器的需求。
然而，在氧化物半導體薄膜電晶體元件中，源極/汲極與氧化物半導體層間的接觸阻抗若過大，將使得薄膜電晶體元件的效能降低且無法有效發揮其高電子遷移率的特性，故有必要降低氧化物半導體層與源極電極/汲極電極間的接觸阻抗，以使得氧化物半導體薄膜電晶體元件展現高電子遷移率的特性。
本發明之目的之一在於提供一種畫素結構及其製作方法，以提升畫素結構之薄膜電晶體元件的元件特性。
本發明之一實施例提供一種畫素結構，包括一基板、一薄膜電晶體元件、一第一保護層以及一第一畫素電極。薄膜電晶體元件設置於基板上，且薄膜電晶體元件包括一第一連接電極、一第二連接電極、一氧化物半導體通道層、一閘極絕緣層、一閘極、一介電層、一源極與一汲極。第一連接電極與第二連接電極設置於基板上。氧化物半導體通道層之兩側分別部分覆蓋第一連接電極之上表面與第二連接電極之上表面。閘極絕緣層設置於基板上並覆蓋氧化物半導體通道層、第一連接電極與第二連接電極。閘極設置於閘 極絕緣層上。介電層設置於閘極與閘極絕緣層上，其中閘極絕緣層與介電層具有一第一接觸洞至少部分暴露出第一連接電極之上表面，以及一第二接觸洞至少部分暴露出第二連接電極之上表面。源極與汲極設置於介電層上，其中源極經由第一接觸洞與第一連接電極電性連接，且汲極經由第二接觸洞與第二連接電極電性連接。第一保護層設置於介電層上，其中第一保護層具有一第三接觸洞，至少部分暴露出汲極。第一畫素電極設置於第一保護層上，其中第一畫素電極經由第三接觸洞與薄膜電晶體元件之汲極電性連接。
本發明之另一實施例提供一種製作畫素結構之方法，包括下列步驟。提供一基板。於基板上形成一第一圖案化導電層，其中第一圖案化導電層包括一第一連接電極與一第二連接電極。於基板上形成一氧化物半導體通道層，並使氧化物半導體通道層之兩側分別部分覆蓋第一連接電極之一上表面與第二連接電極之上表面。於基板上形成一閘極絕緣層，其中閘極絕緣層覆蓋氧化物半導體通道層、第一連接電極與第二連接電極。於閘極絕緣層上形成一第二圖案化導電層，其中第二圖案化導電層包括一閘極。於閘極與閘極絕緣層上形成一介電層，並於介電層與閘極絕緣層中形成一第一接觸洞至少部分暴露出第一連接電極，以及一第二接觸洞至少部分暴露出第二連接電極。於介電層上形成一第三圖案化導電層，其中第三圖案化導電層包括一源極與一汲極，源極經由第一接觸洞與第一連接電極電性連接，且汲極經由第二接觸洞與第二連接電極電性連接。於介電層上形成一第一保護層，其中第一保護層具有一第三接觸洞，至少部分暴露出汲極。於第一保護層上形成一第一畫素電極，其中第一畫素電極經由第三接觸洞與薄膜電晶體元件之汲極電性連接。
本發明之畫素結構利用連接電極連接源極/汲極與氧化物半導體通道層，可以有效避免源極/汲極直接與氧化物半導體通道層接觸的缺點，有 效提升薄膜電晶體元件的元件特性。
10‧‧‧基板
12‧‧‧緩衝層
14‧‧‧第一圖案化導電層
141‧‧‧第一連接電極
142‧‧‧第二連接電極
143‧‧‧儲存電容下電極
16‧‧‧氧化物半導體通道層
141A‧‧‧上表面
142A‧‧‧上表面
18‧‧‧保護圖案
20‧‧‧閘極絕緣層
22‧‧‧第二圖案化導電層
G‧‧‧閘極
221‧‧‧儲存電容上電極
Cst‧‧‧儲存電容元件
24‧‧‧介電層
TH1‧‧‧第一接觸洞
TH2‧‧‧第二接觸洞
25‧‧‧第一保護薄膜
26‧‧‧第三圖案化導電層
S‧‧‧源極
D‧‧‧汲極
TFT‧‧‧薄膜電晶體元件
28‧‧‧第一保護層
TH3‧‧‧第三接觸洞
40‧‧‧顯示元件
30‧‧‧第一畫素電極
32‧‧‧第二保護層
32A‧‧‧開口
34‧‧‧顯示介質層
36‧‧‧第二畫素電極
50‧‧‧畫素結構
13‧‧‧金屬層
15‧‧‧圖案化金屬氧化物半導體層
17‧‧‧第二保護薄膜
60‧‧‧畫素結構
60’‧‧‧畫素結構
70‧‧‧畫素結構
19‧‧‧保護薄膜
VG‧‧‧閘極電壓
ID‧‧‧汲極電流
VD‧‧‧汲極電壓
第1圖至第6圖繪示了本發明之第一實施例之製作畫素結構之示意圖。
第7圖至第9圖繪示了本發明之第二實施例之製作畫素結構之示意圖。
第10圖繪示了本發明之第二實施例之變化實施例之製作畫素結構之示意圖。
第11圖繪示了本發明之一對照實施例之畫素結構之示意圖。
第12圖繪示了本發明之對照實施例之畫素結構的薄膜電晶體元件的閘極電壓VG與汲極電流ID的關係圖。
第13圖繪示了本發明之畫素結構的薄膜電晶體元件的閘極電壓VG與汲極電流ID的關係圖。
為使熟悉本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第6圖。第1圖至第6圖繪示了本發明之第一實施例之製作畫素結構之示意圖。如第1圖所示，首先提供基板10。基板10可為透明基板，且其可為硬質基板或可撓式基板例如玻璃基板、石英基板或塑膠基板，但不以此為限。接著，可選擇性地於基板10上形成一緩衝層12。緩衝層12可具有絕緣特性，且其材料可為無機絕緣材料例如氧化矽、氮化矽或氮氧化矽，或有機絕緣材料，但不以此為限。此外，緩衝層12可為單層結構或複合層結構。隨後，於基板10上形成一第一圖案化導電層14，若緩衝層12存在，則第一圖案化導電層14係形成於緩衝層12上。第一圖案化導電層14包括一第一連接電極141與一第二連接電極142。第一圖案化導電層14 之阻值實質上例如可小於20Ω/□(20Ω/square)，但不以此為限。第一圖案化導電層14的材料可包括金屬氧化物導電材料例如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化鋁鋅(AZO)、氧化鋁銦、氧化銦(InO)、氧化鎵(gallium oxide,GaO)或其它金屬氧化物導電材料、金屬材料例如鉬(Mo)、鈦(Ti)或其它金屬材料，金屬合金例如氮化鉬(MoN)，、上述材料之組合，或者其它具有低阻值的導電材料，此外，第一圖案化導電層14可為單層結構或複合層結構，但不以此為限。也就是說，第一連接電極141與第二連接電極142可為金屬氧化物導電電極、金屬電極或其它低阻值之導電電極。第一圖案化導電層14可為單層結構或複合層結構，且其材料可包括單一種材料或多種材料。在本實施例中，第一圖案化導電層14可另包括一儲存電容下電極143。
如第2圖所示，接著於基板10上形成一氧化物半導體通道層16，並使氧化物半導體通道層16之兩側分別部分覆蓋第一連接電極141之上表面141A與第二連接電極142之上表面142A，並部分暴露出第一連接電極141之上表面141A與第二連接電極142之上表面142A。氧化物半導體通道層16的厚度範圍例如可介於約200埃(A)到1000埃，但不以此為限。氧化物半導體通道層16的材料可包括例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)、氧化銦鎵(IGO)、氧化銦鋅(IZO)、氧化銦錫(indium tin oxide,ITO)、氧化鋅(zinc oxide,ZnO)、氧化銦(indium oxide,InO)、(indium tin zinc oxide,ITZO)、氧化鎵(gallium oxide,GaO)或其它合適的氧化物半導體材料。氧化物半導體通道層16可具有非晶相(amorphous)結構，且其可利用例如濺鍍、旋塗、印刷或其它適合之方式形成。另外，第一圖案化導電層14的厚度範圍例如可約介於50埃與1000埃之間，較佳可約介於200埃與500埃之間，但不以此為限。第一圖案化導電層14的厚度越大，則阻值越低，但是對於薄膜覆蓋狀況將較差，因此在上述適當的厚度範圍內，氧化物半導體通道層16在與第一連接電極141以及第二連接電極142的重疊部分 可具有良好的覆蓋狀況。在本實施例中，可選擇性地於氧化物半導體通道層16上形成一保護圖案18，用以保護氧化物半導體通道層16。保護圖案18之材料可具有絕緣特性，其材料可為無機絕緣材料例如氧化矽、氮化矽或氮氧化矽，或有機絕緣材料，但不以此為限。另外，保護圖案18與氧化物半導體通道層16，較佳地，可利用同一道圖案化製程形成，因此不需增加額外的圖案化製程。也就是說，保護圖案18與氧化物半導體通道層16為同一輪廓，則保護圖案18之正投影面積實質上相等於氧化物半導體通道層16之正投影面積。
如第3圖所示，隨後於基板10上形成一閘極絕緣層20。閘極絕緣層20覆蓋氧化物半導體通道層16、第一連接電極141與第二連接電極142，且若保護圖案18存在，則閘極絕緣層20亦會覆蓋保護圖案18。閘極絕緣層20之材料可為無機絕緣材料例如氧化矽、氮化矽或氮氧化矽，或有機絕緣材料，但不以此為限。閘極絕緣層20可為單層結構或複合層結構。接著，於閘極絕緣層20上形成一第二圖案化導電層22，其中第二圖案化導電層22包括一閘極G，實質上對應於氧化物半導體通道層16。第二圖案化導電層22之材料可包括氧化銦錫(indium tin oxide,ITO)、金屬例如鋁、鈦/鋁/鈦、鉬、鉬/鋁/鉬、上述金屬組成之合金或其它適合之金屬或合金，但不以此為限。此外，第二圖案化導電層22可為單層結構或複合層結構。在本實施例中，第二圖案化導電層22可另包括一儲存電容上電極221，其中儲存電容上電極221與第一圖案化導電層14之儲存電容下電極143在垂直投影方向上至少部分重疊，以使得儲存電容上電極221、儲存電容下電極143及夾設於儲存電容上電極221與儲存電容下電極143之間的閘極絕緣層20構成一儲存電容元件Cst。
如第4圖所示，接著於閘極G與閘極絕緣層20上形成一介電層 24，並於介電層24與閘極絕緣層20中形成一第一接觸洞TH1至少部分暴露出第一連接電極141之上表面141A，以及一第二接觸洞TH2至少部分暴露出第二連接電極142之上表面142A。介電層24可具有一平坦化表面，以利後續膜層的形成。介電層24之材料可為有機介電材料或無機介電材料，且介電層24可為單層結構或複合層結構。在本實施例中，可選擇性地於介電層24上形成一第一保護薄膜25。第一保護薄膜25較有絕緣特性，其材料可為例如氧化鋁(AlOx)，但不以此為限而可為其它適合之絕緣材料。此外，保護薄膜25與介電層24可利用同一道圖案化製程形成，因此不需增加額外的圖案化製程。
如第5圖所示，接著於介電層24上形成一第三圖案化導電層26。第三圖案化導電層26包括一源極S與一汲極D，其中源極S經由第一接觸洞TH1與第一連接電極141之上表面141A接觸並電性連接，且汲極D經由第二接觸洞TH2與第二連接電極142之上表面142A接觸並電性連接，以製作出本實施例之薄膜電晶體元件TFT。因此，汲極D與第二連接電極142構成一個完整的汲極D，且第二連接電極142可視為汲極D的延伸部，而源極S與第一連接電極141構成一個完整的源極S，且第一連接電極141可視為源極S的延伸部。其中，汲極D及源極S皆不接觸氧化物半導體通道層16。第三圖案化導電層26之材料可包括透明導電材料，例如：氧化銦錫(indium tin oxide,ITO)等等、不透明導電材料，例如：金屬例如鋁、鈦/鋁/鈦、鉬、鉬/鋁/鉬、上述金屬組成之合金或其它適合之金屬或合金，但不以此為限。此外，第三圖案化導電層26可為單層結構或複合層結構。隨後，於介電層24上形成一第一保護層28，其中第一保護層28具有一第三接觸洞TH3，至少部分暴露出汲極D。第一保護層28之材料可為有機絕緣材料或無機絕緣材料，且第一保護層28可為單層結構或複合層結構。
如第6圖所示，隨後，於第一保護層28上形成一第一畫素電極30以形成本實施例畫素結構50，其中第一畫素電極30經由第三接觸洞TH3與薄膜電晶體元件TFT之汲極D電性連接。在本實施例中，畫素結構50係應用於有機電激發光顯示面板，因此更可進一步包括下列步驟。於第一保護層28上形成一第二保護層32，其中第二保護層32具有一開口32A，至少部分暴露出第一畫素電極30。第二保護層32之材料可為有機絕緣材料或無機絕緣材料，且第二保護層32可為單層結構或複合層結構。之後，於第二保護層32之開口32A內形成一顯示介質層34，其中顯示介質層34為一有機電激發光層。最後，於顯示介質層34上形成一第二畫素電極36。第一畫素電極30與第二畫素電極36可分別作為例如陽極與陰極，並與顯示介質層34形成顯示元件40，其中顯示元件40為一有機電激發光元件例如有機發光二極體元件。第一畫素電極30與第二畫素電極36之其中一者為穿透電極，而另一者可為反射電極或穿透電極。例如，若顯示元件40是上發光型顯示元件，則第一畫素電極30為反射電極，而第二畫素電極36為穿透電極；若顯示元件40是底發光型顯示元件，則第一畫素電極30為穿透電極，而第二畫素電極36為反射電極；若顯示元件40是雙面發光型顯示元件，則第一畫素電極30與第二畫素電極36可均為穿透電極。此外，第一畫素電極30與第二畫素電極36之間另可視需要選擇性地形成電洞注入層、電洞傳輸層、電子注入層與電子傳輸層等膜層。
本實施例之畫素結構50並不限定於應用在有機電激發光顯示面板上而可應用於其它各式自發光型或非自發光型顯示面板上，例如液晶顯示面板、電泳顯示面板、電溼潤顯示面板或其它各式適合的顯示面板上。若畫素結構50欲應用在其它類型的顯示面板上，則可選擇其它對應的固態或液態膜層例如液晶層、電泳層或親水/疏水混合液體。其中，當顯示介質層34為非發光型材料或其它自發光型材料時，第二保護層32與第二畫素電極36之 其中至少一者，可選擇性不設置。
本實施例之製作畫素結構之方法具有下列優點：
1.源極S與汲極D係分別經由第一連接電極141與第二連接電極142與氧化物半導體通道層16接觸，因此可選用與氧化物半導體通道層16具有較佳接觸的材料，以減少阻值，進而增加薄膜電晶體TFT的電子遷移率。
2.由於源極S與汲極D係分別經由第一連接電極141與第二連接電極142與氧化物半導體通道層16接觸，因此第一接觸洞TH1與第二接觸洞TH2產生製程偏移，亦不會產生因為源極S/汲極D與氧化物半導體通道層16的接觸位置的不對稱而影響元件特性。
3.由於第一接觸洞TH1與第二接觸洞TH2係暴露第一連接電極141與第二連接電極142，而不是暴露氧化物半導體通道層16，因此氧化物半導體通道層16不會在蝕刻介電層24與閘極絕緣層20的過程中受到損傷，且介電層24的材料選擇上不會受限於其與氧化物半導體通道層16的蝕刻選擇比而具有較大的彈性。
4.本發明之製作方法使用三層圖案化導電層(包括第一圖案化導電層14、第二圖案化導電層22與第三圖案化導電層26)的作法相較於習知製作方法使用兩層圖案化導電層的作法具有較大的設計彈性。
5.儲存電容元件Cst係由第一圖案化導電層14以及第二圖案化導電層22所構成，可具有較大儲存電容值。
本發明之畫素結構及其製作方法並不以上述實施例為限。下文將依序介紹本發明之其它較佳實施例之畫素結構及其製作方法，且為了便於比 較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。
請參考第7圖至第9圖。第7圖至第9圖繪示了本發明之第二實施例之製作畫素結構之示意圖。本實施例之第一圖案化導電層14係為金屬氧化物導電層，且其製作方法與第一實施例不同，而其它步驟與第一實施例類似，因此下文僅針對形成第一圖案化導電層14進行說明。如第7圖所示，於基板10上形成一金屬層13，若緩衝層12存在，則金屬層13可形成於緩衝層12上。接著，於金屬層13上形成一圖案化金屬氧化物半導體層15，其中圖案化金屬氧化物半導體層15的底表面可與金屬層13的頂表面接觸。在本實施例中，金屬層13之材料可包括例如鋁，但不以此為限。圖案化金屬氧化物半導體層15的材料可包括例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)或其它合適的氧化物半導體材料。
如第8圖所示，接著對金屬層13進行氧化，使金屬層13與圖案化金屬氧化物半導體層15內之氧原子反應而形成一金屬氧化物層，同時圖案化金屬氧化物半導體層15會因為氧含量減少而轉變成金屬氧化物導電層，其中金屬氧化物層構成一第二保護薄膜17，可以避免基板10與緩衝層12內的雜質擴散，而金屬氧化物導電層則構成第一圖案化導電層14，其可包括第一連接電極141、第二連接電極142以及儲存電容下電極143。舉例而言，在一實施例中，在金屬層13之材料為鋁，圖案化金屬氧化物半導體層15的材料為氧化銦鎵鋅的情況下，在進行氧化之前，鋁的阻值約為85Ω/□(85Ω/square)，而氧化銦鎵鋅的阻值約為108Ω/□(108Ω/square)；在進行氧化之後，會形成氧化鋁，其阻值約為2x104Ω/□(2x104Ω/square)，而氧化銦鎵鋅的阻值則下降至小於100Ω/□(100Ω/square)。
如第9圖所示，接著再如前述第一實施例所揭示之方法進行後續製程，即可製作出本實施例之畫素結構60。
請參考第10圖。第10圖繪示了本發明之第二實施例之變化實施例之製作畫素結構之示意圖。如第10圖所示，在本變化實施例中，於氧化製程之後，進一步將第一圖案化導電層14所暴露出的第二保護薄膜17去除，而僅保留第一圖案化導電層14所覆蓋的第二保護薄膜17，藉此可避免第二保護薄膜17因為氧化不完全所可能產生的短路問題。接著，再如前述第二實施例所揭示之方法進行後續製程，即可製作出本實施例之畫素結構60’。
請參考第11圖。第11圖繪示了本發明之一對照實施例之畫素結構之示意圖。如第11圖所示，在本對照實施例之畫素結構70中，第一接觸洞TH1與第二接觸洞TH2直接暴露出氧化物半導體通道層16的頂表面，而源極S與汲極D分別經由第一接觸洞TH1與第二接觸洞TH2而與氧化物半導體通道層16直接接觸。本對照實施例之畫素結構70具有下列缺點：
1.源極S/汲極D係直接與氧化物半導體通道層16接觸，而源極S/汲極D與氧化物半導體通道層16的接觸較差。
2.由於透明的氧化物半導體通道層16是第一層圖案，因此不利於後續製程的對位。
3.在蝕刻介電層24與保護薄膜19形成第一接觸洞TH1與第二接觸洞TH2時，無法使用乾蝕刻，否則會造成氧化物半導體通道層16的損傷，且在使用溼蝕刻的情況下也對介電層24在材料上的選擇造成限制，例如無法使用利用氫氟酸蝕刻的材料。
4.儲存電容下電極與氧化物半導體通道層16係由同一層膜層所 構成，因此必須對儲存電容下電極施加固定電壓使其維持在反轉模式，才能夠維持足夠的電容值。
5.由於閘極G與氧化物半導體通道層16之間僅具有一層閘極絕緣層20，因此無法獨立地調整薄膜電晶體元件的電容值與儲存電容的電容值，故不易同時形成具有預定之元件特性的薄膜電晶體元件以及具有高電容值的儲存電容元件。
6.當第一接觸洞TH1與第二接觸洞TH2的位置因為製程偏差而有所偏移時，源極S/汲極D相對應閘極G會形成不對稱結構，對於薄膜電晶體元件的元件特性影響很大。
請再參考第12圖與第13圖。第12圖繪示了本發明之對照實施例之畫素結構的薄膜電晶體元件的閘極電壓VG與汲極電流ID的關係圖，第13圖繪示了本發明之畫素結構的薄膜電晶體元件的閘極電壓VG與汲極電流ID的關係圖，其中圖示中的實線與虛線係分別表示由源極S與汲極D所量測出之結果。如第12圖所示，在不同的汲極電壓VD下(例如VD=10V或VD=0.1V)，閘極電壓VG與汲極電流ID的關係具有明顯的差異，而在相同的汲極電壓VD下，由源極S與汲極D所量測出之汲極電流ID也有很顯著的差異，因此顯示了對照實施例的薄膜電晶體元件具有不對稱結構，也造成了其元件特性也不對稱。如第13圖所示，在不同的汲極電壓(VD)下(例如VD=10V或VD=0.1V)，閘極電壓VG與汲極電流ID的關係幾乎相同，而在相同的汲極電壓VD下，由源極S與汲極D所量測出之汲極電流ID也幾乎無差異，顯示了本發明的薄膜電晶體元件具有良好的對稱性，因此其元件特性也具有良好的對稱性。
綜上所述，本發明之畫素結構利用連接電極連接源極/汲極與氧化物半導體通道層，可以有效避免源極/汲極直接與氧化物半導體通道層接觸的缺點，有效提升薄膜電晶體元件的元件特性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基板
12‧‧‧緩衝層
14‧‧‧第一圖案化導電層
141‧‧‧第一連接電極
142‧‧‧第二連接電極
143‧‧‧儲存電容下電極
16‧‧‧氧化物半導體通道層
141A‧‧‧上表面
142A‧‧‧上表面
18‧‧‧保護圖案
20‧‧‧閘極絕緣層
22‧‧‧第二圖案化導電層
G‧‧‧閘極
221‧‧‧儲存電容上電極
Cst‧‧‧儲存電容元件
24‧‧‧介電層
TH1‧‧‧第一接觸洞
TH2‧‧‧第二接觸洞
25‧‧‧第一保護薄膜
26‧‧‧第三圖案化導電層
S‧‧‧源極
D‧‧‧汲極
TFT‧‧‧薄膜電晶體元件
28‧‧‧第一保護層
TH3‧‧‧第三接觸洞
40‧‧‧顯示元件
30‧‧‧第一畫素電極
32‧‧‧第二保護層
32A‧‧‧開口
34‧‧‧顯示介質層
36‧‧‧第二畫素電極
50‧‧‧畫素結構

Claims (18)

  1. 一種畫素結構，包括：一基板；一薄膜電晶體元件，設置於該基板上，該薄膜電晶體元件包括：一第一連接電極與一第二連接電極，設置於該基板上；一氧化物半導體通道層，設置於該基板上，其中該氧化物半導體通道層之兩側分別部分覆蓋該第一連接電極之一上表面與該第二連接電極之一上表面，且其僅位於該第一連接電極與該第二連接電極之間；一閘極絕緣層，設置於該基板上並覆蓋該氧化物半導體通道層、該第一連接電極與該第二連接電極；一閘極，設置於該閘極絕緣層上；一介電層，設置於該閘極與該閘極絕緣層上，其中該閘極絕緣層與該介電層具有一第一接觸洞至少部分暴露出該第一連接電極之該上表面，以及一第二接觸洞至少部分暴露出該第二連接電極之該上表面，且該第一接觸洞僅暴露出該第一連接電極，該第二接觸洞僅暴露出該第二連接電極；以及一源極與一汲極，設置於該介電層上，其中該源極經由該第一接觸洞與該第一連接電極電性連接以構成一完整的源極，且該汲極經由該第二接觸洞與該第二連接電極電性連接以構成一完整的汲極；一第一保護層，設置於該介電層上，其中該第一保護層具有一第三接觸洞，至少部分暴露出該汲極；以及一第一畫素電極，設置於該第一保護層上，其中該第一畫素電極經由該第三接觸洞與該薄膜電晶體元件之該汲極電性連接。
  2. 如請求項1所述之畫素結構，其中該第一連接電極與該第二連接電極包括金屬電極。
  3. 如請求項1所述之畫素結構，其中該第一連接電極與該第二連接電極包括金屬氧化物導電電極。
  4. 如請求項1所述之畫素結構，其中該薄膜電晶體元件另包括一保護圖案，設置於該氧化物半導體通道層與該閘極絕緣層之間。
  5. 如請求項1所述之畫素結構，更包括：一顯示介質層，設置於該第一畫素電極上；以及一第二畫素電極，設置於該顯示介質層上。
  6. 如請求項5所述之畫素結構，其中該顯示介質層為一有機電激發光層。
  7. 如請求項5所述之畫素結構，另包括一第二保護層，設置於該第一保護層上，其中該第二保護層具有一開口，至少部分暴露出該第一畫素電極，且該顯示介質層係設置於該第二保護層之該開口內。
  8. 如請求項1所述之畫素結構，另包括一儲存電容元件，其中該儲存電容元件包括：一儲存電容下電極，設置於該基板上；以及一儲存電容上電極，設置於該閘極絕緣層上。
  9. 如請求項8所述之畫素結構，其中該儲存電容下電極、該第一連接電極與該第二連接電極係由同一層圖案化導電層所構成，且該儲存電容上電極與該閘極係由同一層圖案化導電層所構成。
  10. 如請求項1所述之畫素結構，另包括一第一保護薄膜，設置於該介電層與該第一保護層之間。
  11. 如請求項1所述之畫素結構，另包括一第二保護薄膜，設置於該基板與該第一連接電極之間，以及該基板與該第二連接電極之間。
  12. 一種製作畫素結構之方法，包括：提供一基板；於該基板上形成一第一圖案化導電層，其中該第一圖案化導電層包括一第一連接電極與一第二連接電極；於該基板上形成一氧化物半導體通道層，並使該氧化物半導體通道層之兩側分別部分覆蓋該第一連接電極之一上表面與該第二連接電極之一上表面，且該氧化物半導體通道層僅位於該第一連接電極與該第二連接電極之間；於該基板上形成一閘極絕緣層，其中該閘極絕緣層覆蓋該氧化物半導體通道層、該第一連接電極與該第二連接電極；於該閘極絕緣層上形成一第二圖案化導電層，其中該第二圖案化導電層包括一閘極；於該閘極與該閘極絕緣層上形成一介電層；於該介電層與該閘極絕緣層中形成一第一接觸洞至少部分暴露出該第一連接電極，以及一第二接觸洞至少部分暴露出該第二連接電極，且該第一接觸洞僅暴露出該第一連接電極，該第二接觸洞僅暴露出該第二連接電極；於該介電層上形成一第三圖案化導電層，其中該第三圖案化導電層包括一源極與一汲極，該源極經由該第一接觸洞與該第一連接電極電性連接 以構成一完整的源極，且該汲極經由該第二接觸洞與該第二連接電極電性連接以構成一完整的汲極；於該介電層上形成一第一保護層，其中該第一保護層具有一第三接觸洞，至少部分暴露出該汲極；以及於該第一保護層上形成一第一畫素電極，其中該第一畫素電極經由該第三接觸洞與該薄膜電晶體元件之該汲極電性連接。
  13. 如請求項12所述之製作畫素結構之方法，更包括：於該第一保護層上形成一第二保護層，其中該第二保護層具有一開口，至少部分暴露出該第一畫素電極；於該第二保護層之該開口內形成一顯示介質層；以及於該顯示介質層上形成一第二畫素電極。
  14. 如請求項13所述之製作畫素結構之方法，其中該顯示介質層為一有機電激發光層。
  15. 如請求項12所述之製作畫素結構之方法，其中該第一圖案化導電層另包括一儲存電容下電極，且該第二圖案化導電層另包括一儲存電容上電極。
  16. 如請求項12所述之製作畫素結構之方法，其中該第一圖案化導電層包括一金屬層。
  17. 如請求項12所述之製作畫素結構之方法，其中該第一圖案化導電層包括一金屬氧化物導電層。
  18. 如請求項17所述之製作畫素結構之方法，其中形成該金屬氧化物導電層之步驟包括： 於該基板上形成一金屬層；於該金屬層上形成一圖案化金屬氧化物半導體層，並使該金屬氧化物半導體層與該金屬層接觸；以及對該金屬層進行氧化，使該圖案化金屬氧化物半導體層轉變成該金屬氧化物導電層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829169B (zh) * 2021-12-09 2024-01-11 友達光電股份有限公司 半導體裝置及其製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102346675B1 (ko) * 2014-10-31 2022-01-04 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조 방법
KR102354377B1 (ko) * 2014-11-24 2022-01-21 삼성디스플레이 주식회사 유기 발광 표시 장치
CN106409846B (zh) * 2015-07-28 2019-05-24 元太科技工业股份有限公司 制造像素结构的方法及像素结构
TWI581416B (zh) * 2015-07-28 2017-05-01 元太科技工業股份有限公司 製造畫素結構的方法及畫素結構
TWI552322B (zh) * 2015-08-06 2016-10-01 友達光電股份有限公司 畫素結構
US10141387B2 (en) * 2016-04-08 2018-11-27 Innolux Corporation Display device
KR20170119801A (ko) * 2016-04-19 2017-10-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102640164B1 (ko) 2016-05-09 2024-02-23 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN109196656B (zh) 2016-06-03 2022-04-19 株式会社半导体能源研究所 金属氧化物及场效应晶体管
US10217771B2 (en) 2016-06-23 2019-02-26 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
JP2018021993A (ja) * 2016-08-02 2018-02-08 株式会社ジャパンディスプレイ 半導体基板及びそれを用いた表示装置
CN106298857B (zh) * 2016-08-31 2019-03-15 深圳市华星光电技术有限公司 一种有机发光显示装置及其制造方法
KR102586938B1 (ko) 2016-09-05 2023-10-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN106298810B (zh) * 2016-09-23 2019-06-11 上海天马微电子有限公司 阵列基板制造方法、阵列基板、显示面板及显示装置
JP2019040026A (ja) * 2017-08-24 2019-03-14 株式会社ジャパンディスプレイ 表示装置
KR20200050266A (ko) * 2018-11-01 2020-05-11 엘지디스플레이 주식회사 패널, 전자장치 및 트랜지스터
KR20210055131A (ko) * 2019-11-06 2021-05-17 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN110854204B (zh) * 2019-11-26 2023-10-20 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、像素电路及显示面板
CN112397562B (zh) * 2020-11-13 2023-09-22 合肥鑫晟光电科技有限公司 一种显示基板及其制备方法、显示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892945B1 (ko) * 2002-02-22 2009-04-09 삼성전자주식회사 액티브 매트릭스형 유기전계발광 표시장치 및 그 제조방법
KR20040025383A (ko) * 2002-09-19 2004-03-24 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조방법
KR100669688B1 (ko) * 2003-03-12 2007-01-18 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 평판표시소자
KR100615222B1 (ko) * 2004-06-17 2006-08-25 삼성에스디아이 주식회사 전계 발광 디스플레이 장치 및 이의 제조 방법
KR100626007B1 (ko) * 2004-06-30 2006-09-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법, 이박막 트랜지스터를 구비한 평판표시장치, 및 이평판표시장치의 제조방법
KR101177720B1 (ko) 2005-09-20 2012-08-28 엘지디스플레이 주식회사 액정표시장치와 그 제조방법
JP5395994B2 (ja) 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
KR101073301B1 (ko) 2009-07-15 2011-10-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치 및 그 제조방법
KR101820972B1 (ko) * 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
TWI420663B (zh) 2010-07-29 2013-12-21 Au Optronics Corp 有機發光裝置之畫素結構
TWI422039B (zh) 2011-05-11 2014-01-01 Au Optronics Corp 薄膜電晶體元件及其製作方法
TWI500161B (zh) 2011-06-02 2015-09-11 Au Optronics Corp 混合式薄膜電晶體及其製造方法以及顯示面板
US20130221345A1 (en) * 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102014885B1 (ko) * 2012-12-26 2019-08-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829169B (zh) * 2021-12-09 2024-01-11 友達光電股份有限公司 半導體裝置及其製造方法

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