KR101843871B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판 위에 배치되어 있는 게이트 전극, 상기 게이트 전극 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 반도체, 상기 산화물 반도체 위에 배치되어 있는 소스 전극 및 드레인 전극, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 상기 반도체는 상대적으로 불소 함량이 낮은 하부막과 상대적으로 불소 함량이 높은 상부막을 포함하고, 상기 반도체의 상부막은 상기 반도체의 하부막과 상기 소스 전극 및 상기 드레인 전극 사이에만 배치되어 있다.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치를 이루는 두 표시판 중 하나인, 박막 트랜지스터(Thin Film Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
일반적으로, 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연층 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 층간 절연층 등으로 이루어져 있다. 이처럼 복수층으로 이루어지는 박막 트랜지스터 표시판은 각 층마다 감광막을 형성한 후 이를 마스크로 박막을 식각하여 각 층의 패턴을 형성한다.
한편, 산화물 반도체를 포함하는 박막 트랜지스터 표시판을 형성할 때, 반도체의 특성이 변화될 수 있다.
따라서 본 발명은 박막 트랜지스터에 산화물 반도체를 이용하는 경우에도, 제조 공정에 따라 박막 트랜지스터의 특성이 변화하지 않아, 수율이 우수한 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판 위에 배치되어 있는 게이트 전극, 상기 게이트 전극 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 반도체, 상기 산화물 반도체 위에 배치되어 있는 소스 전극 및 드레인 전극, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 상기 반도체는 상대적으로 불소 함량이 낮은 하부막과 상대적으로 불소 함량이 높은 상부막을 포함하고, 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 있는 상기 반도체는 상기 하부막으로 이루어진다.
상기 반도체는 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 인듐(In)을 포함할 수 있다.
상기 소스 전극 및 드레인 전극은 하부막 및 상부막을 포함하고, 상기 소스 전극 및 드레인 전극의 상기 하부막은 티탸늄(Ti), 갈륨(Ga), 아연(Zn), 마그네슘(Mg), 망간(Mn), 탄탈륨(Ta), 또는 크롬(Cr)을 포함할 수 있다.
상기 반도체와 상기 소스 전극 및 상기 드레인 전극의 평면 형태는 박막 트랜지스터의 채널 부분을 제외하고 거의 유사할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 적층하는 단계, 상기 게이트 절연막 위에 하부막과 상부막을 포함하는 반도체를 형성하는 단계, 상기 반도체 위에 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극 사이의 상기 반도체의 상기 상부막을 제거하는 단계, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 포함한다.
상기 반도체를 형성하는 단계는 상기 게이트 절연막 위에 산화물 반도체를 적층하는 단계, 상기 산화물 반도체 표면을 불소 플라즈마 처리하여, 상기 산화물 반도체의 상기 상부막과 상기 산화물 반도체의 상기 하부막을 형성하는 단계를 포함하고, 상기 산화물 반도체의 상기 하부막은 상대적으로 불소 함량이 낮고, 상기 산화물 반도체의 상기 상부막은 상대적으로 불소 함량이 높을 수 있다.
상기 반도체를 형성하는 단계와 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 하나의 마스크를 이용하여 동시에 이루어질 수 있다.
상기 소스 전극 및 드레인 전극 사이의 상기 반도체의 상부막을 제거하는 단계는 상기 반도체를 형성하는 단계와 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계와 함께 하나의 마스크를 이용하여 동시에 이루어질 수 있다.
본 발명의 실시예에 따르면, 산화물 반도체 층을 적층한 후, 불소 처리하여, 반도체 형성 후에 형성하는 소스 전극 및 드레인 전극과의 접촉 특성을 강화하고, 화소 전극 내의 인듐과의 불필요한 반응을 방지할 수 있을 뿐만 아니라, 산화물 반도체 중 채널부로 사용되는 부분의 불소량이 많은 상부막을 제거함으로써, 산화물 반도체의 불소 처리에 따른 반도체 특성 변화를 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 3 내지 도 10은 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 11은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 12는 도 11의 XII-XII 선을 따라 잘라 도시한 단면도이다.
도 13 내지 도 21은 도 11 및 도 12에 도시한 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 3 내지 도 10은 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 11은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 12는 도 11의 XII-XII 선을 따라 잘라 도시한 단면도이다.
도 13 내지 도 21은 도 11 및 도 12에 도시한 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다.
게이트선(121) 위에는 질화 규소로 만들어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 복수의 산화물 반도체(154)가 형성되어 있다.
산화물 반도체(154)는 하부막(154p)과 상부막(154q)으로 이루어지고, 소스 전극(173)과 드레인 전극(175) 사이에는 반도체(154)의 하부층(154p)만 배치된다. 산화물 반도체(154)는 아연(Zn), 인듐(In), 갈륨(Ga) 또는 주석(Sn)에서 선택된 적어도 하나의 물질과 산소(O)를 포함할 수 있다. 예를 들어, 상기 산화물 반도체(154)는 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaInZnO 등의 혼합 산화물을 포함할 수 있다. 산화물 반도체(154)는 화학 기상 증착법(Chemical vapor deposition method), 스퍼터링법(Sputtering method), 또는 잉크젯 등의 용액 공정으로 형성될 수 있다. 산화물 반도체(154)의 상부막(154q)은 하부막(154q)에 비하여 상대적으로 매우 많은 불소를 포함(rich Fluoride)하고, 산화물 반도체(154)의 상부막(154q)은 불소화 되어, 산소가 불소로 치환될 수 있다.
이처럼, 산화물 반도체(154)의 상부 일부분을 불소화 처리된 상부막(154q)으로 형성함으로써, 제조 공정 상 산화물 반도체(154)의 표면에서 발생 가능한 인듐 돌기의 발생을 방지할 수 있고, 산화물 반도체(154)의 하부막(154p)과 위에 형성되는 소스 전극(173) 및 드레인 전극(175)과의 접촉 특성을 높여, 반도체 특성을 높일 수 있다. 반도체에 불소화 처리를 함으로써, 반도체 내의 산소가 불소로 치환되기 때문에, 티타늄에 의한 인듐 산화물의 환원물의 발생을 제어할 수 있기 때문이다.
또한, 소스 전극(173) 및 드레인 전극(175) 사이에는 상대적으로 불소의 함량이 매우 낮은 산화물 반도체(154)의 하부막(154p)이 배치되어, 박막 트랜지스터의 채널로 이용됨으로써, 불소에 의한 반도체 특성 변화를 줄일 수 있다.
일반적으로, 박막 트랜지스터 채널부로 이용되는 산화물 반도체에 불소 함량이 높을 경우, 불소 원자가 산화물 반도체 내의 산소 원자와 치환될 수 있기 때문에, 산소 결핍(oxygen vacancy)이 발생하게 된다. 이처럼, 산화물 반도체에 산소 결핍이 발생하면, 운반자 밀도(carrier density)가 크게 증가하여, 스위칭 소자로서 이용되기 어려울 정도로, 도전성이 증가하여, 반도체가 도체화될 수 있다. 그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 경우, 소스 전극(173) 및 드레인 전극(175) 사이에는 상대적으로 불소의 함량이 매우 낮은 산화물 반도체(154)의 하부막(154p)이 배치되어, 불소에 따른 반도체의 도체화를 방지할 수 있다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 경우, 산화물 반도체(154)의 상부 일부분을 불소화 처리된 상부막(154q)으로 형성함으로써, 제조 공정 상 산화물 반도체(154)의 표면에서 발생 가능한 인듐 돌기의 발생을 방지할 수 있고, 산화물 반도체(154)의 하부막(154p)과 위에 형성되는 소스 전극(173) 및 드레인 전극(175)과의 접촉 특성을 높여, 반도체 특성을 높일 수 있을 뿐만 아니라, 소스 전극(173) 및 드레인 전극(175) 사이에는 상대적으로 불소의 함량이 매우 낮은 산화물 반도체(154)의 하부막(154p)이 배치되어, 박막 트랜지스터의 채널로 이용됨으로써, 채널부의 반도체의 경우, 불소에 따른 산소 결핍이 발생하지 않아, 불소에 의한 반도체 특성 변화를 줄일 수도 있게 된다.
산화물 반도체(154) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(175)이 형성되어 있다. 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막(173p, 175p)과 상부막(173q, 175q)을 포함한다. 데이터선(171) 및 드레인 전극(175)의 하부막(173p, 175p)은 티탸늄(Ti), 갈륨(Ga), 아연(Zn), 마그네슘(Mg), 망간(Mn), 탄탈륨(Ta), 크롬(Cr) 등의 금속 또는 이들의 합금을 포함할 수 있다. 데이터선(171) 및 드레인 전극(175)의 상부막(173q, 175q)은 구리(Cu), 아연(Zn), 주석(Sn), 또는 알루미늄(Al) 등을 포함할 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 소스 전극(173)과 드레인 전극(175)은 그 아래에 배치되어 있는 반도체(154)의 상부막(154q)와 직접 접촉한다.
데이터선(171) 및 드레인 전극(175), 그리고 노출된 반도체(154)의 하부막(154p) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191) 및 접촉 보조 부재(도시하지 않음)는 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 10과 함께, 도 2를 참고로 하여 상세히 설명한다. 도 3 내지 도 10은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
먼저, 도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선을 형성하고, 게이트 전극(124) 위에 게이트 절연막(140)을 적층하고, 그 위에 산화물 반도체층(150)을 차례로 적층한다.
도 4에 도시한 바와 같이, 산화물 반도체층(150)을 불소 플라즈마 처리하여, 도 5에 도시한 바와 같이, 산화물 반도체층(150) 중 위쪽 일부는 상대적으로 많은 양의 불소를 포함하여, 산소가 불소로 치환되어 불소화된 상부막(150q)으로 변화시킨다. 산화물 반도체층(150)의 하부막(150p)은 상부막(150q)에 비하여 불소의 양이 매우 적을 수 있다.
이처럼, 본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 산화물 반도체 층(150)을 적층한 후, 불소 플라즈마 처리하여, 후에 형성하는 소스 전극 및 드레인 전극과의 접촉 특성을 강화하고, 제조 공정 상 산화물 반도체의 표면에서 발생 가능한 인듐 돌기의 발생을 방지할 수 있다.
그 후, 도 6을 참고하면, 산화물 반도체층(150)을 사진 식각하여, 산화물 반도체(154p, 154q)를 형성한다.
그 후, 도 7에 도시한 바와 같이, 산화물 반도체(154p, 154q) 위에 제1 도전층(170p) 및 제2 도전층(170q)을 적층하고, 그 위에 제1 감광막 패턴(400a)을 형성한다.
도 8을 참고하면, 제1 감광막 패턴(400a)을 식각 마스크로 하여, 제2 도전층(170q)을 식각한다.
그 후, 도 9를 참고하면, 제1 감광막 패턴(400a)을 마스크로 하여 제1 도전층(170p)과 반도체(154)의 상부막(154q) 중 일부를 식각하여, 데이터선(도시하지 않음), 소스 전극(173) 및 드레인 전극(175), 그리고 반도체(154)를 완성한다. 이 때, 소스 전극(173) 및 드레인 전극(175) 사이에 배치되어 있는 반도체(154)의 상부막(154q)은 모두 제거되어, 소스 전극(173)과 드레인 전극(175) 사이에는 반도체(154)의 하부막(154p)만 배치되게 된다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 산화물 반도체 층을 적층한 후, 불소 처리하여, 반도체 형성 후에 형성하는 소스 전극 및 드레인 전극과의 접촉 특성을 강화하고, 제조 공정 상 산화물 반도체의 표면에서 발생 가능한 인듐 돌기의 발생을 방지할 수 있고, 산화물 반도체 중 불소량이 많은 상부막을 제거함으로써, 산화물 반도체의 불소 처리에 따른 반도체 특성 변화를 방지할 수 있다.
그 후, 도 10에 도시한 바와 같이, 보호막(180)을 적층하고, 드레인 전극(175)을 드러내는 접촉 구멍(185)을 형성한다.
마지막으로, 도 2에 도시한 바와 같이, 금속층을 적층한 후, 사진 식각하여, 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)을 완성한다.
그러면, 도 11 및 도 12을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 11은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고, 도 12는 도 11의 XII-XII 선을 따라 잘라 도시한 단면도이다.
도 11 및 도 12를 참조하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판과 유사하다.
도 11 및 도 12를 참조하면, 절연 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있다. 게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에는 복수의 산화물 반도체(154)가 형성되어 있다. 산화물 반도체(154)는 하부막(154p)과 상부막(154q)으로 이루어지고, 뒤에서 설명할 소스 전극(173)과 드레인 전극(175) 사이에는 반도체(154)의 하부층(154p)만 배치된다. 산화물 반도체(154)의 상부막(154q)은 하부막(154q)에 비하여 상대적으로 매우 많은 불소를 포함(rich Fluoride)하는데, 산소가 불소로 치환되어 불소화 되어 있다. 산화물 반도체(154) 및 게이트 절연막(140) 위에는 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)이 형성되어 있다. 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막(173p, 175p)과 상부막(173q, 175q)을 포함한다. 데이터선(171) 및 드레인 전극(175), 그리고 노출된 반도체(154)의 하부막(154p) 위에는 드레인 전극(175)을 드러내는 접촉 구멍(185)을 가지는 보호막 (180)이 형성되어 있고, 보호막(180) 위에는 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있는 복수의 화소 전극(191)이 형성되어 있다.
그러나, 본 실시예에 따른 박막 트랜지스터 표시판은 앞서 설명한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 산화물 반도체(154)의 평면 형태는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)과 거의 동일하다. 보다 구체적으로, 소스 전극(173)과 드레인 전극(175) 사이에 배치되어 있는 산화물 반도체(154)의 하부막(154p)을 제외하고, 산화물 반도체(154)는 그 위에 배치되어 있는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)과 거의 동일한 평면 형태를 가진다.
앞서, 도 1 및 도 2를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판의 모든 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
그러면, 도 11 및 도 12에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 13 내지 도 21과 함께, 도 12를 참고로 하여 상세히 설명한다. 도 13 내지 도 21은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
먼저, 도 13을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선을 형성하고, 게이트 전극(124) 위에 게이트 절연막(140)을 적층하고, 그 위에 산화물 반도체층(150)을 차례로 적층한다.
도 14에 도시한 바와 같이, 산화물 반도체층(150)을 불소 플라즈마 처리하여, 도 15에 도시한 바와 같이, 산화물 반도체층(150) 중 위쪽 일부는 상대적으로 많은 양의 불소를 포함하여, 산소가 불소로 치환되어 불소화된 상부막(150q)으로 변화시킨다. 산화물 반도체층(150)의 하부막(150p)은 상부막(150q)에 비하여 불소의 양이 매우 적을 수 있다.
이처럼, 본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 산화물 반도체 층(150)을 적층한 후, 불소 플라즈마 처리하여, 후에 형성하는 소스 전극 및 드레인 전극과의 접촉 특성을 강화하고, 제조 공정 상 산화물 반도체의 표면에서 발생 가능한 인듐 돌기의 발생을 방지할 수 있다.
그 후, 도 16을 참고하면, 산화물 반도체층(150p, 150q) 위에 제1 도전층(170p) 및 제2 도전층(170q)을 적층하고, 그 위에 제2 감광막 패턴(400b)을 형성한다. 제2 감광막 패턴(400b)은 위치에 따라 다른 두께를 가질 수 있는데, 구체적으로, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 형성될 위치는 제1 두께를 가지는 제1 부분이 되고, 박막 트랜지스터의 채널이 형성될 위치는 제2 두께를 가지는 제2 부분이 된다.
제1 부분의 제1 두께와 제2 부분의 제2 두께의 비(ratio)는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 부분의 제2 두께를 제1 부분의 제1 두께의 1/2 이하로 하는 것이 바람직하다. 이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
도 17을 참고하면, 제2 감광막 패턴(400b)을 마스크로 하여, 제2 도전층(170q), 제1 도전층(170p), 그리고 산화물 반도체층(150p, 150q)을 차례로 식각한다.
그 후, 도 18에 도시한 바와 같이, 제2 감광막 패턴(400b)의 일부를 제거하여, 채널부가 형성될 제2 부분에 배치되어 있는 감광막 패턴을 모두 제거하고, 제1 부분에 배치되어 있는 감광막 패턴의 두께를 얇게 하여, 박막 트랜지스터의 채널이 형성될 위치를 노출하는 제3 감광막 패턴(400c)을 형성한다.
그 후, 도 19에 도시한 바와 같이, 제3 감광막 패턴(400c)을 마스크로 하여, 제2 도전층(170q)을 식각한다. 이어서, 도 20에 도시한 바와 같이, 제1 도전층(170p)과 산화물 반도체(154)의 상부막(154q) 중 일부를 식각하여, 데이터선(도시하지 않음), 소스 전극(173) 및 드레인 전극(175), 그리고 반도체(154)를 완성한다. 이 때, 소스 전극(173) 및 드레인 전극(175) 사이에 배치되어 있는 반도체(154)의 상부막(154q)은 모두 제거되어, 소스 전극(173)과 드레인 전극(175) 사이에는 반도체(154)의 하부막(154p)만 배치되게 된다.
본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 반도체(154)와 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 하나의 마스크를 이용한 사진 식각 공정으로 형성하기 때문에, 제조 비용이 감소할 수 있다.
또한, 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 산화물 반도체 층을 적층한 후, 불소 처리하여, 반도체 형성 후에 형성하는 소스 전극 및 드레인 전극과의 접촉 특성을 강화하고, 제조 공정 상 산화물 반도체의 표면에서 발생 가능한 인듐 돌기의 발생을 방지할 수 있고, 산화물 반도체 중 불소량이 많은 상부막을 제거함으로써, 산화물 반도체의 불소 처리에 따른 반도체 특성 변화를 방지할 수 있다.
그 후, 도 21에 도시한 바와 같이, 보호막(180)을 적층하고, 드레인 전극(175)을 드러내는 접촉 구멍(185)을 형성한다.
마지막으로, 도 12에 도시한 바와 같이, 금속층을 적층한 후, 사진 식각하여, 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)을 완성한다.
앞서, 도 3 내지 도 10을 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 모든 특징들은 본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 모두 적용 가능하다.
그러면, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 박막 트랜지스터의 성능에 대하여 설명한다. 아래의 표 1은 산화물 반도체층의 상부를 불소화 처리하지 않은 경우(A), 산화물 반도체층의 상부를 불소화 처리한 후, 채널 부분에 배치되어 있는 불소화된 산화물 반도체층을 제거하지 않은 경우(B), 그리고, 본원 발명의 실시예에 따른 박막 트랜지스터와 같이, 산화물 반도체층의 상부를 불소화 처리한 후, 채널 부분에 배치되어 있는 불소화된 산화물 반도체층을 제거한 경우(C)에 대한 박막 트랜지스터의 성능을 나타낸 표이다. 불소화 처리 및, 불소화된 산화물 반도체 층의 제거 여부 외의 다른 조건은 모두 동일하였다.
| Case | A | B | C |
| 전하 이동도 (mobility) |
13.06 | 9.95 | 11.83 |
| 전류 1nA일 때의 임계 전압 (Vth) |
-3.50 | -1.75 | -1.88 |
위의 표 1을 참조하면, 산화물 반도체층의 상부를 불소화 처리하지 않은 경우(A)는 전하 이동도와 임계 전압이 작지만, 산화물 반도체 층의 표면에 인듐 돌기가 발생하게 된다. 또한, 산화물 반도체층의 상부를 불소화 처리한 후, 채널 부분에 배치되어 있는 불소화된 산화물 반도체층을 제거하지 않은 경우(B)는 경우(A)와는 달리 산화물 반도체 표면에 인듐 돌기는 발생하지 않을 수 있으나, 산화물 반도체층의 상부를 불소화 처리하지 않은 경우(A)에 비하여, 전하 이동도가 크게 감소하였다. 그러나 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법과 같이, 산화물 반도체층의 상부를 불소화 처리한 후, 채널 부분에 배치되어 있는 불소화된 산화물 반도체층을 제거한 경우(C), 경우(A)와는 달리 산화물 반도체 표면에 인듐 돌기가 발생하지 않을 뿐만 아니라, 반도체의 특성도 경우(A)와 유사한 범위의 값을 나타내며, 경우(B)보다 박막 트랜지스터의 특성이 우수함을 알 수 있었다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법과 같이, 산화물 반도체층의 상부를 불소화 처리한 후, 채널 부분에 배치되어 있는 불소화된 산화물 반도체층을 제거하게 되면, 반도체 표면에 인듐 돌기가 형성되지 않을 뿐만 아니라, 박막 트랜지스터의 특성을 우수하게 유지할 수 있음을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (23)
- 절연 기판 위에 배치되어 있는 게이트 전극,
상기 게이트 전극 위에 배치되어 있는 게이트 절연막,
상기 게이트 절연막 위에 배치되어 있는 반도체층,
상기 반도체층 위에 배치되어 있는 소스 전극 및 드레인 전극,
상기 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이에 위치하는 저항성 접촉층,
상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고,
상기 저항성 접촉층은 불소를 포함하는 산화물 반도체로 이루어지는 박막 트랜지스터 표시판.
- 제1항에서,
상기 반도체는 산화물 반도체를 포함하는 박막 트랜지스터 표시판.
- 제2항에서,
상기 산화물 반도체는 인듐(In)을 포함하는 박막 트랜지스터 표시판.
- 제3항에서,
상기 소스 전극 및 드레인 전극은 하부막 및 상부막을 포함하고,
상기 소스 전극 및 드레인 전극의 상기 하부막은 티탸늄(Ti), 갈륨(Ga), 아연(Zn), 마그네슘(Mg), 망간(Mn), 탄탈륨(Ta), 또는 크롬(Cr)을 포함하는 박막 트랜지스터 표시판.
- 제4항에서,
상기 반도체와 상기 소스 전극 및 상기 드레인 전극의 평면 형태는 박막 트랜지스터의 채널 부분을 제외하고 거의 유사한 박막 트랜지스터 표시판.
- 제1항에서,
상기 소스 전극 및 드레인 전극은 하부막 및 상부막을 포함하고,
상기 소스 전극 및 드레인 전극의 상기 하부막은 티탸늄(Ti), 갈륨(Ga), 아연(Zn), 마그네슘(Mg), 망간(Mn), 탄탈륨(Ta), 또는 크롬(Cr)을 포함하는 박막 트랜지스터 표시판.
- 제6항에서,
상기 반도체와 상기 소스 전극 및 상기 드레인 전극의 평면 형태는 박막 트랜지스터의 채널 부분을 제외하고 거의 유사한 박막 트랜지스터 표시판.
- 제1항에서,
상기 반도체와 상기 소스 전극 및 상기 드레인 전극의 평면 형태는 박막 트랜지스터의 채널 부분을 제외하고 거의 유사한 박막 트랜지스터 표시판.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 게이트 전극;
상기 게이트 전극을 덮는 게이트 절연막;
상기 게이트 절연막 위에 배치되어 있는 산화물 반도체층;
상기 산화물 반도체층의 한 쪽과 접하는 소스 전극;
상기 산화물 반도체층의 다른 쪽과 접하고, 상기 소스 전극과 떨어져 있는 드레인 전극,
상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이에 위치하는 저항성 접촉층을 포함하고,
상기 저항성 접촉층은 불소를 포함하는 산화물 반도체로 이루어지는 박막트랜지스터 기판.
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