KR20110084760A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
마스크 수가 절감되고 불량이 감소된 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 기판 상에 형성되고 게이트 전극을 포함하는 게이트 배선, 게이트 배선 상에 형성된 반도체 패턴, 반도체 패턴 상에 형성된 식각 방지 패턴, 및 반도체 패턴 및 식각 방지 패턴 상에 형성된 소스 전극을 포함하는 데이터 배선을 포함하되, 게이트 배선 및 데이터 배선은 구리(Cu)를 포함하는 층 및 구리를 포함하는 층의 상부 또는 하부에 형성된 버퍼층을 포함한다.
Description
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 마스크 수가 절감되고 불량이 감소된 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
일반적으로, 액정 표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 사용한다. 박막 트랜지스터 기판은 게이트 신호를 전달하는 게이트 배선과 데이터 신호를 전달하는 데이터 배선을 포함한다. 이러한 게이트 배선 및 데이터 배선을 형성하는 재료로서 저저항 특성을 갖는 금속인 구리(Cu)가 주목 받고 있다.
구리를 이용하여 게이트 배선 및 데이터 배선을 형성하는 경우, 데이터 배선을 형성하기 위한 식각 공정에서 반도체 패턴이 오염될 수 있으며, 데이터 배선과 반도체 패턴의 콘택 특성이 저하되는 문제가 있다. 이에, 반도체 패턴의 오염을 방지하고 반도체 패턴의 콘택 특성을 향상시키기 위해서 별도의 층을 형성하고자 하는 경우에는 마스크 공정이 추가될 수 있다.
본 발명이 해결하고자 하는 과제는, 마스크 수가 절감되고 불량이 감소된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 마스크 수가 절감되고 불량이 감소된 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판 상에 형성되고 게이트 전극을 포함하는 게이트 배선, 상기 게이트 배선 상에 형성된 반도체 패턴, 상기 반도체 패턴 상에 형성된 식각 방지 패턴, 및 상기 반도체 패턴 및 상기 식각 방지 패턴 상에 형성된 소스 전극을 포함하는 데이터 배선을 포함하되, 상기 게이트 배선 및 상기 데이터 배선은 구리(Cu)를 포함하는 층 및 상기 구리를 포함하는 층의 상부 또는 하부에 형성된 버퍼층을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 기판 상에 형성되고 게이트 전극을 포함하는 게이트 배선, 상기 게이트 배선 상에 형성된 반도체 패턴, 상기 반도체 패턴 상에 형성된 식각 방지 패턴, 상기 반도체 패턴 및 상기 식각 방지 패턴 상에 형성된 화소 전극, 및 상기 화소 전극 상에 형성된 소스 전극을 포함하는 데이터 배선을 포함하되, 상기 게이트 배선 및 상기 데이터 배선은 구리를 포함하는 층을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판 상에 구리를 포함하는 게이트 배선을 형성하고, 상기 게이트 배선 상에 반도체층 및 식각 방지막을 순차적으로 형성하고, 상기 식각 방지막 상에 두께가 다른 두 영역을 포함하는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 이용하여 상기 반도체층 및 상기 식각 방지막을 식각하여 반도체 패턴 및 식각 방지 패턴을 형성하는 것을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판 상에 구리를 포함하는 게이트 배선을 형성하고, 상기 게이트 배선 상에 반도체 패턴 및 식각 방지 패턴을 순차적으로 형성하고, 상기 반도체층 패턴 및 상기 식각 방지 패턴 상에 투명 도전막 및 구리를 포함하는 데이터 배선용 도전막을 순차적으로 형성하고, 상기 데이터 배선용 도전막 상에 두께가 다른 두 영역을 포함하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 투명 도전막 및 상기 데이터 배선용 도전막을 식각하여 상기 투명 도전막으로 형성된 화소 전극과 콘택층, 상기 데이터 배선용 도전막으로 형성된 소스 전극을 포함하는 데이터 배선을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 기판을 A-A', B-B' 및 C-C' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 변형예를 설명하기 위한 단면도이다.
도 4 내지 도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 14는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 17은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 설명하기 위한 단면도이다.
도 18은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 19는 도 18의 박막 트랜지스터 기판을 D-D', E-E' 및 F-F' 선을 따라 절단한 단면도이다.
도 20 내지 도 22는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 순차적으로 나타낸 공정 단면도들이다.
도 23은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 24는 도 23의 박막 트랜지스터 기판을 G-G', H-H' 및 I-I' 선을 따라 절단한 단면도이다.
도 25 내지 도 30은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 31은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 변형예를 설명하기 위한 단면도이다.
도 32는 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 33은 도 32의 박막 트랜지스터 기판을 J-J', K-K' 및 L-L' 선을 따라 절단한 단면도이다.
도 34 내지 도 37은 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 순차적으로 나타낸 공정 단면도들이다.
도 2는 도 1의 박막 트랜지스터 기판을 A-A', B-B' 및 C-C' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 변형예를 설명하기 위한 단면도이다.
도 4 내지 도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 14는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 17은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 설명하기 위한 단면도이다.
도 18은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 19는 도 18의 박막 트랜지스터 기판을 D-D', E-E' 및 F-F' 선을 따라 절단한 단면도이다.
도 20 내지 도 22는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 순차적으로 나타낸 공정 단면도들이다.
도 23은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 24는 도 23의 박막 트랜지스터 기판을 G-G', H-H' 및 I-I' 선을 따라 절단한 단면도이다.
도 25 내지 도 30은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 31은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 변형예를 설명하기 위한 단면도이다.
도 32는 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 33은 도 32의 박막 트랜지스터 기판을 J-J', K-K' 및 L-L' 선을 따라 절단한 단면도이다.
도 34 내지 도 37은 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 순차적으로 나타낸 공정 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 기판을 A-A', B-B' 및 C-C' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 게이트 신호를 전달하는 게이트 배선(22, 26)이 형성되어 있다. 게이트 배선(22, 26)은 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다. 게이트 배선(22, 26)의 일측에는 게이트선(22)의 폭이 넓어져 형성된 게이트 패드(29)가 형성될 수 있다.
그리고 기판(10) 위에는 스토리지 전압을 전달하는 스토리지 배선(28)이 형성되어 있다. 스토리지 배선(28)은 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 형성될 수 있다. 스토리지 배선(28)은 후술할 화소 전극(81)과 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 이룬다. 스토리지 배선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(81)과 게이트 배선(22, 26)의 중첩으로 발생하는 스토리지 커패시턴스(storage capacitance)가 충분할 경우 스토리지 배선(28)은 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(28) 구리(Cu)를 포함한다. 즉 게이트 배선(22, 26)과 스토리지 배선(28)은 구리 또는 구리 합금 등 구리 계열의 금속으로 이루어진 층을 포함한다. 구리는 낮은 비저항(resistivity)의 금속이므로, 게이트 배선(22, 26) 및 스토리지 배선(28)의 신호 지연이나 전압 강하를 줄일 수 있다.
기판(10), 게이트 배선(22, 26) 및 스토리지 배선(28) 상에 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 게이트 패드(29)의 상면을 제외하고 기판(10)의 전면에 형성되어 있다. 게이트 절연막(30)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있다.
게이트 절연막(30) 위에는 반도체 패턴(42)이 형성되어 있다. 반도체 패턴(42)은 수소화 비정질 규소 또는 다결정 규소 등으로 이루어질 수 있으며, 수소화 비정질 규소 또는 다결정 규소 등으로 이루어진 막 상부에 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 막을 더 포함할 수 있다.
또한 반도체 패턴(42)은 산화물 반도체 패턴일 수 있다. 산화물 반도체 패턴은 예를 들어, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도로 뛰어난 반도체 특성을 갖고 있다.
반도체 패턴(42) 상에는 식각 방지 패턴(52)이 형성되어 있다. 식각 방지 패턴(52)은 후속하는 소스 전극(65) 및 드레인 전극(66)을 형성하기 위한 식각 공정이나 증착 공정시 구리 등이 반도체 패턴(42)으로 유입되는 것을 방지하며, 식각액 또는 식각 가스에 의해 반도체 패턴(42)이 손상되는 것을 방지한다. 식각 방지 패턴(52)은 반도체 패턴(42)의 채널 영역을 덮을 수 있을 정도로 형성된다. 즉, 반도체 패턴(42)의 채널 영역이 노출되는 것을 방지하기 위해, 채널 영역과 중첩되는 영역에 채널 영역보다 넓게 형성될 수 있다. 한편, 식각 방지 패턴(52)은 SiOx, SiNx, 또는 SiON 로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
게이트 절연막(30), 반도체 패턴(42) 및 식각 방지 패턴(52) 상에는 화소 전극(81)과 화소 전극(81)과 동일 물질로 형성된 콘택층(83)이 형성되어 있다. 한편, 데이터 패드부에는 화소 전극(81)과 동일 물질로 형성된 보조 데이터 패드(89)가 형성될 수 있다. 화소 전극(81), 콘택층(83), 및 보조 데이터 패드(89)는 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 포함하는 투명 도전막으로 형성된다.
본 실시예에서는 콘택층(83)은 후술하는 소스 전극(65)과 완전히 중첩되도록 형성되며, 화소 전극(81)도 후술하는 드레인 전극(66)과 완전히 중첩되며 드레인 전극(66) 외곽으로 일정 길이 더 연장되도록 형성된다. 따라서 소스 전극(65) 및 드레인 전극(66)이 반도체 패턴(42)과 접하는 것이 아니라, 콘택층(83) 및 화소 전극(81)이 반도체 패턴(42)과 직접 접한다. 구리를 포함하는 소스 전극(65) 및 드레인 전극(66)의 경우 반도체 패턴(42), 특히 반도체 패턴(42)이 산화물 반도체 패턴인 경우에 반도체 패턴(42)과 소스 전극(65) 및 드레인 전극(66) 사이의 콘택 저항이 좋지 않을 수 있다. 그런데 본 실시예에서는 투명 도전막을 포함하는 화소 전극(81) 및 화소 전극(81)과 동일 물질로 형성되는 콘택층(83)이 반도체 패턴(42)과 직접 접하도록 형성함으로써, 소스 전극(65) 및 드레인 전극(66)과 반도체 패턴(42) 사이의 콘택 저항을 감소시킬 수 있다.
화소 전극(81) 및 콘택층(83) 상에는 데이터 배선(62, 65, 66)이 형성되어 있다. 데이터 배선(62, 65, 66)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 반도체 패턴(42)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널 영역을 중심으로 소스 전극(65)과 대향하도록 반도체 패턴(42)의 상부까지 연장 형성되어 있는 드레인 전극(66)을 포함한다. 데이터 배선(62, 65, 66)의 일측에는 데이터선(62)의 폭이 넓어져 형성된 데이터 패드(69)가 형성될 수 있다. 데이터 패드(69)는 화소 전극(81)과 동일 물질로 형성된 보조 데이터 패드(89) 상에 형성될 수 있다.
데이터 배선(62, 65, 66)은 구리(Cu)를 포함한다. 즉 데이터 배선(62, 65, 66)은 구리 또는 구리 합금 등 구리 계열의 금속으로 이루어진 층을 포함한다. 구리는 낮은 비저항(resistivity)의 금속이므로, 데이터 배선(62, 65, 66)의 신호 지연이나 전압 강하를 줄일 수 있다.
데이터 배선(62, 65, 66) 및 화소 전극(81) 상에 보호막(90)이 형성되어 있다. 보호막(90)은 게이트 패드(29) 및 제2 데이터 패드(69)을 상면을 제외하고 기판(10)의 전면에 형성되어 있다. 보호막(90)은 데이터 배선(62, 65, 66) 및 화소 전극(81)을 보호하고, 하부 구조의 단차를 평탄화하는 역할을 할 수 있다. 보호막(90)은 감광성 유기막 또는 무기막으로 형성될 수 있다.
도 3을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 변형예에 대하여 설명한다. 도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 변형예를 설명하기 위한 단면도이다.
도 3을 참조하면, 보호막(90)은 제거될 수도 있다.
이하, 도 1 내지 도 13을 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 4 내지 도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 1 및 도 4에 도시된 바와 같이, 기판(10) 상에 게이트 전극(26)을 포함하는 게이트 배선(22, 26)을 형성한다. 게이트 배선(22, 26)을 형성하는 단계는 스토리지 배선(28) 및 게이트 패드(29)를 형성하는 단계를 포함한다.
구체적으로, 기판(10) 상에 게이트 배선용 도전막을 형성한다. 게이트 배선용 도전막은 구리를 포함한다. 게이트 배선용 도전막은 스퍼터링(sputtering) 방법을 이용할 수 있다. 이때, 기판(10)으로 열에 취약한 소다석회유리를 사용하는 경우, 저온 스퍼터링 방식을 이용할 수 있다.
이어서, 게이트 배선용 도전막을 습식 식각 또는 건식 식각을 이용하여 패터닝하여 게이트 배선(22, 26), 스토리지 배선(28) 및 게이트 패드(29)를 형성한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 도 1 및 도 5를 참조하면, 게이트 배선(22, 26), 스토리지 배선(28), 및 게이트 패드(29) 상에 게이트 절연막(30), 반도체층(40) 및 식각 방지막(50)을 순차적으로 형성한다. 게이트 절연막(30), 반도체층(40) 및 식각 방지막(50)은 화학 기상 증착(Chemical Vapor Deposition, CVD), 스퍼터링(sputtering) 등을 이용하여 형성할 수 있으며, 기판(10)의 전면에 형성된다.
이어서, 식각 방지막(50) 상에 포토레지스트층을 도포하고 패터닝하여 반도체 패턴(42) 및 식각 방지 패턴(52)을 형성하기 위한 제1 포토레지스트 패턴(111, 112)을 형성한다. 제1 포토레지스트 패턴(111, 112)은 두께가 서로 다른 두 영역을 포함하며, 두께가 두꺼운 영역(111)은 식각 방지 패턴(52)이 형성될 영역을 덮고, 두께가 얇은 영역(112)은 반도체 패턴(42)이 형성된 영역을 덮는다. 제1 포토레지스트 패턴(111, 112)은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.
이어서 도 5 및 도 6을 참조하면, 제1 포토레지스트 패턴(111, 112)을 식각 마스크로 이용하여 식각 방지막(50) 및 반도체층(40)을 식각한다. 반도체층(40)은 식각되어 반도체 패턴(42)으로 형성된다. 식각 방지막(50) 및 반도체층(40)은 습식 식각 또는 건식 식각을 이용하여 각각 식각할 수 있으며, 또는 일괄적으로 식각할 수도 있다.
이어서 도 7을 참조하면, 제1 포토레지스트 패턴(111, 112)을 에치백(etch back)하여 두께가 두꺼운 영역(111)은 남기고 두께가 얇은 영역(112)은 제거한다. 두께가 얇은 영역(112)을 제거하는 것은, 예를 들어 산소 등을 이용한 애슁(ashing) 공정에 의해 제거할 수 있다.
이어서, 도 7 및 도 8을 참조하면, 잔류하는 제1 포토레지스트 패턴(111)을 식각 마스크로 이용하여 식각 방지막(50)을 식각한다. 식각 방지막(50)은 식각되어 식각 방지 패턴(52)으로 형성된다. 식각 방지막(50)은 건식 식각 등의 방법으로 식각할 수 있으며, 식각 가스로는 CF3, CHF6, Cl2가 사용될 수 있다. 식각 방지 패턴(52)과 반도체 패턴(42)은 하나의 제1 포토레지스트 패턴(111, 112)을 이용하여 형성함으로써, 식각 방지 패턴(52)을 형성하기 위한 마스크를 추가하지 않아도 된다.
이어서 잔류하는 제1 포토레지스트 패턴(111)을 제거한다.
이어서, 도 9를 참조하면, 반도체 패턴(42) 및 식각 방지 패턴(52) 상에 투명 도전막(80) 및 구리를 포함하는 데이터 배선용 도전막(60)을 순차적으로 형성한다. 투명 도전막(80) 및 데이터 배선용 도전막(60)은 스퍼터링 등을 이용하여 형성될 수 있다.
이어서, 도 1, 도 2 및 도 10을 참조하면, 데이터 배선용 도전막(60) 상에 포토레지스트층을 도포하고 패터닝하여 화소 전극(81), 콘택층(83), 보조 데이터 패드(89), 데이터 배선(62, 65, 66), 및 데이터 패드(69)를 형성하기 위한 제2 포토레지스트 패턴(113, 114)을 형성한다. 제2 포토레지스트 패턴(113, 114)은 두께가 서로 다른 두 영역을 포함하며, 두께가 얇은 영역(114)은 화소 전극(81)이 형성될 영역을 덮고, 두께가 두꺼운 영역(113)은 콘택층(83), 보조 데이터 패드(89), 데이터 배선(62, 65, 66), 및 데이터 패드(69)가 형성될 영역을 덮는다. 제2 포토레지스트 패턴(113, 114)은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.
이어서 도 10 및 도 11을 참조하면, 제2 포토레지스트 패턴(113, 114)을 식각 마스크로 이용하여 데이터 배선용 도전막(60) 및 투명 도전막(80)을 식각한다. 투명 도전막(80)은 식각되어 화소 전극(81), 콘택층(83), 및 보조 데이터 패드(89)로 형성된다. 데이터 패드부에서 데이터 배선용 도전막(60)은 식각되어 데이터 패드(69)로 형성된다. 투명 도전막(80) 및 데이터 배선용 도전막(60)은 습식 식각 또는 건식 식각을 이용하여 각각 식각할 수 있으며, 또는 질산 및 불소 이온이 함유된 식각액을 이용하여 일괄적으로 습식 식각할 수도 있다.
이어서, 도 11 및 12를 참조하면, 제2 포토레지스트 패턴(113, 114)을 에치백하여 두께가 두꺼운 영역(113)은 남기고 두께가 얇은 영역(114)은 제거한다. 두께가 얇은 영역(114)을 제거하는 것은, 예를 들어 산소 등을 이용한 애슁 공정에 의해 제거할 수 있다.
이어서, 도 12 및 도 13을 참조하면, 잔류하는 제2 포토레지스트 패턴(113)을 식각 마스크로 이용하여 데이터 배선용 도전막(60)을 식각한다. 데이터 배선용 도전막(60)은 식각되어 데이터 배선(62, 65, 66)으로 형성된다. 데이터 배선용 도전막(60)의 식각은 습식 식각 또는 건식 식각 등의 방법을 이용할 수 있으며, 습식 식각의 경우에는 하부의 반도체 패턴(42)과 충분한 식각 선택비를 갖는 식각액을 사용하는 것이 필요하다. 건식 식각의 경우에는 제2 포토레지스트 패턴의 일부 영역(114)을 제거하는 애슁 공정과 연속 진행이 가능하다.
데이터 배선용 도전막(60)을 형성하기 전에 투명 도전막(80)을 먼저 형성하고, 투명 도전막(80)과 데이터 배선용 도전막(60)을 하나의 제2 포토레지스트 패턴(113, 114)을 이용하여 형성함으로써, 마스크를 감소시킬 수 있다. 또한, 데이터 배선용 도전막(60)보다 하부에 형성된 투명 도전막(80)을 패터닝하여 반도체 패턴(42)과 콘택하는 콘택층(83) 및 화소 전극(81)을 형성함으로써, 특히 반도체 패턴(42)이 산화물 패턴인 경우에 반도체 패턴(42)과 소스 전극(65) 및 드레인 전극(66) 간의 콘택 특성을 향상시킬 수 있다. 또한 화소 전극(81)과 스토리지 배선(28) 사이에 두께가 두꺼운 유기막 등이 형성되지 않아서 유기막을 애슁하는 공정 등이 필요하지 않다.
이어서, 도 13 및 도 2를 참조하면, 잔류하는 제2 포토레지스트 패턴(113)을 제거한 후, 소스 전극(65), 드레인 전극(66), 및 화소 전극(81) 상에 보호막(90)을 형성한다.
보호막(90)은 게이트 패드(29) 및 데이터 패드(69)의 상면을 노출시키도록 형성한다. 예를 들어, 보호막(90)이 포지티브(positive)형 감광성 유기막일 경우에는, 게이트 패드(29) 및 데이터 패드(69)에 대응되는 영역에 빛을 조사한 후, 현상하여 게이트 패드(29) 및 데이터 패드(69)의 상면을 노출시킨다. 보호막(90)이 네거티브(negative)형 감광성 유기막일 경우에는, 게이트 패드(29) 및 데이터 패드(69)에 대응되는 이외의 영역에 빛을 조사한 후, 현상하여 게이트 패드(29) 및 데이터 패드(69)의 상면을 노출시킨다. 한편, 보호막(90)을 무기막으로 형성하는 경우에는 포토레지스트 패턴을 형성하는 일반적인 사진 식각 공정을 통하여 게이트 패드(29) 및 데이터 패드(69)의 상면에 형성된 무기막을 제거한다.
한편, 도 3에 도시된 박막 트랜지스터 기판을 제조하기 위하여 보호막(90)을 제거하는 공정을 더 진행할 수도 있다.
한편, 도 4 내지 도 13에서는 제1 포토레지스트 패턴(111, 112)를 이용하여 반도체 패턴(42) 및 식각 방지 패턴(52)을 형성하고, 제2 포토레지스트 패턴(113, 114)을 이용하여 화소 전극(81) 및 데이터 배선(62, 65, 66)을 형성하는 것을 개시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 포토레지스트 패턴(111, 112)을 이용하여 반도체 패턴(42) 및 식각 방지 패턴(52)을 형성한 후에, 화소 전극(81)은 화소 전극용 마스크를 이용한 사진 식각 공정을 통하여 형성하고, 데이터 배선(62, 65, 66)은 데이터 배선용 마스크를 이용한 사진 식각 공정을 통하여 각각 형성할 수도 있다. 또한 반도체 패턴(42) 및 식각 방지 패턴(52)은 각각 반도체 패턴용 마스크 및 식각 방지 패턴용 마스크를 이용한 각각의 사진 식각 공정을 통하여 형성하고, 제2 포토레지스트 패턴(113, 114)을 이용하여 화소 전극(81) 및 데이터 배선(62, 65, 66)을 형성할 수도 있다.
도 1 및 도 14를 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 14는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다. 본 발명의 제2 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과의 차이점을 위주로 설명한다.
도 1 및 도 14를 참조하면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 게이트 배선(22, 26), 스토리지 배선(28), 및 게이트 패드(29)가 삼중층으로 형성되어 있다. 게이트 전극(26), 스토리지 배선(28), 및 게이트 패드(29)는 구리를 포함하는 층(26b, 28b, 29b) 및 구리를 포함하는 층(26b, 28b, 29b)의 상부 및 하부에 형성된 버퍼층(26a, 26c, 28a, 28c, 29a, 29c)을 포함한다. 버퍼층(26a, 26c, 28a, 28c, 29a, 29c)은 구리를 포함하는 층(26b, 28b, 29b)과 다른 층 간의 접착력을 향상시키거나 구리를 포함하는 층(26b, 28b, 29b)을 보호하는 역할을 할 수 있다. 버퍼층(26a, 26c, 28a, 28c, 29a, 29c)은, 예를 들어 Mo, Ti, W, 이들 금속의 합금, 이들 금속의 산화물, 이들 금속의 질화물, SiOx, SiNx 및 SiON으로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
또한, 데이터 배선(62, 65, 66) 및 데이터 패드(69)도 삼중층으로 형성될 수 있다. 즉, 소스 전극(65), 드레인 전극(66), 및 데이터 패드(69)는 구리를 포함하는 층(65b, 66b, 69b) 및 구리를 포함하는 층(65b, 66b, 69b)의 상부 및 하부에 형성된 버퍼층(65a, 65c, 66a, 66c, 69a, 69c)을 포함한다.
한편, 도 14에서는 버퍼층이 구리를 포함하는 층의 상부 및 하부에 모두 형성되는 것을 개시하였으나, 본 발명은 이에 한정되는 것은 아니며, 구리를 포함하는 층의 상부에만 버퍼층이 형성되거나, 하부에만 버퍼층이 형성될 수도 있다. 또한 도 14에서는 보호막(도 2의 90)이 제거된 구조를 개시하였으나, 본 발명은 이에 한정되는 것은 아니며, 보호막(도 2의 90)이 제거되지 않을 수도 있다.
도 15를 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다. 본 발명의 제3 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과의 차이점을 위주로 설명한다.
도 15를 참조하면, 보호막(90)에 의해 노출된 게이트 패드(29) 및 데이터 패드(69)의 상면에 선택적으로 캡핑층(100, 101)이 형성되어 있다. 캡핑층(100, 101)은 구리를 포함하는 게이트 패드(29) 및 데이터 패드(69)의 노출된 상면을 보호하기 위한 것이다. 캡핑층(100, 101)은 투명 도전막으로 형성될 수 있다. 캡핑층(100, 101)을 게이트 패드(29) 및 데이터 패드(69)의 상면에만 선택적으로 형성하는 방법은, 예를 들면, 보호막(90)을 CH3기를 포함하고 있고 소수성을 갖는 감광성 유기막으로 형성하고, MOCVD 등을 이용하여 투명 도전막을 증착하면, 투명 도전막은 보호막(90)이 형성되지 않은 게이트 패드(29) 및 데이터 패드(69)의 노출된 상면 상에만 선택적으로 형성될 수 있다. 이렇게 함으로써, 캡핑층(100, 101)을 형성할 수 있다.
도 16을 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판 에 대하여 설명한다. 도 16는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다. 본 발명의 제4 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과의 차이점을 위주로 설명한다.
도 16을 참조하면, 게이트 패드(29), 데이터 패드(69), 소스 전극(65), 및 드레인 전극(66)의 상면에 각각 캡핑층(100, 101, 102, 103)이 형성되어 있다. 캡핑층(100, 101, 102, 103)은 제3 실시예에서와 같이 투명 도전막으로 형성될 수 있다.
도 2 내지 도 3 및 도 17을 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다. 도 17은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 설명하기 위한 단면도이다. 본 발명의 제4 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과의 차이점을 위주로 설명한다.
도 17을 참조하면, 도 2에서 설명한 바와 같이 보호막(90)을 이용하여 게이트 패드(29) 및 데이터 패드(69)의 상면을 노출시킨 후, 도 3에 도시된 바와 같이 보호막(90)을 제거한다.
이어서 도 17을 참조하면, 게이트 패드(29), 데이터 패드(69), 소스 전극(65), 및 드레인 전극(66)의 상면을 노출시키는 커버막(95)을 형성한다. 커버막(95)은 본 발명의 제3 실시예에서 설명한 바와 같이 예를 들면, CH3기를 포함하고 있고 소수성을 갖는 감광성 유기막으로 형성할 수 있다.
이어서 MOCVD 등을 이용하여 투명 도전막을 증착하면, 투명 도전막은 커버막(95)이 형성되지 않은 게이트 패드(29), 데이터 패드(69), 소스 전극(65), 및 드레인 전극(66)의 상면 상에만 선택적으로 형성될 수 있다. 이렇게 함으로써, 캡핑층(100, 101, 102, 103)을 형성할 수 있다.
도 18 및 도 19를 참조하여 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 18은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 19는 도 18의 박막 트랜지스터 기판을 D-D', E-E' 및 F-F' 선을 따라 절단한 단면도이다. 본 발명의 제5 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과의 차이점을 위주로 설명한다.
도 18 및 도 19를 참조하면, 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판은 드레인 전극(66)이 화소 전극(81)의 하부에 형성된다. 그리고 드레인 전극(66)과 화소 전극(81) 사이에 패시베이션막(70)이 형성되어 있으며, 드레인 전극(66)과 화소 전극(81)은 패시베이션막(70) 내에 형성된 콘택홀(75)을 통하여 서로 접하고 있다.
도 4 내지 도 8 및 도 18 내지 도 22를 참조하여, 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 20 내지 도 22는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 순차적으로 나타낸 공정 단면도들이다. 본 발명의 제5 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법과의 차이점을 위주로 설명한다.
먼저, 도 4 내지 도 8에 도시된 공정을 이용하여 기판(10) 상에 게이트 배선(22, 26), 스토리지 배선(28), 게이트 패드(29), 게이트 절연막(30), 반도체 패턴(42), 및 식각 방지 패턴(52)을 형성한다.
이어서, 도 18 및 도 20을 참조하면, 식각 방지 패턴(52) 상에 구리를 포함하는 데이터 배선용 도전막을 형성하고, 이를 식각하여 구리를 포함하는 데이터 배선(62, 65, 66) 및 데이터 패드(69)를 형성한다.
이어서, 도 21을 참조하면, 소스 전극(65) 및 드레인 전극(66) 상에 패시베이션막(70)을 형성하고, 패시베이션막(70) 내에 드레인 전극(66)의 일정 영역을 노출시키는 콘택홀(75)을 형성한다. 패시베이션막(70)은 도 21에 도시된 바와 달리 콘택홀(75)을 제외한 기판(10) 전면에 형성될 수도 있다.
이어서, 도 22를 참조하면, 패시베이션막(70) 상에 화소 전극용 도전막을 형성하고 이를 식각하여, 화소 전극(81)을 형성한다.
이어서, 도 19를 참조하면, 화소 전극(81) 상에 보호막(90)을 형성한다. 보호막(90)은 게이트 패드(29) 및 데이터 패드(69)의 상면을 노출시키도록 형성한다.
도 23 및 도 24를 참조하여 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 23은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 24는 도 23의 박막 트랜지스터 기판을 G-G', H-H' 및 I-I' 선을 따라 절단한 단면도이다. 본 발명의 제6 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과의 차이점을 위주로 설명한다.
도 23 및 도 24를 참조하면, 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판은 식각 방지 패턴(53)이 반도체 패턴(42)의 일정 영역 및 게이트 패드(29)의 일정 영역을 노출시키며 기판(10)의 전면에 형성되어 있다. 콘택층(83) 및 화소 전극(81)은 식각 방지 패턴(53) 내에 형성된 콘택홀(55, 56)을 통하여 반도체 패턴(42)과 접한다.
게이트 패드(29) 상에는 화소 전극(81)과 동일 물질로 형성된 제1 보조 게이트 패드(82) 및 데이터 배선(62, 65, 66)과 동일 물질로 형성된 제2 보조 게이트 패드(67)가 형성되어 있다.
도 23 내지 도 30을 참조하여, 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 25 내지 도 30은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 23 및 도 25를 참조하면, 기판(10) 상에 구리를 포함하는 게이트 배선용 도전막을 형성한 후 이를 식각하여, 구리를 포함하는 게이트 배선(22, 26), 스토리지 배선(28), 및 게이트 패드(29)를 형성한다.
이어서, 게이트 배선(22, 26), 스토리지 배선(28), 및 게이트 패드(29) 상에 게이트 절연막(30)을 형성한다. 이어서, 게이트 절연막(30) 상에 반도체층을 형성하고 이를 식각하여 반도체 패턴(42)을 형성한다.
이어서 반도체 패턴(42) 및 게이트 절연막(30) 상에 식각 방지막을 형성하고, 반도체 패턴(42)의 일정 영역 상에 있는 식각 방지막을 제거하여 반도체 패턴(42)과 후속하여 형성되는 콘택층(83) 및 화소 전극(81)이 콘택할 수 있는 콘택홀(55, 56)을 형성한다. 이 때, 게이트 패드(29) 상에 형성된 식각 방지막 및 게이트 절연막(30)의 일정 영역을 제거한다. 콘택홀(55, 56)은 반도체 패턴(42)의 상면에 형성될 수 있다. 반도체 패턴(42)이 산화물 반도체 패턴인 경우, 콘택홀(55, 56)을 반도체 패턴(42)의 상면에 형성하면, 산화물 반도체는 건식 식각에 대한 식각율이 높지 않아서 콘택홀(55, 56) 형성을 위한 건식 식각시 게이트 전극(26)을 보호할 수 있다.
이어서, 도 26을 참조하면, 반도체 패턴(42) 및 식각 방지 패턴(53) 상에 투명 도전막(80) 및 구리를 포함하는 데이터 배선용 도전막(60)을 순차적으로 형성한다.
이어서, 도 23, 도 24 및 도 27을 참조하면, 데이터 배선용 도전막(60) 상에 포토레지스트층을 도포하고 패터닝하여 화소 전극(81), 콘택층(83), 제1 및 제2 보조 게이트 패드(82, 67), 보조 데이터 패드(89), 데이터 배선(62, 65, 66), 및 데이터 패드(69)를 형성하기 위한 포토레지스트 패턴(113, 114)을 형성한다. 포토레지스트 패턴(113, 114)은 두께가 서로 다른 두 영역을 포함하며, 두께가 얇은 영역(114)은 화소 전극(81)이 형성될 영역을 덮고, 두께가 두꺼운 영역(113)은 콘택층(83), 제1 및 제2 보조 게이트 패드(82, 67), 보조 데이터 패드(89), 데이터 배선(62, 65, 66), 및 데이터 패드(69)가 형성될 영역을 덮는다.
이어서, 도 27 및 도 28을 참조하면, 포토레지스트 패턴(113, 114)을 식각 마스크로 이용하여 데이터 배선용 도전막(60) 및 투명 도전막(80)을 식각한다. 투명 도전막(80)은 식각되어 화소 전극(81), 콘택층(83), 제 1 보조 게이트 패드(82), 및 보조 데이터 패드(89)로 형성된다. 게이트 패드부 및 데이터 패드부에서 데이터 배선용 도전막(60)은 식각되어 제2 보조 게이트 패드(67) 및 데이터 패드(69)로 형성된다.
데이터 배선용 도전막(60)을 형성하기 전에 투명 도전막(80)을 먼저 형성하고, 투명 도전막(80)과 데이터 배선용 도전막(60)을 하나의 포토레지스트 패턴(113, 114)을 이용하여 형성함으로써, 마스크를 감소시킬 수 있다. 또한, 데이터 배선용 도전막(60)보다 하부에 형성된 투명 도전막(80)을 패터닝하여 반도체 패턴(42)과 콘택하는 콘택층(83) 및 화소 전극(81)을 형성함으로써, 특히 반도체 패턴(42)이 산화물 패턴인 경우에 반도체 패턴(42)과 소스 전극(65) 및 드레인 전극(66) 간의 콘택 특성을 향상시킬 수 있다.
이어서, 도 28 및 도 29를 참조하면, 제2 포토레지스트 패턴(113, 114)을 에치백하여 두께가 두꺼운 영역(113)은 남기고 두께가 얇은 영역(114)은 제거한다.
이어서, 도 29 및 도 30을 참조하면, 잔류하는 제2 포토레지스트 패턴(113)을 식각 마스크로 이용하여 데이터 배선용 도전막(60)을 식각한다. 데이터 배선용 도전막(60)은 식각되어 데이터 배선(62, 65, 66)으로 형성된다.
이어서, 도 24를 참조하면, 잔류하는 제2 포토레지스트 패턴(113)을 제거한다.
도 31을 참조하여 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 변형예에 대하여 설명한다. 도 31은 본 발명의 제6 실시예에 따른 박막 트랜지스터 기판의 변형예를 설명하기 위한 단면도이다.
도 31을 참조하면, 게이트 패드부 및 데이터 패드부 상에서 제2 보조 게이트 패드(67) 및 데이트 패드(69)를 제거하고 투명 도전막으로 형성된 보제1 보조 게이트 패드(82) 및 보조 데이터 패드(89)가 노출되도록 형성할 수도 있다.
도 32 및 도 33을 참조하여 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 32는 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 33은 도 32의 박막 트랜지스터 기판을 J-J', K-K' 및 L-L' 선을 따라 절단한 단면도이다. 본 발명의 제7 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판과의 차이점을 위주로 설명한다.
도 32 및 도 33을 참조하면, 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판은 드레인 전극(도 1의 66)을 포함하지 않는다. 저항감소 측면에서는 드레인 전극(도 1의 66)이 있는 것이 유리하나, 일반적으로 드레인 전극의 크기가 화소 전극(81)에 비하여 작으므로 저항 측면에서 중요한 이슈가 없다면, 도 32 및 도 33에 도시된 바와 같이, 드레인 전극을 제거하는 것이 가능하다.
도 4 내지 9 및 도 32 내지 도 37을 참조하여, 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 34 내지 도 37은 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 일부를 순차적으로 나타낸 공정 단면도들이다. 본 발명의 제7 실시예를 설명함에 있어서, 이전 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다. 이하에서는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법과의 차이점을 위주로 설명한다.
먼저, 도 4 내지 9에 도시된 공정을 이용하여 기판(10) 상에 게이트 배선(22, 26), 스토리지 배선(28), 게이트 패드(29), 게이트 절연막(30), 반도체 패턴(42), 식각 방지 패턴(52), 투명 도전막(80), 및 구리를 포함하는 데이터 배선용 도전막(60)을 형성한다.
이어서, 도 32, 도 33 및 도 34를 참조하면, 데이터 배선용 도전막(60) 상에 포토레지스트층을 도포하고 패터닝하여 화소 전극(81), 콘택층(83), 보호 데이터 패드(89), 데이터 배선(62, 65), 및 데이터 패드(69)를 형성하기 위한 제2 포토레지스트 패턴(113, 114)을 형성한다. 제2 포토레지스트 패턴(113, 114)은 두께가 서로 다른 두 영역을 포함하며, 두께가 얇은 영역(114)은 화소 전극(81)이 형성될 영역을 덮고, 두께가 두꺼운 영역(113)은 콘택층(83), 보조 데이터 패드(89), 데이터 배선(62, 65), 및 데이터 패드(69)가 형성될 영역을 덮는다.
이어서 도 34 및 도 35를 참조하면, 제2 포토레지스트 패턴(113, 114)을 식각 마스크로 이용하여 데이터 배선용 도전막(60) 및 투명 도전막(80)을 식각한다.
이어서, 도 35 및 도 36을 참조하면, 제2 포토레지스트 패턴(113, 114)을 에치백하여 두께가 두꺼운 영역(113)은 남기고, 두께가 얇은 영역(114)은 제거한다.
이어서, 도 36 및 도 37을 참조하면, 잔류하는 제2 포토레지스트 패턴(113)을 식각 마스크로 이용하여 데이터 배선용 도전막(60)을 식각한다. 이로써, 본 발명의 제7 실시예에 따른 박막 트랜지스터 기판은 화소 전극(81) 상에는 드레인 전극이 형성되지 않으며, 소스 전극(65)만을 가진다.
이어서 도 37 및 도 33을 참조하면, 잔류하는 제2 포토레지스트 패턴(113)을 제거한 후, 소스 전극(65) 및 화소 전극(81) 상에 보호막(90)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 22: 게이트선
26: 게이트 전극 28: 스토리지 배선
30: 게이트 절연막 42: 반도체 패턴
52: 식각 방지 패턴 62: 데이터선
65: 소스 전극 66: 드레인 전극
81: 화소 전극 83: 콘택층
26: 게이트 전극 28: 스토리지 배선
30: 게이트 절연막 42: 반도체 패턴
52: 식각 방지 패턴 62: 데이터선
65: 소스 전극 66: 드레인 전극
81: 화소 전극 83: 콘택층
Claims (20)
- 기판 상에 형성되고, 게이트 전극을 포함하는 게이트 배선;
상기 게이트 배선 상에 형성된 반도체 패턴;
상기 반도체 패턴 상에 형성된 식각 방지 패턴; 및
상기 반도체 패턴 및 상기 식각 방지 패턴 상에 형성된 소스 전극을 포함하는 데이터 배선을 포함하되,
상기 게이트 배선 및 상기 데이터 배선은 구리(Cu)를 포함하는 층 및 상기 구리를 포함하는 층의 상부 또는 하부에 형성된 버퍼층을 포함하는 박막 트랜지스터 기판. - 제 1항에 있어서,
상기 버퍼층은 Mo, Ti, W, 이들 금속의 합금, 이들 금속의 산화물, 이들 금속의 질화물, SiOx, SiNx 및 SiON으로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함하는 박막 트랜지스터 기판. - 제 1항에 있어서,
상기 반도체 패턴과 상기 데이터 배선 사이에 형성된 화소 전극 및 콘택층을 더 포함하며, 상기 반도체 패턴과 상기 화소 전극 및 상기 콘택층은 직접 접하는 박막 트랜지스터 기판. - 제 3항에 있어서,
상기 화소 전극 및 상기 콘택층은 투명 도전막을 포함하는 박막 트랜지스터 기판. - 제 4항에 있어서,
상기 반도체 패턴은 산화물 반도체 패턴인 박막 트랜지스터 기판. - 기판 상에 형성되고, 게이트 전극을 포함하는 게이트 배선;
상기 게이트 배선 상에 형성된 반도체 패턴;
상기 반도체 패턴 상에 형성된 식각 방지 패턴;
상기 반도체 패턴 및 상기 식각 방지 패턴 상에 형성된 화소 전극; 및
상기 화소 전극 상에 형성된 소스 전극을 포함하는 데이터 배선을 포함하되,
상기 게이트 배선 및 상기 데이터 배선은 구리를 포함하는 층을 포함하는 박막 트랜지스터 기판. - 제 6항에 있어서,
상기 게이트 배선과 동일한 층에 형성된 스토리지 배선을 더 포함하며, 상기 스토리지 배선과 상기 화소 전극이 중첩하여 스토리지 커패시터를 형성하는 박막 트랜지스터 기판. - 제 6항에 있어서,
상기 반도체 패턴과 상기 데이터 배선 사이에 형성된 콘택층을 더 포함하며, 상기 반도체 패턴과 상기 화소 전극 및 상기 콘택층은 직접 접하는 박막 트랜지스터 기판. - 제 8항에 있어서,
상기 화소 전극 및 상기 콘택층은 투명 도전막을 포함하는 박막 트랜지스터 기판. - 제 9항에 있어서,
상기 반도체 패턴은 산화물 반도체 패턴인 박막 트랜지스터 기판. - 제 6항에 있어서,
상기 데이터 배선 및 상기 화소 전극 상에 형성된 보호막을 더 포함하는 박막 트랜지스터 기판. - 제 11항에 있어서,
상기 보호막은 감광성 유기막 또는 무기막인 박막 트랜지스터 기판. - 제 6항에 있어서,
상기 데이터 배선은 상기 화소 전극 상에 형성된 드레인 전극을 더 포함하는 박막 트랜지스터 기판. - 기판 상에 구리를 포함하는 게이트 배선을 형성하고,
상기 게이트 배선 상에 반도체층 및 식각 방지막을 순차적으로 형성하고,
상기 식각 방지막 상에 두께가 다른 두 영역을 포함하는 제1 포토레지스트 패턴을 형성하고,
상기 제1 포토레지스트 패턴을 이용하여 상기 반도체층 및 상기 식각 방지막을 식각하여 반도체 패턴 및 식각 방지 패턴을 형성하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법. - 제 14항에 있어서,
상기 반도체 패턴 및 상기 식각 방지 패턴 상에 투명 도전막 및 구리를 포함하는 데이터 배선용 도전막을 순차적으로 형성하고,
상기 데이터 배선용 도전막 상에 두께가 다른 두 영역을 포함하는 제2 포토레지스트 패턴을 형성하고,
상기 제2 포토레지스트 패턴을 이용하여 상기 투명 도전막 및 상기 데이터 배선용 도전막을 식각하여 상기 투명 도전막으로 형성된 화소 전극과 콘택층, 상기 데이터 배선용 도전막으로 형성된 소스 전극을 포함하는 데이터 배선을 형성하는 것을 더 포함하는 박막 트랜지스터 기판의 제조 방법. - 제 14항 또는 제 15항에 있어서,
상기 제1 및 제2 포토레지스트 패턴은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성하는 박막 트랜지스터 기판의 제조 방법. - 제 15항에 있어서,
상기 게이트 배선 및 상기 데이터 배선은 구리를 포함하는 층 및 상기 구리를 포함하는 층의 상부 또는 하부에 형성된 버퍼층을 포함하는 박막 트랜지스터 기판의 제조 방법. - 제 15항에 있어서,
상기 데이터 배선 및 상기 화소 전극 상에 상기 게이트 배선의 끝단에 형성된 게이트 패드 및 상기 데이터 배선의 끝단에 형성된 데이터 패드의 상면을 노출하는 보호막을 형성하는 것을 더 포함하는 박막 트랜지스터 기판의 제조 방법. - 제 18항에 있어서,
상기 보호막을 이용하여 상기 게이트 패드 및 상기 데이터 패드의 상면 상에만 캡핑층을 선택적으로 형성하는 박막 트랜지스터 기판의 제조 방법. - 기판 상에 구리를 포함하는 게이트 배선을 형성하고,
상기 게이트 배선 상에 반도체 패턴 및 식각 방지 패턴을 순차적으로 형성하고,
상기 반도체층 패턴 및 상기 식각 방지 패턴 상에 투명 도전막 및 구리를 포함하는 데이터 배선용 도전막을 순차적으로 형성하고,
상기 데이터 배선용 도전막 상에 두께가 다른 두 영역을 포함하는 포토레지스트 패턴을 형성하고,
상기 포토레지스트 패턴을 이용하여 상기 투명 도전막 및 상기 데이터 배선용 도전막을 식각하여 상기 투명 도전막으로 형성된 화소 전극과 콘택층, 상기 데이터 배선용 도전막으로 형성된 소스 전극을 포함하는 데이터 배선을 형성하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
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