KR101374414B1 - 박막 트랜지스터, 그 제조 방법 및 표시 장치 - Google Patents

박막 트랜지스터, 그 제조 방법 및 표시 장치 Download PDF

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Abstract

일 실시 형태에 따르면, 박막 트랜지스터는 기판과, 게이트 전극과, 제1 절연막과, 산화물 반도체막과, 제2 절연막과, 소스 전극과, 드레인 전극을 포함한다. 게이트 전극은 상기 기판의 일부 상에 제공된다. 제1 절연막은 상기 게이트 전극을 덮는다. 산화물 반도체막은 상기 제1 절연막을 개재하여 상기 게이트 전극 상에 제공된다. 제2 절연막은 상기 산화물 반도체막의 일부 상에 제공된다. 소스 및 드레인 전극은 상기 제2 절연막으로 덮이지 않은 상기 산화물 반도체막의 제1 및 제2 부분에 각각 접속된다. 상기 산화물 반도체막은 산화물 반도체를 포함한다. 상기 제1 및 제2 절연막 중에 포함되는 수소 농도는 각각 5×1020atm/cm3 이상 및 1019atm/cm3 이하이다.

Description

박막 트랜지스터, 그 제조 방법 및 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING SAME, AND DISPLAY DEVICE}
관련 출원의 상호 참조
본 출원은 2011년 9월 27일자로 출원된 일본 특허 출원 제2011-211657호를 기초로 하여 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 명세서에 설명된 실시 형태는 일반적으로 박막 트랜지스터, 그 제조 방법 및 표시 장치에 관한 것이다.
박막 트랜지스터(Thin Film Transistor: TFT)는 액정 표시 장치, 유기 일렉트로루미네센스(Electro Luminescence: EL) 표시 장치 등에 널리 이용되고 있다.
대형 액정 디스플레이에 이용되는 비정질 실리콘 TFT는, 전계 효과 이동도(이동도)가 대략 1 cm2/V·s이므로 장시간 구동의 신뢰성에 문제가 있지만, TFT는 대면적에 걸친 성막에 적합한 플라즈마 CVD(Chemical Vapor Deposition)에 의해 형성될 수 있으므로, 대면적에 걸쳐 저비용으로 균일하게 형성될 수 있다.
또한, 중소형 액정 디스플레이에 이용되는 저온 폴리실리콘 TFT는 비용 절감 및 균일성에 문제가 있지만, TFT는 이동도가 대략 100 cm2/V·s이므로, 장시간 구동에 대해서 높은 신뢰성을 갖는다.
최근, 표시 장치는 또 다른 대형화, 고정밀화 및 저비용화가 요구되고 있다. 이에 더해서, 전류 구동을 이용하는 액티브 매트릭스형 유기 EL 표시 장치가 국내외에서 연구 및 개발되고 있어, 저비용으로 형성될 수 있고 고균일성, 고신뢰성 및 고이동도를 갖는 신규한 반도체 재료가 요구되고 있다.
따라서, 최근, TFT의 반도체막 재료로서 산화물 반도체가 주목받고 있다. 특히, In-Ga-Zn-O(IGZO) 등의 비정질 산화물 반도체를 이용한 TFT가 주목받고 있다. 산화물 반도체의 막은 스퍼터링법에 의해 실온에서 대면적에 걸쳐 균일하게 성막될 수 있고, 가시 광역 영역에서 투명하기 때문에, 내열성의 낮은 플라스틱 필름 기판 상에서도 가요성의 투명한 TFT를 형성하는 것이 가능하다.
또한, 산화물 반도체는 이동도가 비정질 실리콘에 비해 대략 10배 높으므로, 산화물 반도체를 사용함으로써 고이동도 특성이 얻어질 수 있다. 또한, 300 내지 400℃의 고온으로 산화물 반도체에 포스트 어닐링(post-annealing)을 실시함으로써 BTS(Bias Temperature Stress) 시험에 대하여 높은 신뢰성을 얻을 수 있다. 이러한 특징에 의해, 산화물 반도체는 표시 장치의 차세대 백 플레인(back plane) 소자에 이용되는 반도체 재료로서 최유력 후보가 되었다.
플라스틱 기판과 같은 내열성이 낮은 절연 기판 상에 박막 트랜지스터 어레이를 형성할 때에는, 저온 프로세스에서 박막 트랜지스터를 형성한다. 300℃ 이하의 저온 프로세스에서 형성되는 박막 트랜지스터는 300℃ 이상의 고온 프로세스에서 형성되는 박막 트랜지스터와 동등한 초기 특성을 얻을 수 있지만, 높은 신뢰성을 얻을 수 없는 경우가 있었다.
일 실시 형태에 따르면, 박막 트랜지스터는 기판과, 게이트 전극과, 제1 절연막과, 산화물 반도체막과, 제2 절연막과, 소스 전극과, 드레인 전극을 포함한다. 게이트 전극은 상기 기판의 일부 상에 제공된다. 제1 절연막은 상기 게이트 전극을 덮는다. 산화물 반도체막은 상기 제1 절연막을 개재하여 상기 게이트 전극 상에 제공된다. 제2 절연막은 상기 산화물 반도체막의 일부 상에 제공된다. 소스 전극은 상기 산화물 반도체막의 제1 부분에 접속된다. 상기 제1 부분은 상기 제2 절연막으로 덮이지 않는다. 드레인 전극은 상기 산화물 반도체막의 제2 부분에 접속된다. 상기 제2 부분은 상기 제2 절연막으로 덮이지 않는다. 상기 산화물 반도체막은 In, Ga 및 Zn 중 적어도 하나의 원소를 포함하는 산화물 반도체를 포함한다.
상기 제1 절연막 중에 포함되는 수소 농도는 5×1020atm/cm3(atoms/cm3) 이상이고, 상기 제2 절연막 중에 포함되는 수소 농도는 1019atm/cm3 이하이다.
일 실시 형태에 따르면, 표시 장치는 박막 트랜지스터, 제1 전극, 제2 전극 및 표시층을 포함한다. 박막 트랜지스터는 기판과, 게이트 전극과, 제1 절연막과, 산화물 반도체막과, 제2 절연막과, 소스 전극과, 드레인 전극을 포함한다. 게이트 전극은 상기 기판의 일부 상에 제공된다. 제1 절연막은 상기 게이트 전극을 덮는다. 산화물 반도체막은 상기 제1 절연막을 개재하여 상기 게이트 전극 상에 제공된다. 제2 절연막은 상기 산화물 반도체막의 일부 상에 제공된다. 소스 전극은 상기 산화물 반도체막의 제1 부분에 접속된다. 상기 제1 부분은 상기 제2 절연막으로 덮이지 않는다. 드레인 전극은 상기 산화물 반도체막의 제2 부분에 접속된다. 상기 제2 부분은 상기 제2 절연막으로 덮이지 않는다. 상기 산화물 반도체막은 In, Ga 및 Zn 중 적어도 하나의 원소를 포함하는 산화물 반도체를 포함한다. 상기 제1 절연막 중에 포함되는 수소 농도가 5×1020atm/cm3 이상이고, 상기 제2 절연막 중에 포함되는 수소 농도가 1019atm/cm3 이하이다. 제1 전극은 상기 박막 트랜지스터의 상기 소스 전극 또는 상기 드레인 전극에 접속된다. 제2 전극은 상기 제1 전극과 대향한다. 표시층은 상기 제1 전극과 상기 제2 전극 사이에 제공된다.
일 실시 형태에 따르면, 박막 트랜지스터의 제조 방법이 개시된다. 상기 방법은 기판의 일부 상에 게이트 전극을 형성하는 공정을 포함할 수 있다. 상기 방법은 상기 게이트 전극을 덮고, 5×1020atm/cm3 이상의 수소 농도를 포함하는 제1 절연막을 형성하는 공정을 포함할 수 있다. 상기 방법은 In, Ga 및 Zn 중 적어도 하나의 원소를 포함하는 산화물 반도체를 이용하여 상기 제1 절연막 상에 상기 게이트 전극과 대향하도록 산화물 반도체막을 형성하는 공정을 포함할 수 있다. 상기 방법은 상기 산화물 반도체막의 일부 상에, 1019atm/cm3 이하의 수소 농도를 포함하는 제2 절연막을 형성하는 공정을 포함할 수 있다. 또한, 상기 방법은 소스 전극 및 드레인 전극을 형성하는 공정을 포함할 수 있다. 소스 전극은 상기 산화물 반도체막의 제1 부분에 접속된다. 상기 제1 부분은 상기 제2 절연막으로 덮이지 않는다. 드레인 전극은 상기 산화물 반도체막의 제2 부분에 접속된다. 상기 제2 부분은 상기 제2 절연막으로 덮이지 않는다.
실시 형태들은 저온 프로세스에서 형성되는 신뢰성이 높은 박막 트랜지스터, 그 제조 방법, 및 표시 장치를 제공한다.
도 1a 및 도 1b는 제1 실시 형태에 따른 박막 트랜지스터를 나타내는 단면 모식도 및 상면 모식도이다.
도 2는 제1 실시 형태에 따른 박막 트랜지스터의 전류 전압 특성을 도시하는 그래프이다.
도 3은 비교예에 따른 박막 트랜지스터의 전류 전압 특성을 도시하는 도면이다.
도 4의 (a) 내지 (f)는 제1 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면 모식도이다.
도 5a 및 도 5b는 제1 실시 형태에 따른 전류 전압 특성을 도시하는 도면과 비교도이다.
도 6의 (a) 내지 (f)는 제2 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면 모식도이다.
도 7의 (a) 내지 (f)는 제3 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면 모식도이다.
도 8은 제4 실시 형태에 따른 표시 장치를 도시하는 평면도이다.
도 9는 제4 실시 형태에 따른 유기 전계 발광층을 도시하는 단면도이다.
이하, 첨부 도면을 참조하여 여러 실시 형태에 대해서 설명한다.
도면은 모식적 또는 개념적인 것이며; 부분들의 두께와 폭 간의 관계, 부분간의 크기의 비율 등은 반드시 실제의 값과 동일하지는 않다. 또한, 동일한 부분에 대해서도, 도면 간에 치수 및 비율이 다르게 도시될 수 있다.
본원의 명세서 및 도면에서, 이전의 도면에 관련해서 설명된 것과 유사한 요소에는 동일한 부호를 붙이고, 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1a는 제1 실시 형태에 따른 박막 트랜지스터(1)의 구조를 나타내는 단면 모식도이다. 도 1b는 제1 실시 형태에 따른 박막 트랜지스터(1)의 구조를 나타내는 평면 모식도이다. 도 1a는 도 1b의 선(A-A)을 따른 단면을 도시한다.
제1 실시 형태에 따른 박막 트랜지스터(1)는 기판(100)과, 기판(100)의 일 주면(major surface)의 일부 상에 설치된 게이트 전극(110)과, 게이트 전극(110)을 덮는 게이트 절연막(120)(제1 절연막)과, 게이트 절연막(120)을 개재하여 게이트 전극(110) 상에 설치된 산화물 반도체막(130)과, 산화물 반도체막(130)의 일부 상에 설치된 채널 보호막(150)(제2 절연막)과, 채널 보호막(150)으로부터 노출되는 산화물 반도체막(130)의 일부에 접속된 소스 전극(140S) 및 드레인 전극(140D)을 포함한다. 소스 전극(140S)은 제2 절연막(채널 보호막(150))으로 덮이지 않은 산화물 반도체막(130)의 제1 부분(130A)에 접속된다. 드레인 전극(140D)은 제2 절연막(채널 보호막(150))으로 덮이지 않은 산화물 반도체막(130)의 제2 부분(130B)에 접속된다. 박막 트랜지스터(1)는 밀봉층(160)에 의해 덮여져 있다. 도 1b에서는 밀봉층(160)을 생략하고 있다.
도 1b에 도시한 바와 같이, 박막 트랜지스터(1)를 상면으로부터 관찰하면, 소스 전극(140S)과 드레인 전극(140D)은 채널 보호막(150)을 사이에 두고 서로 대향하고 있다. 즉, Z 방향은 기판(100)의 일 주면에 수직한 방향이다. 또한, 채널 보호막(150)은 소스 전극(140S)과 드레인 전극(140D) 사이에 위치되는 산화물 반도체막(130)의 단부를 덮는다.
기판(100)과, 게이트 전극(110)과, 게이트 절연막(120)과, 산화물 반도체막(130)과, 채널 보호막(150)이 적층된 방향을 Z 방향이라 한다. 또한, 기판(100)의 주면에 평행한 일 방향을 X 방향이라 하고, X 방향 및 Z 방향에 수직한 방향을 Y 방향이라 한다. 소스 전극(140S) 및 드레인 전극(140D)은 X 방향으로 서로 대향하여 배치되는 것으로 한다.
게이트 전극(110)으로부터 제1 절연막을 향하는 방향(Z 방향)에서 보았을 때, 게이트 전극(110)의 적어도 일부는 소스 전극(140S)과 드레인 전극(140D) 사이에 배치된다.
기판(100)의 일 주면에 평행한 면에서, 게이트 전극(110)의 변을 따른 폭이 긴 방향을 게이트 전극(110)의 길이 방향이라 한다. 게이트 전극(110)의 길이 방향은 도 1b에서의 Y 방향에 상당한다. 산화물 반도체막(130)의 길이 방향은 하층의 게이트 전극(110)의 길이 방향에 직교한다. 즉, 산화물 반도체막(130)의 길이 방향은 X 방향이다. 채널 보호막(150)은 산화물 반도체막(130)의 길이 방향을 따른 끝변을 덮는다.
기판(100)로서는, 예를 들면, 투광성의 글래스 기판, 플라스틱 기판, 비투광성의 실리콘 기판, 및 스테인레스 기판을 이용할 수 있다. 대안적으로, 기판(100)으로서는, 가요성 또는 가소성의 기판을 이용할 수 있다. 예를 들면, 필름 형상의 가요성 기판(100)을 이용할 수 있다. 기판(100)은 게이트 전극(110)을 형성하는 일 주면 상에 절연층을 갖고 있어도 좋다. 즉, 기판(100)에서 게이트 전극(110)을 형성하는 일 주면이 절연성을 가질 필요가 있을 뿐이다. 가요성 표시 장치를 형성할 경우에는, 예를 들면, 수지 재료로 이루어지는 필름 형상의 기판을 이용할 수 있다.
게이트 전극(110)에는 도전성의 각종의 재료를 이용할 수 있다. 예를 들면, 몰리브덴 텅스텐(MoW), 몰리브덴 탄탈(MoTa), 및 텅스텐(W)과 같은 고융점 금속을 이용할 수 있다. 이 밖에, 힐록(hillock) 대책을 실시한 알루미늄(Al)-기반 Al 합금을 이용해도 좋고, Al과 고융점 금속의 적층 막을 이용해도 좋다.
게이트 절연막(120)에는, 2산화실리콘(SiO2), 산질화실리콘(SiOxNy:H), 질화실리콘(SiNx:H) 등을 이용할 수 있다. 또한, 상술된 재료들의 적층 막을 이용해도 된다.
산화물 반도체막(130)은 인듐(In), 갈륨(Ga), 및 아연(Zn) 중 적어도 하나의 원소를 포함하는 산화물을 갖고, 예를 들면, In-Ga-Zn-O(인듐 갈륨 아연산화물, 이하 IGZO라 함) 등의 비정질 산화물 반도체로 형성된다. 투과 전자 현미경(TEM) 또는 X선 회절(XRD)로 산화물 반도체막(130)을 관찰해도 결정성을 나타내는 회절 패턴 등은 관찰되지 않으므로, 산화물 반도체막(130)이 비정질 상태에 있다는 것을 알 수 있다.
또한, 산화물 반도체막(130)의 막 두께는 전기적 특성의 확보를 위해 대략 5nm 이상일 수 있고, 구체적으로 대략 5nm 이상 50nm 이하이도록 설정될 수 있다. 산화물 반도체막(130)의 막질 및 형상은 주사형 전자 현미경(SEM), 투과형 전자 현미경(TEM) 등에 의해 관찰될 수 있다.
채널 보호막(150)에는 절연성 재료를 이용할 수 있고, 예를 들면 산화물 반도체막(130)의 재료보다 내산성(acid resistance)이 강한 실리콘 산화막이 이용된다.
밀봉층(160)에는 절연성 재료를 이용할 수 있고, 예를 들면 실리콘 산화막, 실리콘 질화막, 또는 이들의 적층 막을 이용할 수 있다. 이 밖에도, 수소 배리어성이 높은 알루미나 및 탄탈 옥사이드를 이용할 수 있다.
소스 전극(140S)과 드레인 전극(140D)에는 도전성의 재료를 이용할 수 있다. 예를 들면, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti) 및 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 적층 막, 또는 인듐 주석 산화물(ITO) 등을 이용할 수 있다. 대안적으로, 채널 보호막(150)으로 덮이지 않은 산화물 반도체막(130)의 일부에 아르곤(Ar) 플라즈마 처리를 실시함으로써, 이 부분의 저항을 또한 감소시켜 이 부분이 소스 전극(140S) 및 드레인 전극(140D)으로 기능하도록 할 수 있다.
박막 트랜지스터(1)의 게이트 절연막(120) 중에 함유되는 수소 농도는 5×1020atm/cm3 이상이며, 채널 보호막(150) 중에 함유되는 수소 농도는 1019atm/cm3 이하이다.
게이트 절연막(120) 중의 수소 농도를 5×1020atm/cm3 이상이 되도록 설정함으로써, 산화물 반도체막(130)과 게이트 절연막(120)의 계면에서 산화물 반도체막(130) 및 게이트 절연막(120)의 재료 분자의 댕글링 본드(dangling bond)를 수소-종단(hydrogen-terminated)할 수 있다. 또한, 게이트 절연막(120) 중의 수소가 산화물 반도체막(130)으로 확산되므로, 산화물 반도체막(130) 내의 결함을 수소-종단할 수 있다. 따라서, 산화물 반도체막(130)에 포함되는 과잉 산소가 캐리어(carrier)를 트랩핑(trapping)함으로써 생기는 산화물 반도체막(130) 내의 결함을 방지할 수 있다.
채널 보호막(150) 중의 수소 농도를 1019atm/cm3 이하가 되도록 설정함으로써, 산화물 반도체막(130)의 최외측 표면(채널 보호막(150)이 설치된 일 주면)으로부터 채널 보호막(150)으로의 수소 확산을 저감하고, 수소에 의한 과잉 캐리어 생성을 억제할 수 있다. 따라서, 산화물 반도체막(130)의 최외측 표면의 저항이 감소되는 것을 방지할 수 있다.
게이트 절연막(120) 중의 수소 농도는, 깊이(막 두께) 방향의 수소 농도의 프로파일을 2차 이온 질량 분석법(SIMS)을 이용해서 측정함으로써 정량될 수 있다. 채널 보호막(150) 중의 수소 농도는, 소스 전극(140S)과 드레인 전극(140D) 사이에 위치하는 채널 보호막(150)의 깊이 방향의 수소 농도의 프로파일을 2차 이온 질량 분석법을 이용해서 측정함으로써 정량될 수 있다. 이 때, 2차 이온 질량 분석법의 빔 스폿 직경을 최소로 설정한 조건에서 프로파일을 측정하는 것이 바람직하다. 게이트 절연막(120)으로서 적층 막을 이용할 경우에는, 산화물 반도체막(130)에 가장 가까운 막의 수소 농도를 5×1020atm/cm3 이상인 것으로 한다.
도 2는 박막 트랜지스터(1)의 전류 전압 특성을 도시하는 그래프이다. 종축이 드레인 전류를 나타내고, 횡축이 게이트 전압을 나타낸다. 도 1a의 단면 모식도에서의 Y 방향의 산화물 반도체막(130)의 폭이 짧은 경우의 전류 전압 특성을 참조 부호 130a으로 나타내고, 긴 경우의 전류 전압 특성을 참조 부호 130b으로 나타낸다.
이러한 박막 트랜지스터(1)에 따르면, 도 2에 도시한 바와 같이, 히스테리시스가 생기지 않는다. 또한, 두께 방향에 수직한 방향의 폭에 따라서는 박막 트랜지스터(1)의 특성에 변화가 없다. 따라서, 박막 트랜지스터(1)는 초기 특성의 신뢰성이 높다.
한편, 게이트 절연막(120) 중의 수소 농도가 5×1020atm/cm3 보다 적은 경우, 산화물 반도체막(130)과 게이트 절연막(120)의 계면에서의 댕글링 본드와, 산화물 반도체막(130) 내의 결함이 충분히 수소 종단되지 않는다. 그 결과, 전류 전압 특성에서 히스테리시스가 커지므로, 박막 트랜지스터의 신뢰성이 낮아진다.
또한, 채널 보호막(150) 중의 수소 농도가 1019atm/cm3 보다 큰 경우, 산화물 반도체막(130)의 최외측 표면으로부터 채널 보호막(150)으로의 수소 확산이 발생하여, 캐리어 생성이 이루어진다. 그 결과, 게이트 전압에 의한 공핍화가 충분히 행해질 수 없으므로, 박막 트랜지스터의 전류 전압 특성은 노멀리 온(normally on)의 상태로 된다.
도 3은 게이트 절연막 중의 수소 농도가 5×1020atm/cm3 미만이며, 채널 보호막 중의 수소 농도가 1019atm/cm3 보다 높은 경우의 박막 트랜지스터의 전류 전압 특성을 나타내는 비교 그래프이다. 종축이 드레인 전류를 나타내고, 횡축이 게이트 전압을 나타낸다. 각 곡선은 도 1a의 단면 모식도에서의 Y 방향의 산화물 반도체막(130)의 폭을 변경한 경우의 전류 전압 특성을 나타내며, 곡선(130a은 상기 폭이 큰 경우의 전류 전압 특성을 나타내고, 곡선(130c)은 상기 폭이 작은 경우를 나타내고, 곡선(130b)은 상기 폭이 상술된 2개의 중간인 경우를 나타낸다.
게이트 절연막 중의 수소 농도가 5×1020atm/cm3 미만이며, 채널 보호막 중의 수소 농도가 1019atm/cm3 보다 큰 경우에는, 채널 보호막으로부터의 수소에 의해 산화물 반도체막의 결함이 수소-종단되어, 히스테리시스는 발생하지 않는다. 그러나, 산화물 반도체막의 막면(XY면) 내에서 산화물 반도체막과 게이트 절연막의 계면에서의 수소 농도에 분포가 생기고, 산화물 반도체막의 형상에 따라 전류 전압 특성이 크게 변화된다.
따라서, 게이트 절연막(120) 중에 함유되는 수소 농도를 5×1020atm/cm3 이상이 되도록 설정하고, 채널 보호막(150) 중에 함유되는 수소 농도를 1019atm/cm3 이하가 되도록 설정함으로써, 히스테리시스가 용이하게 발생하지 않고 전류 전압 특성이 산화물 반도체막(130)의 형상에 쉽게 의존하지 않는 신뢰성의 높은 박막 트랜지스터(1)를 얻을 수 있다.
이하에서는, 도 4의 (a) 내지 (f)를 이용해서 제1 실시 형태의 박막 트랜지스터(1)의 제조 방법을 설명한다. 도 4의 (a) 내지 (f)는 제1 실시 형태에 따른 박막 트랜지스터(1)의 제조 방법을 나타내는 단면 모식도이다. 도 4의 (a) 내지 (f)의 단면 모식도는 도 1a의 단면 모식도와 대응하고, XZ 평면의 단면을 나타내고 있다.
기판(100)으로서 글래스 기판을 이용한다. 또한, 게이트 전극(110)으로서 MoW를 이용한다. 우선, 기판(100) 상에, 게이트 전극(110)이 되는 MoW를 스퍼터링법에 의해 200nm의 두께가 되도록 형성하고, 소정의 패턴으로 가공 한다(도 4의 (a)). 패터닝에는 포토리소그래피법을 이용하고, 에칭에는 예를 들면 인산, 아세트산, 질산, 및 물의 혼합산을 이용한다. 기판(100)의 일 주면에 평행한 면에서, 게이트 전극(110)의 변을 따른 폭이 긴 방향을 길이 방향이라 한다. 게이트 전극(110)의 길이 방향은 도 4의 (a) 내지 (f)에서의 Y 방향에 상당한다.
다음으로, 게이트 전극(110)을 덮는 게이트 절연막(120)을, 수소 농도가 5×1020atm/cm3 이상이 되도록 형성한다(도 4의 (b)). 여기에서는, 스퍼터링법을 이용해서 형성한 후에 막에 어닐링을 실시함으로써 게이트 절연막(120)을 형성한다. 포밍(foaming) 가스의 수소 농도, 어닐링(열처리) 시간, 및 어닐링 온도를 조정함으로써 게이트 절연막(120) 내의 수소 농도를 5×1020atm/cm3 이상이 되도록 설정할 수 있다. 포밍 가스 중의 수소 농도는 0.5% 이상 10% 이하가 되도록 설정하는 것이 바람직하다. 어닐링 시간은 30분 이상이 되도록 설정하는 것이 바람직하다. 어닐링 온도는 160℃ 이상이 되도록 설정하는 것이 바람직하다.
예를 들면, 게이트 절연막(120)으로서 실리콘 산화막(SiO2)을 기판(100) 및 게이트 전극(110)을 피복하도록 스퍼터링법에 의해 350nm의 두께로 퇴적한다. 포밍 가스는, 질소로 희석된 수소 농도 2%의 가스를 이용한다. 퇴적 후에 게이트 절연막(120)에 200℃로 어닐링을 실시한다. 게이트 절연막(120)의 성막은 비가열로 행할 수 있다.
다음으로, 게이트 절연막(120) 상에 반응성 DC 스퍼터링법에 의해, IGZO 막을 30nm의 두께가 되도록 성막한다. 그리고, IGZO를 2%의 옥살산을 이용해서 가공하여, 산화물 반도체막(130)을 형성한다(도 4의 (c)). 산화물 반도체막(130)은 게이트 절연막(140)을 사이에 두고 게이트 전극(110)과 대향한다. 예를 들면, 기판(100)의 일 주면에 평행한 면에서, 산화물 반도체막(130)의 길이 방향은 하층의 게이트 전극(110)의 길이 방향과 직교하도록 산화물 반도체막(130)을 가공할 수 있다. 즉, 산화물 반도체막(130)의 길이 방향은 X 방향이다.
다음으로, 산화물 반도체막(130) 상에 실리콘 산화막을 150nm의 두께로 스퍼터링법에 의해 퇴적한다. 실리콘 산화막은 산화물 반도체막(130)의 길이 방향을 따른 끝변을 덮는 형상으로 패터닝되어, 채널 보호막(150)을 형성한다(도 4의 (d)). 패터닝은 예를 들면 마스크 노광과 게이트 전극(110)을 마스크로 이용하는 이면 노광(back-side exposure)을 조합해서 이용될 수 있다. 에칭은 예를 들면 4불화 메탄(CF4) 가스를 이용하는 RIE(Reactive ion Etching) 처리에 의해 행해질 수 있다. 이 때, 채널 보호막(150)에 함유되는 수소 농도는 1019atm/cm3 이하로 설정된다. 구체적으로는, 예를 들면 채널 보호막(150)을 스퍼터링법으로 성막하는 경우에는, 성막 전의 진공도를 조정함으로써 수소 농도를 1019atm/cm3 이하로 설정할 수 있다. 예를 들면, 진공도를 10-4Pa 이하로 설정함으로써, 수소 농도를 1019atm/cm3 이하로 설정할 수 있다.
다음으로, 게이트 전극(110) 취출용의 컨택트 홀(도시 생략)을 형성하기 위해 게이트 절연막(120)을 완충 불산(buffered hydrofluoric acid; BHF)을 이용해서 에칭한다.
다음으로, 소스 전극(140S) 및 드레인 전극(140D)이 되는 Ti, Al, Ti를, Ti, Al, Ti의 두께가 그 순서로 50nm, 100nm, 50nm가 되도록, 채널 보호막(150), 산화물 반도체막(130), 및 게이트 절연막(120) 상에 DC 스퍼터링법에 의해 적층한다. 이 적층을 알칼리와 약산의 혼합액 및 혼합산을 이용해서 소정의 패턴으로 가공하여, 소스 전극(140S) 및 드레인 전극(140D)을 형성한다(도 4의 (e)). 즉, 소스 전극(140S)은 Ti막(141S), Al막(142S), 및 Ti막(143S)으로 형성된다. 드레인 전극(140D)은 Ti막(141D), Al막(142D), 및 Ti막(143D)으로 형성된다. 소스 전극(140S) 및 드레인 전극(140D)은 산화물 반도체막(130)의 길이 방향에 수직한 방향(Y 방향)을 따른 끝변을 덮는 패턴으로서 형성된다. 소스 전극(140S) 및 드레인 전극(140D)은 산화물 반도체막(130)에 접속되어 있다.
이 후, 프로세스 중의 소자 손상을 제거하기 위해, 클린(clean) 오븐에서 160℃ 이상으로 대략 1시간 동안 어닐링을 행한다. 200℃ 초과에서의 어닐링이 보다 바람직하다.
또한, 밀봉층(160)으로서, PE-CVD(plasma-enhanced chemical vapor deposition)법에 의해 실리콘 산화막을 퇴적한다(도 4의 (f)). 예를 들면, 성막 시의 기판 온도를 200℃로 설정하고, 밀봉층(160)의 두께는 150 내지 300nm로 설정한다. 성막용 가스로서는, 예를 들면 실란(SiH4), 산화 질소(N2O), 및 아르곤(Ar)을 이용할 수 있다. 그 후, 완충 불산을 이용해서 밀봉층(160)에 드레인 전극(140D) 취출용의 컨택트 홀(170)을 형성한다.
도 5a는 게이트 절연막(120)을 형성하기 전에 어닐링을 행한 박막 트랜지스터(1)의 전류 전압 특성을 도시하는 그래프이며, 도 5b는 게이트 절연막(120)을 형성하기 전에 어닐링을 행하지 않은 박막 트랜지스터(1)의 전류 전압 특성을 나타내는 비교 그래프이다. 종축에 드레인 전류를 나타내고, 횡축에 게이트 전압을 나타낸다. 각각의 그래프는 드레인 전압을 0.1V로 설정한 경우와 15V로 설정한 경우의 전류 전압 특성을 나타내고 있다. 어닐링을 행하지 않은 박막 트랜지스터에는 히스테리시스가 발생한다. 한편, 어닐링을 행한 박막 트랜지스터(1)에는, 어닐링을 행하지 않은 박막 트랜지스터에 비해 히스테리시스가 감소되어, 신뢰성 높은 전기 특성을 얻을 수 있다는 것이 나타난다.
상술한 바와 같이, 제1 실시 형태에 따르면, 높은 신뢰성을 갖는 박막 트랜지스터를 얻을 수 있다.
(제2 실시 형태)
이하, 제2 실시 형태에 따른 박막 트랜지스터(2)의 제조 방법을 설명한다. 도 6의 (a) 내지 (f)는 제2 실시 형태에 따른 박막 트랜지스터(2)의 제조 방법을 나타내는 단면 모식도이다. 제2 실시 형태에서는, 게이트 절연막(120)을 형성할 때에 수소, 아르곤 및 산소의 혼합 가스를 이용하는 점이 제1 실시 형태와 상이하다. 박막 트랜지스터(2)의 구성은 제1 실시 형태와 같으므로, 같은 부분에는 같은 부호를 붙인다.
기판(100)으로서는 글래스 기판을 이용한다. 또한, 게이트 전극(110)으로서 MoW를 이용한다. 우선, 기판(100) 상에, 게이트 전극(110)이 되는 MoW 막을 스퍼터링법에 의해 200nm의 두께가 되도록 성막하고, 소정의 패턴으로 가공한다(도 6의 (a)). 예를 들면, 패터닝에는 포토리소그래피법을 이용하고, 에칭에는 예를 들면 인산, 아세트산, 질산, 및 물의 혼합산을 이용할 수 있다.
다음으로, 게이트 절연막(120)으로서 실리콘 산화막을, 기판(100) 및 게이트 전극(110)을 피복하도록 스퍼터링법에 의해 350nm의 두께로 퇴적한다(도 6의 (b)). 게이트 절연막(120)의 성막은 예를 들면 비가열로 행한다. 게이트 절연막(120)을 성막할 때는, 수소(H2)와, 아르곤(Ar)과, 산소(O2)를 함유한 혼합 가스를 이용한다.
혼합 가스의 수소 농도를 조정함으로써 게이트 절연막(120) 내의 수소 농도를 5×1020atm/cm3 이상으로 설정할 수 있다. 혼합 가스 중의 수소 농도는 0.5% 이상 10% 이하로 설정하는 것이 바람직하다. 예를 들면, 혼합 가스는, 질소로 희석된 수소 농도 2%의 가스를 이용할 수 있다. 성막 후에, 예를 들면 160℃ 이상에서 어닐링을 실시한다. 200℃ 초과에서의 어닐링이 보다 바람직하다.
이후의 공정은 제1 실시 형태의 공정과 마찬가지이다. 즉, 게이트 절연막(120) 상에 반응성 DC 스퍼터링법에 의해 IGZO 막을 30nm의 두께가 되도록 성막한다. 그리고, IGZO를 2%의 옥살산을 이용해서 가공하고, 산화물 반도체막(130)을 형성한다(도 6의 (c)). 산화물 반도체막(130)은 게이트 절연막(140)을 사이에 두고 게이트 전극(110)과 대향한다.
다음으로, 산화물 반도체막(130) 상에 실리콘 산화막을 150nm의 두께가 되도록 스퍼터링법에 의해 퇴적한다. 실리콘 산화막은 산화물 반도체막(130)의 길이 방향을 따른 끝변을 덮는 형상으로 패터닝되어, 채널 보호막(150)을 형성한다(도 6의 (d)). 패터닝은 예를 들면 마스크 노광과 게이트 전극(110)을 마스크로 이용하는 이면 노광을 조합해서 이용될 수 있다. 에칭은 예를 들면 4불화 메탄(CF4) 가스를 이용하는 RIE(Reactive ion Etching) 처리에 의해 행할 수 있다. 이 때, 채널 보호막(150)에 함유되는 수소 농도는 1019atm/cm3 이하로 설정된다. 구체적으로는, 예를 들면 채널 보호막(150)을 스퍼터링법에서 성막하는 경우에는, 성막 전의 진공도를 조정함으로써 수소 농도를 1019atm/cm3 이하로 설정할 수 있다. 예를 들면, 진공도를 10-4Pa 이하로 설정함으로써, 수소 농도를 1019atm/cm3 이하로 설정할 수 있다.
다음으로, 게이트 전극(110) 취출용의 컨택트 홀(도시 생략)을 형성하기 위해, 게이트 절연막(120)을 완충 불산(BHF)을 이용해서 에칭한다.
다음으로, 소스 전극(140S) 및 드레인 전극(140D)이 되는 Ti, Al, Ti를, Ti, Al, Ti의 두께가 그 순서로 50nm, 100nm, 50nm가 되도록, 채널 보호막(150), 산화물 반도체막(130), 게이트 절연막(120) 상에 DC 스퍼터링법에 의해 적층한다. 이 적층을 알칼리와 약산의 혼합액 및 혼합산을 이용해서 소정의 패턴으로 가공하여, 소스 전극(140S) 및 드레인 전극(140D)을 형성한다(도 6의 (e)). 소스 전극(140S) 및 드레인 전극(140D)은 산화물 반도체막(130)에 접속되어 있다.
이 후, 프로세스 중의 소자 손상을 제거하기 위해, 클린 오븐에서 160℃ 이상에서 대략 1시간 동안 어닐링을 행한다. 200℃ 초과에서의 어닐링이 보다 바람직하다.
또한, 밀봉층(160)으로서 PE-CVD(plasma-enhanced chemical vapor deposition)법에 의해 실리콘 산화막을 퇴적한다(도 6의 (f)). 그 후, 완충 불산을 이용해서 밀봉층(160)에 드레인 전극(140D) 취출용의 컨택트 홀(170)을 형성한다.
제2 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, 박막 트랜지스터(2)의 게이트 절연막(120) 중에 함유되는 수소 농도는 5×1020atm/cm3 이상으로 설정될 수 있고, 채널 보호막(150) 중에 함유되는 수소 농도를 1019atm/cm3 이하로 설정할 수 있다. 따라서, 상술한 바와 같이, 제2 실시 형태에 따르면, 높은 신뢰성을 갖는 박막 트랜지스터(2)를 얻을 수 있다.
(제3 실시 형태)
이하, 제3 실시 형태에 따른 박막 트랜지스터(3)의 제조 방법을 설명한다. 도 7의 (a) 내지 (f)는 제3 실시 형태에 따른 박막 트랜지스터(3)의 제조 방법을 나타내는 단면 모식도이다. 제3 실시 형태에서는, 게이트 절연막(120)을 CVD법에 의해 형성하고, 실란(SiH4), 산화 질소(N2O), 및 아르곤(Ar)의 혼합 가스를 이용하는 점이 제1 실시 형태와 상이하다. 박막 트랜지스터(3)의 구성은 제1 실시 형태와 같으므로, 같은 부분에는 같은 부호를 붙인다.
기판(100)으로서는 글래스 기판을 이용한다. 또한, 게이트 전극(110)으로서 MoW를 이용한다. 우선, 기판(100) 상에, 게이트 전극(110)이 되는 MoW 막을 스퍼터링에 의해 200nm의 두께가 되도록 성막하고, 소정의 패턴으로 가공한다(도 7의 (a)). 패터닝에는 포토리소그래피법을 이용하고, 에칭에는 예를 들면 인산, 아세트산, 질산, 및 물의 혼합산을 이용한다.
다음으로, 게이트 절연막(120)으로서 실리콘 산화막을 기판(100) 및 게이트 전극(110)을 피복하도록 CVD법에 의해 350nm의 두께로 퇴적한다(도 7의 (b)). 성막 온도는 200℃로 설정한다. 게이트 절연막을 성막할 때는, 실란(SiH4), 산화 질소(N2O), 및 아르곤(Ar)을 함유하는 혼합 가스를 이용한다. 구체적으로는, 혼합 가스의 실란 농도를 조정함으로써, 게이트 절연막(120) 내의 수소 농도를 5×1020atm/cm3 이상으로 설정할 수 있다. 혼합 가스 중의 실란 농도는 0.5% 이상 10% 이하로 설정하는 것이 바람직하다. 예를 들면, 혼합 가스 중의 실란 농도를 대략 2%로 설정할 수 있다. 또한, 예를 들면 PE-CVD 시의 성막 파워는 300W로 설정한다.
이후의 공정은 제1 실시 형태의 공정과 마찬가지이다. 즉, 게이트 절연막(120) 상으로 반응성 DC 스퍼터링법에 의해 IGZO 막을 30nm의 두께가 되도록 성막한다. 그리고, IGZO를 2%의 옥살산을 이용해서 가공하여, 산화물 반도체막(130)을 형성한다(도 7의 (c)). 산화물 반도체막(130)은 게이트 절연막(140)을 사이에 두고 게이트 전극(110)과 대향한다.
다음으로, 산화물 반도체막(130) 상으로 실리콘 산화막을 150nm의 두께가 되도록 스퍼터링법에 의해 퇴적한다. 실리콘 산화막은 산화물 반도체막(130)의 길이 방향을 따른 끝변을 덮는 형상으로 패터닝되어, 채널 보호막(150)을 형성한다(도 7의 (d)). 패터닝은 예를 들면 마스크 노광과 게이트 전극(110)을 마스크로 이용하는 이면 노광을 조합해서 이용할 수 있다. 에칭은 예를 들면 4불화 메탄(CF4) 가스를 이용하는 RIE(Reactive ion Etching) 처리에 의해 행할 수 있다. 이 때, 채널 보호막(150)에 함유되는 수소 농도는 1019atm/cm3 이하로 설정된다. 구체적으로는, 예를 들면 채널 보호막(150)을 스퍼터링법에 의해 성막하는 경우에는, 성막 전의 진공도를 조정함으로써 수소 농도를 1019atm/cm3 이하로 설정할 수 있다. 예를 들면, 진공도를 10-4Pa 이하로 설정함으로써, 수소 농도를 1019atm/cm3 이하로 설정할 수 있다.
다음으로, 게이트 전극(110) 취출용의 컨택트 홀(도시 생략)을 형성하기 위해, 게이트 절연막(120)을 완충 불산(BHF)을 이용해서 에칭한다.
다음으로, 소스 전극(140S) 및 드레인 전극(140D)이 되는 Ti, Al, Ti를, Ti, Al, Ti의 두께가 그 순서로 50nm, 100nm, 50nm가 되도록, 채널 보호막(150), 산화물 반도체막(130), 게이트 절연막(120) 상에 DC 스퍼터링법에 의해 적층한다. 이 적층을 알칼리와 약산의 혼합액 및 혼합산을 이용해서 소정의 패턴으로 가공하여, 소스 전극(140S) 및 드레인 전극(140D)을 형성한다(도 7의 (e)). 소스 전극(140S) 및 드레인 전극(140D)은 산화물 반도체막(130)에 접속되어 있다.
이 후, 프로세스 중의 소자 손상을 제거하기 위해, 클린 오븐에서 160℃ 이상에서 대략 1시간 동안 어닐링을 행한다. 200℃ 초과에서의 어닐링이 보다 바람직하다.
또한, 밀봉층(160)으로서 PE-CVD(plasma-enhanced chemical vapor deposition)법에 의해 실리콘 산화막을 퇴적한다(도 7의 (f)). 그 후, 완충 불산을 이용해서 밀봉층(160)에 드레인 전극(140D) 취출용의 컨택트 홀(170)을 형성한다.
제3 실시 형태에서도, 제1 실시 형태와 마찬가지로, 박막 트랜지스터(3)의 게이트 절연막(120) 중에 함유되는 수소 농도를 5×1020 atm/cm3 이상으로 설정할 수 있고, 채널 보호막(150) 중에 함유되는 수소 농도가 1019 atm/cm3 이하로 설정될 수 있다.
따라서, 상술된 바와 같이, 제2 실시 형태에 따르면, 높은 신뢰성을 갖는 산화물 반도체를 이용한 박막 트랜지스터(3)를 얻을 수 있다.
(제4 실시 형태)
도 8은 제4 실시 형태에 따른 표시 장치를 나타내는 평면도이다.
표시 장치(20)는 기판(100)의 일 주면에 평행한 일 방향으로 연장되는 제어선 CL과, 기판(100)의 일 주면에 평행하고, 제어선 CL에 수직한 다른 방향으로 연장하는 디지트선(digit line) DL이 매트릭스 형상으로 배치된 회로를 포함한다. 회로는 매트릭스 형상으로 배치된 복수의 화소(21)를 포함한다. 화소(21)에는, 표시 소자(25)에 접속된 박막 트랜지스터(26)가 포함된다. 박막 트랜지스터(26)의 한 쪽의 단자는 제어선 CL에 접속되고, 다른 쪽의 단자는 디지트선 DL에 접속된다. 디지트선 DL은 디지트선 드라이버(22)에 접속되어 있다. 또한, 제어선 CL은 제어선 드라이버(23)에 접속되어 있다. 디지트선 드라이버(22) 및 제어선 드라이버(23)는 컨트롤러(24)에 의해 제어된다.
표시 소자(25)로서는 액정층 및 유기 전계 발광층을 이용할 수 있다. 여기에서는 유기 전계 발광층을 이용한다. 박막 트랜지스터(26)로서는, 제1 실시 형태의 박막 트랜지스터(1), 제2 실시 형태의 박막 트랜지스터(2), 및 제3 실시 형태의 박막 트랜지스터(3)를 이용할 수 있다.
도 9는 유기 전계 발광층(10)을 도시하는 단면도이다. 도 9에서는 회로를 생략한다. 유기 전계 발광층(10)은 기판(100) 상에 양극(12)(제1 전극), 정공 수송층(13), 발광층(14), 전자 수송층(15), 전자 주입층(16) 및 음극(17)(제2 전극)을 순차 형성한 구조를 갖는다. 정공 수송층(13), 전자 수송층(15) 및 전자 주입층(16)은 필요에 따라 형성된다. 기판(100) 상에 설치된 양극(12)은 박막 트랜지스터의 소스 전극(140S) 또는 드레인 전극(140D)에 접속된다.
발광층(14)은 호스트 재료 중에 발광 도펀트(dopants)를 분산시킴으로써 형성된다. 발광층(14)은 양극측으로부터 정공을 수취하고, 음극측으로부터 전자를 수취하고, 정공과 전자의 재결합의 위치를 제공해서, 발광시키는 기능을 갖는 층이다. 이 결합에 의해 생성되는 에너지에 의해 발광층 중의 호스트 재료가 여기된다. 여기 상태의 호스트 재료로부터 발광 도펀트로 에너지가 이동함으로써, 발광 도펀트가 여기 상태로 되고, 발광 도펀트가 다시 기저 상태로 되돌아갈 때 발광한다. 화소(21)마다 유기 전계 발광층(10)의 발광을 제어함으로써 표시 장치(20)에 화상을 표시한다.
상술된 박막 트랜지스터는 저온에서 제조될 수 있고, 높은 신뢰성을 갖는다. 가요성 기판(100) 상에 박막 트랜지스터(26)를 형성함으로써 표시 품질이 높은 가요성 표시 장치를 얻을 수 있다.
이상, 구체예를 참조하여 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명의 실시 형태는 이들 구체예에 한정되지 않는다. 요소들의 구체적인 구성에 관해서는 당업자가 공지의 범위로부터 적절히 선택할 수 있고, 이러한 구성들은 본 발명을 마찬가지로 구현하고 마찬가지의 효과를 얻을 수 있는 한 본 발명의 범위 내에 포함된다.
또한, 구체예들의 임의의 2개 이상의 요소들을 기술적으로 가능한 범위 내에서 조합할 수 있고, 본 발명의 요지를 포함하는 한 본 발명의 범위 내에 포함된다.
본 발명의 사상의 범주 내에서, 당업자라면, 각종의 다른 변경예 및 수정예를 상도할 수 있고, 이러한 변경예 및 수정예에 대해서도 본 발명의 범위 내에 포함되는 것으로 이해된다.
본 발명의 몇 개의 실시 형태를 설명했지만, 이들 실시 형태는 예로서만 제시한 것이며, 발명의 범위를 한정하도록 의도되지 않는다. 또한, 본 명세서에 설명된 신규한 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하며; 또한, 본 발명의 요지를 일탈하지 않는 범위에서, 본 명세서에 설명된 실시 형태로 다양한 생략, 치환 및 변경을 행할 수 있다. 첨부된 청구범위 및 그 균등물은 본 발명의 범위 및 요지에 포함되는 이들 실시 형태 또는 변형을 포함하도록 의도된다.
1, 2, 3: 박막 트랜지스터
CL: 제어선
DL: 디지트선
10: 유기 전계 발광층
12: 양극

Claims (20)

  1. 박막 트랜지스터로서,
    기판과,
    상기 기판의 일부 상에 제공되는 게이트 전극과,
    상기 게이트 전극을 덮는 제1 절연막과,
    상기 제1 절연막을 개재하여 상기 게이트 전극 상에 제공되는 산화물 반도체막과,
    상기 산화물 반도체막의 일부 상에 제공되는 제2 절연막과,
    상기 제2 절연막으로 덮이지 않은 상기 산화물 반도체막의 제1 부분에 접속된 소스 전극 및 상기 제2 절연막으로 덮이지 않은 상기 산화물 반도체막의 제2 부분에 접속된 드레인 전극을 포함하고,
    상기 산화물 반도체막은 In, Ga 및 Zn 중 적어도 하나의 원소를 포함하는 산화물 반도체를 포함하고,
    상기 제1 절연막 중에 포함되는 수소 농도는 5×1020atm/cm3 이상이고, 상기 제2 절연막 중에 포함되는 수소 농도는 1019atm/cm3 이하인, 박막 트랜지스터.
  2. 제1항에 있어서, 상기 산화물 반도체막은 인듐 갈륨 아연 산화물인, 박막 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 전극으로부터 상기 제1 절연막을 향하는 방향에서 보았을 때, 상기 게이트 전극의 적어도 일부는 상기 소스 전극과 상기 드레인 전극 사이에 배치되는, 박막 트랜지스터.
  4. 제1항에 있어서, 상기 제1 절연막은 이산화실리콘, 산질화실리콘 또는 질화실리콘을 포함하는, 박막 트랜지스터.
  5. 제1항에 있어서, 상기 제2 절연막의 내산성(acid resistance)은 상기 산화물 반도체막의 내산성보다 높은, 박막 트랜지스터.
  6. 제1항에 있어서, 상기 제2 절연막은 실리콘 산화막을 포함하는, 박막 트랜지스터.
  7. 제1항에 있어서, 상기 산화물 반도체막의 두께는 5nm 이상 50nm 이하인, 박막 트랜지스터.
  8. 표시 장치로서,
    기판과, 상기 기판의 일부 상에 제공되는 게이트 전극과, 상기 게이트 전극을 덮는 제1 절연막과, 상기 제1 절연막을 개재하여 상기 게이트 전극 상에 제공되는 산화물 반도체막과, 상기 산화물 반도체막의 일부 상에 제공되는 제2 절연막과, 상기 제2 절연막으로 덮이지 않은 상기 산화물 반도체막의 제1 부분에 접속된 소스 전극 및 상기 제2 절연막으로 덮이지 않은 상기 산화물 반도체막의 제2 부분에 접속된 드레인 전극을 포함하고, 상기 산화물 반도체막은 In, Ga 및 Zn 중 적어도 하나의 원소를 포함하는 산화물 반도체를 포함하고, 상기 제1 절연막 중에 포함되는 수소 농도가 5×1020atm/cm3 이상이고, 상기 제2 절연막 중에 포함되는 수소 농도가 1019atm/cm3 이하인 박막 트랜지스터와,
    상기 박막 트랜지스터의 상기 소스 전극 또는 상기 드레인 전극에 접속된 제1 전극과,
    상기 제1 전극과 대향하는 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 제공되는 표시층을 포함하는, 표시 장치.
  9. 제8항에 있어서, 상기 표시층은 유기 전계 발광층인, 표시 장치.
  10. 제8항에 있어서, 상기 기판은 투광성인, 표시 장치.
  11. 제8항에 있어서, 상기 기판은 글래스 기판 또는 플라스틱 기판인, 표시 장치.
  12. 제8항에 있어서, 상기 기판은 실리콘 기판 또는 스테인레스 기판인, 표시 장치.
  13. 제8항에 있어서, 상기 기판은 가요성을 갖는, 표시 장치.
  14. 박막 트랜지스터의 제조 방법으로서,
    기판의 일부 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 덮고, 5×1020atm/cm3 이상의 수소 농도를 포함하는 제1 절연막을 형성하는 공정과,
    In, Ga 및 Zn 중 적어도 하나의 원소를 포함하는 산화물 반도체를 이용하여 상기 제1 절연막 상에 상기 게이트 전극과 대향하도록 산화물 반도체막을 형성하는 공정과,
    상기 산화물 반도체막의 일부 상에, 1019atm/cm3 이하의 수소 농도를 포함하는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막으로 덮이지 않은 상기 산화물 반도체막의 제1 부분에 접속된 소스 전극 및 상기 제2 절연막으로 덮이지 않은 상기 산화물 반도체막의 제2 부분에 접속된 드레인 전극을 형성하는 공정을 포함하는, 박막 트랜지스터의 제조 방법.
  15. 제14항에 있어서, 상기 제1 절연막을 형성하는 공정은, 스퍼터링법을 이용하고, 상기 제1 절연막을 형성한 후에 160℃ 이상에서 어닐링함으로써 행해지는, 박막 트랜지스터의 제조 방법.
  16. 제14항에 있어서, 상기 제1 절연막을 형성하는 공정은, 수소를 0.5% 이상 10% 이하 포함하는 포밍 가스(foaming gas)를 이용하여 스퍼터링법에 의해 행해지는, 박막 트랜지스터의 제조 방법.
  17. 제16항에 있어서, 상기 포밍 가스는 질소와 수소를 포함하는 포밍 가스, 또는 아르곤, 산소 및 수소를 포함하는 포밍 가스인, 박막 트랜지스터의 제조 방법.
  18. 제14항에 있어서, 상기 제1 절연막을 형성하는 공정은, 스퍼터링법을 이용하여 성막한 후에 30분 이상 동안 어닐링 처리를 실시함으로써 행해지는, 박막 트랜지스터의 제조 방법.
  19. 제14항에 있어서, 상기 제1 절연막을 형성하는 공정은, CVD법을 이용하고, 산화 질소, 아르곤 및 실란을 포함하며 실란 농도가 0.5% 이상 10% 이하인 혼합 가스를 이용함으로써 행해지는, 박막 트랜지스터의 제조 방법.
  20. 제14항에 있어서, 상기 제2 절연막을 형성하는 공정은, 스퍼터링법을 이용하고, 진공도를 10-4Pa 이하로 설정함으로써 행해지는, 박막 트랜지스터의 제조 방법.
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