CN106098786A - 双栅电极氧化物薄膜晶体管及其制备方法 - Google Patents

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Abstract

本发明涉及一种双栅电极氧化物薄膜晶体管及其制造方法，该薄膜晶体管包括基板；形成于基板上方的底栅电极；形成于底栅电极上方的第一栅极绝缘层；形成于第一栅极绝缘层上方的半导体层；形成于半导体层上方的第二栅极绝缘层；形成于第二栅极绝缘层上方的顶栅电极；双栅电极氧化物薄膜晶体管还包括数据线，数据线与底栅电极或者数据线与顶栅电极处于同一金属层。上述薄膜晶体管的制备方法中，将数据线与底栅(或顶栅)电极共用同一金属层，且一次光刻实现图形化处理，从而减少光罩数量的使用，降低生产成本。另外，由于最终制得薄膜晶体管为双栅电极结构，能够增强薄膜晶体管的稳定性、提高其响应速度。

Description

双栅电极氧化物薄膜晶体管及其制备方法
技术领域
本发明涉及显示技术领域，具体是一种双栅电极氧化物薄膜晶体管及其制备方法。
背景技术
氧化物半导体的载流子迁移率是非晶硅的20-30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，使得超高分辨率在TFT-LCD中成为可能。因此，氧化物薄膜晶体管技术正逐渐成为下一代显示技术的有力竞争者。但是该技术应用于显示面板量产时存在一重要的制约因素——其稳定性不够，故具有更高稳定性的双栅电极结构被广泛关注。
双栅电极薄膜晶体管的结构一般是将有源层夹在两层栅电极介质中间，与只设有单栅电极结构的薄膜晶体管相比，双栅电极薄膜晶体管不仅具有复杂的结构更具有相对复杂的制备工艺，因此其成本也相对较高。由此可见，针对传统双栅电极薄膜晶体管的结构及制备方法进行改进和优化具有重大的研究意义和广泛的应用价值。
发明内容
为克服现有技术的不足，本发明的目的在于提供一种双栅电极氧化物薄膜晶体管及其制备方法，通过对双栅电极氧化物薄膜晶体管的结构及其制备方法进行优化和改进，来提高薄膜晶体管结构的稳定性、提升薄膜晶体管性能、优化工艺流程、降低生产成本。
本发明包括两个方面，第一个方面，本发明提供一种双栅电极氧化物薄膜晶体管，包括：
基板；形成于所述基板上方的底栅电极；形成于所述底栅电极上方的第一栅极绝缘层；形成于所述第一栅极绝缘层上方的半导体层；形成于所述半导体成上方的第二栅极绝缘层；形成于所述第二栅极绝缘层上方的顶栅电极；所述双栅电极氧化物薄膜晶体管还包括数据线，所述数据线与所述底栅电极或者所述数据线与所述顶栅电极处于同一金属层。
【数据线-底栅】可选地，所述数据线形成于所述基板上方，且所述数据线与所述底栅电极处于同一金属层。
【数据线-顶栅】可选地，所述数据线形成于所述第二栅极绝缘层上方，且所述数据线与所述顶栅电极处于同一金属层。
【源漏极】进一步地，所述双栅电极氧化物薄膜晶体管还包括分别形成于所述半导体层两侧的源极和漏极，所述源极和所述漏极是通过对所述半导体层进行等离子处理得到的。
【互联层+接触孔】进一步地，所述双栅电极氧化物薄膜晶体管还包括形成于所述顶栅电极上方的互联层，且所述互联层中形成有若干接触孔，各所述接触孔的位置分别对应于所述数据线、所述源极、所述漏极，且各所述接触孔分别使所述数据线上表面部分暴露、所述源极上表面部分暴露、所述漏极上表面部分暴露。
【ITO】进一步地，所述双栅电极氧化物薄膜晶体管还包括形成于所述互联层上方、所述接触孔中的ITO膜层，所述ITO膜层用于实现所述数据线与所述源极的互联，和/或用于实现所述漏极与所述ITO膜层的互联。
【具体】进一步地，所述ITO膜层包括第一ITO膜层和第二ITO膜层，所述第一ITO膜层将所述数据线与所述源极互联，所述第二ITO膜层与所述漏极互联。
【图形化】进一步地，所述底栅电极为图形化的底栅电极。
进一步地，所述顶栅电极为图形化的顶栅电极。
进一步地，所述半导体层为图形化的半导体层。
进一步地，所述数据线为图形化的数据线。
进一步地，所述第二ITO膜层为图形化的第二ITO膜层。
【材料】进一步地，所述第一栅极绝缘层选用SiOx或氧化铝薄膜。
进一步地，所述第二栅极绝缘层选用SiOx或氧化铝薄膜。
进一步地，所述半导体层选用非晶IGZO薄膜。
进一步地，所述互联层为SiOx薄膜、SiNx薄膜中的一种或两种的组合。
第二个方面，本发明提供一种上述双栅电极氧化物薄膜晶体管的制备方法，包括以下步骤：
准备一基板；
在所述基板上形成底栅电极；
在所述底栅电极上方形成第一栅极绝缘层；
在所述第一栅极绝缘层上方形成半导体层；
在所述半导体层上方形成第二栅极绝缘层；
在所述第二栅极绝缘层上方形成顶栅电极；
其中，所述双栅电极氧化物薄膜晶体管中还包括数据线，所述数据线与所述底栅电极或所述数据线与所述顶栅电极处于同一金属层。
【底栅电极-具体】进一步地，在本发明所述的制备方法中，在所述基板上形成底栅电极是在所述基板上形成第一金属层，对所述第一金属层进行图形化处理，得到图形化的底栅电极。
【数据线-底栅】进一步地，在本发明所述的制备方法中，在所述基板上形成底栅电极步骤是在所述基板上形成第一金属层，对所述第一金属层进行一次图形化处理，同时得到图形化的数据线和图形化的底栅电极，使所述数据线与所述底栅电极处于同一金属层且均位于所述基板上。
优选地，在本发明所述的制备方法中，对所述第一金属层进行图形化处理是采用一次光刻工艺进行图形化处理。
【半导体层-具体】进一步地，在本发明所述的制备方法中，在所述第一栅极绝缘层上方形成半导体层后，对所述半导体层进行图形化处理，得到图形化的半导体层，所述图形化的半导体层同时也对应于所述底栅电极上方。
优选地，在本发明所述的制备方法中，对所述半导体层进行图形化处理是采用光刻工艺进行图形化处理。
【顶栅电极-具体】进一步地，在本发明所述的制备方法中，在所述第二栅极绝缘层上方形成顶栅电极是在所述第二栅极绝缘层上方形成第二金属层，对所述第二金属层进行图形化处理，形成图形化的顶栅电极。
更进一步地，对所述第二金属层进行图形化处理是在所述第二金属层上涂布光阻，再依次进行曝光和显影步骤，形成顶栅电极图形。
【数据线-顶栅】进一步地，在本发明所述的制备方法中，在所述第二栅极绝缘层上方形成顶栅电极的同时也在所述第二栅极绝缘层上方形成所述数据线，且所述数据线与所述顶栅电极处于同一金属层。
更进一步地，在所述第二栅极绝缘层上方形成顶栅电极的同时也在所述第二栅极绝缘层上方形成所述数据线是在所述第二栅极绝缘层上形成第二金属层，对所述第二金属层进行一次图形化处理，同时得到图形化的数据线和图形化的顶栅电极。
更进一步地，对所述第二金属层进行图形化处理是在所述第二金属层上涂布光阻，再依次进行曝光和显影步骤，形成数据线图形和顶栅电极图形。
进一步地，在本发明所述的制备方法中，形成所述数据线图形和所述顶栅电极图形后，将未被所述光阻保护的所述第二金属层、未被所述光阻保护的所述第二栅极绝缘层去掉，再除去所述光阻。
优选地，采用干法刻蚀或湿法刻蚀将被所述光阻保护的所述第二金属层、未被所述光阻保护的所述第二栅极绝缘层去掉。
可选地，通过剥离的方法或者利用氧气进行等离子轰击的方法将所述光阻除去。
【源漏极】进一步地，在本发明所述的制备方法中，还包括以下步骤：以所述图形化的顶栅电极为保护层，对所述半导体层进行等离子处理，使处于所述图形化的顶栅电极保护范围之外的所述半导体层分别形成源极和漏极。
【源漏极-具体】进一步地，在本发明所述的制备方法中，所述等离子处理采用H2或Ar。
【互联层+接触孔】进一步地，在本发明所述的制备方法中，还包括以下步骤：在所述顶栅电极上方形成互联层，对所述互联层进行图形化处理，在所述互联层中形成若干接触孔，各所述接触孔的位置分别对应于所述数据线、所述源极、所述漏极，且各所述接触孔分别使所述数据线上表面部分暴露、所述源极上表面部分暴露、所述漏极上表面部分暴露。
【ITO】进一步地，在本发明所述的制备方法中，还包括以下步骤：在所述互联层、所述接触孔中形成ITO膜层，对所述ITO膜层进行图形化处理，使所述ITO膜层将所述数据线与所述源极互联，和/或使所述ITO膜层与所述漏极互联。
【具体】进一步地，在本发明所述的制备方法中，对所述ITO膜层进行图形化处理是采用光刻工艺使所述ITO膜层形成第一ITO膜层和第二ITO膜层，所述第一ITO膜层将所述数据线与所述源极互联，所述第二ITO膜层与所述漏极互联。
【材料】进一步地，在本发明所述的制备方法中，所述第一栅极绝缘层选用SiOx薄膜。
进一步地，在本发明所述的制备方法中，所述第二栅极绝缘层选用SiOx薄膜。
进一步地，在本发明所述的制备方法中，所述半导体层选用非晶IGZO薄膜。
进一步地，在本发明所述的制备方法中，所述互联层为SiOx薄膜、SiNx薄膜中的一种或两种的组合。
与现有技术相比，本发明的有益效果如下：
一方面，在本发明的制备方法中，数据线与底栅(或者顶栅)电极选用同一金属层，且二者通过一次光刻工艺进行图形化处理即可得到，因此能够简化双栅电极氧化物薄膜晶体管制备工艺的步骤、减少对光罩数量的使用。另外，在使数据线与源极互联、像素电极与漏极互联的步骤中，也仅沉积了一层ITO膜层，并通过一次光刻工艺进行图形化处理，即可实现上述膜层结构之间的连接，同样也起到简化制备工艺步骤、减少光罩数量的使用。减少光罩数量，一方面能够降低生产成本，另一方面也简化了制备方法的步骤，有助于提高生产效率。最后，本发明中通过光刻工艺对相应膜层结构进行图形化处理时，所采用的光罩为普通光罩，而非半色调光罩，由于采用半色调光罩的成本以及工艺过程要比普通光罩复杂得多，故本发明中采用普通光罩的技术方案能够更有效地降低生产成本及工艺复杂程度。
另一方面，通过本发明制备方法所得到氧化物薄膜晶体管为双栅电极结构，这种结构中的底栅电极与顶栅电极具有相反电场，能够减少非晶IGZO薄膜内部缺陷向沟道扩散，进而增强采用非晶IGZO薄膜作为半导体层的薄膜晶体管的电性稳定性。此外，在本发明的薄膜晶体管结构中，源极、漏极与栅极之间重叠部分较少，可减少薄膜晶体管的本征电容，进而减少RC时延、提高薄膜晶体管的响应速度。
附图说明
图1是实施例一双栅电极氧化物薄膜晶体管的结构示意图。
图2A至图2I是实施例一双栅电极氧化物薄膜晶体管制备方法的工艺流程。
图3是实施例二双栅电极氧化物薄膜晶体管的结构示意图。
图4A至图4I是实施例二双栅电极氧化物薄膜晶体管制备方法的工艺流程。
具体实施方式
实施例一
本实施例提供一种双栅电极氧化物薄膜晶体管，如图1所示，包括以下结构:
位于底部的基板1；
形成于基板1上方且处于同一层的图形化的数据线2和图形化的底栅电极31，其中数据线2位于基板1上方的左侧区域内，底栅电极31位于基板1上方的右侧区域内；
形成于图形化的数据线2、图形化的底栅电极31、基板1上方的第一栅极绝缘层41，该第一栅极绝缘层41选用SiOx薄膜作为底栅电极31的绝缘层；
形成于第一栅极绝缘层41上方且同时也对应设于底栅电极31上方的图形化的半导体层5，该半导体层选用非晶IGZO薄膜；
分别形成于半导体层5左侧的源极61和形成于半导体层5右侧的漏极62，该源极61和漏极62均是通过对半导体层5进行等离子处理后形成的，由于对半导体层进行等离子处理能够提高半导体层的导电率，因此形成了源极61和漏极62；
形成于半导体层5上方的第二栅极绝缘层42，该第二栅极绝缘层选用SiOx薄膜；
形成于第二栅极绝缘层42上方的图形化的顶栅电极32；
形成于第一栅极绝缘层41、源极61、漏极62、顶栅电极32的上方的互联层7，该互联层7中形成有使数据线2上表面部分暴露的第一接触孔81、使源极61上表面部分暴露的第二接触孔82、使漏极62上表面部分暴露的第三接触孔83，其中第一接触孔81也同时形成于第一栅极绝缘层41中，以使数据线2上表面部分暴露；
形成于互联层7上方以及第一接触孔81、第二接触孔82、第三接触孔83中的ITO膜层，该ITO膜层经过图形化处理后，形成第一ITO膜层91和第二ITO膜层92，且该第二ITO膜层92为像素电极；其中第一ITO膜层91用于将数据线2与源极61互联，第二ITO膜层92与漏极62互联。
在本实施例的双栅电极氧化物薄膜晶体管中，底栅电极与顶栅电极具有相反电场，能够减少非晶IGZO薄膜内部缺陷向沟道扩散，进而增强采用非晶IGZO薄膜作为半导体层的薄膜晶体管的稳定性。此外，在本实施例的薄膜晶体管结构中，源极、漏极与栅极之间重叠部分较少，可减少薄膜晶体管的本征电容，进而减少RC时延、提高薄膜晶体管的响应速度。
本实施例还提供一种上述双栅电极氧化物薄膜晶体管的制备方法，包括以下步骤：
如图2A所示，准备一基板1，基于物理气相沉积方法在基板1上沉积第一金属层，通过一次光刻工艺对第一金属层进行图形化处理，同时构建形成图形化的数据线2和底栅电极31。
在本实施例中，光刻工艺是指如下工艺流程：在待进行图形化处理的膜层上涂布光阻，并依次进行曝光、显影、刻蚀、去光阻，最终实现对相应膜层的图形化处理。其中，曝光所采用的光罩为普通光罩即可，而无需采用成本相对更高的半色调光罩。
如图2B所示，基于化学气相沉积方法在图形化的数据线2、图形化的底栅电极31、基板1的上方沉积第一栅极绝缘层41，该第一栅极绝缘层选用SiOx薄膜作为底栅电极的绝缘层。
如图2C所示，基于物理气相沉积方法在第一栅极绝缘层41上方沉积非晶IGZO薄膜作为半导体层5，然后通过光刻工艺对半导体层5进行图形化处理，形成图形化的半导体层5，该图形化的半导体层5同时也对应于底栅电极31上方；
如图2D所示，基于化学气相沉积方法在图形化的半导体层5、第一栅极绝缘层41上沉积第二栅极绝缘层42，该第二栅极绝缘层选用SiOx薄膜。
如图2E所示，基于物理气相沉积方法在第二栅极绝缘层42上沉积形成第二金属层，对第二金属层进行图形化处理，具体为：在第二金属层上涂布光阻(图未示)，再依次进行曝光和显影步骤，形成顶栅电极32的图形；如图2F所示，然后通过干法刻蚀或湿法刻蚀将未被光阻保护的第二金属层以及未被光阻保护的第二栅极绝缘层42去掉；接着，通过剥离的方法或者利用氧气进行等离子轰击的方法将光阻除去。由此，得到图形化的顶栅电极32，同时也去掉了第二栅极绝缘层42的多余部分。
如图2G所示，以顶栅电极32为保护层，对于处于顶栅电极32的保护范围之外的图形化的半导体层5进行H2或Ar等离子处理，使暴露在顶栅电极保护范围之外的半导体层的电导率提高，从而形成源极61和漏极62。
如图2H所示，基于化学气相沉积方法在第一栅极绝缘层41、源极61、漏极62、顶栅电极32的上方沉积形成互联层7，该互联层选用SiOx薄膜；通过光刻工艺对互联层7进行处理，使互联层7中形成第一接触孔81、第二接触孔82和第三接触孔83，其中第一接触孔81连通至数据线2，使数据线2上表面部分暴露，第二接触孔82连通至源极61，使源极61上表面部分暴露，第三接触孔83连通至漏极62，使漏极62上表面部分暴露。
另外，在本实施例中，互联层还可以选用SiNx薄膜、SiOx与SiNx组合形成的薄膜。当互联层选用SiNx薄膜时，则无需进行上述“以顶栅电极32为保护层，对于处于顶栅电极32的保护范围之外的图形化的半导体层5进行H2或Ar等离子处理，使暴露在顶栅电极保护范围之外的半导体层的电导率提高，从而形成源极61和漏极62”的步骤。
如图2I所示，在互联层7上方以及第一接触孔81、第二接触孔82、第三接触孔83中沉积ITO膜层，通过一次光刻工艺对ITO膜层进行图形化处理，形成第一ITO膜层91和第二ITO膜层92，第二ITO膜层作为像素电极。其中，第一ITO膜层91用于将数据线2与源极61互联，第二ITO膜层92与漏极62互联。
在本实施例中，数据线与底栅电极选用同一金属层，且二者通过一次光刻工艺进行图形化处理即可得到，因此能够简化双栅电极氧化物薄膜晶体管制备工艺的步骤、减少对光罩数量的使用。另外，在使数据线与源极互联、像素电极与漏极互联的步骤中，也仅沉积了一层ITO膜层，并通过一次光刻工艺进行图形化处理，即可实现上述膜层结构之间的连接，同样也起到简化制备工艺步骤、减少光罩数量的使用。减少光罩数量，一方面能够降低生产成本，另一方面也简化了制备方法的步骤，有助于提高生产效率。最后，本实施例中通过光刻工艺对相应膜层结构进行图形化处理时，所采用的光罩为普通光罩，而非半色调光罩，由于采用半色调光罩的成本以及工艺过程要比普通光罩复杂得多，故本实施例中采用普通光罩的技术方案能够更有效地降低生产成本及工艺复杂程度。
实施例二
本实施例提供一种双栅电极氧化物薄膜晶体管，如图3所示，包括以下结构:
位于底部的基板1；
形成于基板1上方的图形化的底栅电极31，该底栅电极31位于基板1上方的右侧区域内；
形成于基板1、图形化的底栅电极31上方的第一栅极绝缘层41，该第一栅极绝缘层41选用SiOx薄膜作为底栅电极31的绝缘层；
形成于第一栅极绝缘层41上方且同时也对应设于底栅电极31上方的图形化的半导体层5，该半导体层选用非晶IGZO薄膜；
分别形成于所述半导体层左侧的源极61和右侧的漏极62，该源极61和漏极62均是通过对半导体层进行等离子处理后形成的，由于对半导体层进行等离子处理能够提高半导体层的导电率，因此形成了源极和漏极；
形成于半导体层5、第一栅极绝缘层41上方的第二栅极绝缘层42，该第二栅极绝缘层选用SiOx薄膜；可以理解的是，在本实施例中，第二栅极绝缘层包括两个部分，第一部分是形成于半导体层5上方且位于基板1上方右侧区域的第二栅极绝缘层，第二部分是形成于第一栅极绝缘层41且位于基板1上方左侧区域的第二栅极绝缘层，二者虽然都是第二栅极绝缘层，但所处区域并不相同，在各第二栅极绝缘层上方设置的膜层结构也不相同；
形成于第二栅极绝缘层42上方且处于同一层的图形化的顶栅电极32和图形化的数据线2，其中顶栅电极32处于基板1上方右侧区域内，数据线2处于基板1上方左侧区域内；
形成于第一栅极绝缘层41、源极61、漏极62、顶栅电极32、数据线2的上方的互联层7，该互联层7中形成有使数据线上表面部分暴露的第一接触孔81、使源极61上表面部分暴露的第二接触孔82、使漏极62上表面部分暴露的第三接触孔83，其中第一接触孔81也同时形成于第一栅极绝缘层41中，以使数据线2上表面部分暴露；
形成于互联层7上方以及第一接触孔81、第二接触孔82、第三接触孔83中的ITO膜层，该ITO膜层经过图形化处理后，形成第一ITO膜层91和第二ITO膜层92，第二ITO膜层为像素电极；其中第一ITO膜层91用于将数据线2与源极61互联，第二ITO膜层92与漏极62互联。
在本实施例的双栅电极氧化物薄膜晶体管中，底栅电极与顶栅电极具有相反电场，能够减少非晶IGZO薄膜内部缺陷向沟道扩散，进而增强采用非晶IGZO薄膜作为半导体层的薄膜晶体管的稳定性。此外，在本实施例的薄膜晶体管结构中，源极、漏极与栅极之间重叠部分较少，可减少薄膜晶体管的本征电容，进而减少RC时延、提高薄膜晶体管的响应速度。
本实施例还提供一种上述双栅电极氧化物薄膜晶体管的制备方法，包括以下步骤：
如图4A所示，准备一基板1，基于物理气相沉积方法在基板1上沉积第一金属层，通过光刻工艺对第一金属层进行图形化处理，构建形成图形化的底栅电极31。
在本实施例中，光刻工艺是指如下工艺流程：在待进行图形化处理的膜层上涂布光阻，并依次进行曝光、显影、刻蚀、去光阻，最终实现对相应膜层的图形化处理。其中，曝光所采用的光罩为普通光罩即可。
如图4B所示，基于化学气相沉积方法在图形化的底栅电极31、基板1的上方沉积第一栅极绝缘层41，该第一栅极绝缘层选用SiOx薄膜作为底栅电极的绝缘层。
如图4C所示，基于物理气相沉积方法在第一栅极绝缘层41上方沉积非晶IGZO薄膜作为半导体层5，然后通过光刻工艺对半导体层5进行图形化处理，形成图形化的半导体层5，该图形化的半导体层5同时也对应于底栅电极31上方；
如图4D所示，基于化学气相沉积方法在图形化的半导体层5、第一栅极绝缘层上沉积第二栅极绝缘层42，该第二栅极绝缘层选用SiOx薄膜。
如图4E所示，基于物理气相沉积方法在第二栅极绝缘层42上沉积形成第二金属层，并对第二金属层进行一次图形化处理，具体为：在第二金属层上涂布光阻(图未示)，再依次进行曝光和显影步骤，同时形成数据线2的图形和顶栅电极32的图形，其中数据线2的图形位于基板上方左侧区域、顶栅电极32的图形位于基板上方右侧区域；如图4F所示，然后通过干法刻蚀或湿法刻蚀将未被光阻保护的第二金属层以及未被光阻保护的第二栅极绝缘层去掉；接着，通过剥离的方法或者利用氧气进行等离子轰击的方法将光阻除去。由此，在经过一次图形化处理同时得到图形化的数据线和图形化的顶栅电极，并且也去掉的第二栅极绝缘层的多余部分。
如图4G所示，以顶栅电极32为保护层，对于处于顶栅电极32的保护范围之外的图形化的半导体层5进行H2或Ar等离子处理，使暴露在顶栅电极保护范围之外的半导体层的电导率提高，从而形成源极61和漏极62。
如图4H所示，基于化学气相沉积方法在第一栅极绝缘层41、源极61、漏极62、顶栅电极32、数据线2的上方沉积形成互联层7，该互联层选用SiOx薄膜；通过光刻工艺对互联层7进行处理，使互联层7中形成第一接触孔81、第二接触孔82和第三接触孔83，其中第一接触孔81连通至数据线2，使数据线2上表面部分暴露，第二接触孔82连通至源极61，使源极61上表面部分暴露，第三接触孔83连通至漏极62，使漏极62上表面部分暴露。
另外，在本实施例中，互联层还可以选用SiNx薄膜、SiOx与SiNx组合形成的薄膜。当互联层选用SiNx薄膜时，则无需进行上述“以顶栅电极32为保护层，对于处于顶栅电极32的保护范围之外的图形化的半导体层5进行H2或Ar等离子处理，使暴露在顶栅电极保护范围之外的半导体层的电导率提高，从而形成源极61和漏极62”的步骤。
如图2I所示，在互联层7上方以及第一接触孔81、第二接触孔82、第三接触孔83中沉积ITO膜层，通过一次光刻工艺对ITO膜层进行图形化处理，形成第一ITO膜层91和第二ITO膜层92，该第二ITO膜层为像素电极。其中，第一ITO膜层91用于将数据线2与源极61互联，第二ITO膜层92与漏极62互联。
在本实施例中，数据线与顶栅电极选用同一金属层，且二者通过一次光刻工艺进行图形化处理即可得到，因此能够简化双栅电极氧化物薄膜晶体管制备工艺的步骤、减少对光罩数量的使用。另外，在使数据线与源极互联、像素电极与漏极互联的步骤中，也仅沉积了一层ITO膜层，并通过一次光刻工艺进行图形化处理，即可实现上述膜层结构之间的连接，同样也起到简化制备工艺步骤、减少光罩数量的使用。减少光罩数量，一方面能够降低生产成本，另一方面也简化了制备方法的步骤，有助于提高生产效率。最后，本实施例中通过光刻工艺对相应膜层结构进行图形化处理时，所采用的光罩为普通光罩，而非半色调光罩，由于采用半色调光罩的成本以及工艺过程要比普通光罩复杂得多，故本实施例中采用普通光罩的技术方案能够更有效地降低生产成本及工艺复杂程度。
以上仅对双栅电极氧化物薄膜晶体管的主体结构进行了说明，该双栅电极氧化物薄膜晶体管还可以包括其它常规的功能结构，在本发明中不再一一赘述。
以上所述为本发明的具体实施方式，其目的是为了清楚说明本发明而作的举例，并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (10)

1.一种双栅电极氧化物薄膜晶体管，其特征在于，所述双栅电极氧化物薄膜晶体管包括：基板；形成于所述基板上方的底栅电极；形成于所述底栅电极上方的第一栅极绝缘层；形成于所述第一栅极绝缘层上方的半导体层；形成于所述半导体成上方的第二栅极绝缘层；形成于所述第二栅极绝缘层上方的顶栅电极；所述双栅电极氧化物薄膜晶体管还包括数据线，所述数据线与所述底栅电极或者所述数据线与所述顶栅电极处于同一金属层。
2.如权利要求1所述的双栅电极氧化物薄膜晶体管，其特征在于：所述数据线形成于所述基板上方，且所述数据线与所述底栅电极处于同一金属层；或者所述数据线形成于所述第二栅极绝缘层上方，且所述数据线与所述顶栅电极处于同一金属层。
3.如权利要求1-2任一项所述的双栅电极氧化物薄膜晶体管，其特征在于：所述双栅电极氧化物薄膜晶体管还包括分别形成于所述半导体层两侧的源极和漏极，所述源极和所述漏极是通过对所述半导体层进行等离子处理得到的。
4.如权利要求3所述的双栅电极氧化物薄膜晶体管，其特征在于：所述双栅电极氧化物薄膜晶体管还包括形成于所述顶栅电极上方的互联层，且所述互联层中形成有若干接触孔，各所述接触孔的位置分别对应于所述数据线、所述源极、所述漏极，且各所述接触孔分别使所述数据线上表面部分暴露、所述源极上表面部分暴露、所述漏极上表面部分暴露。
5.如权利要求4所述的双栅电极氧化物薄膜晶体管，其特征在于：所述双栅电极氧化物薄膜晶体管还包括形成于所述互联层上方、所述接触孔中的ITO膜层，所述ITO膜层用于实现所述数据线与所述源极的互联，和/或用于实现所述漏极与所述ITO膜层的互联。
6.一种双栅电极氧化物薄膜晶体管的制备方法，其特征在于，包括以下步骤：准备一基板；在所述基板上形成底栅电极；在所述底栅电极上方形成第一栅极绝缘层；在所述第一栅极绝缘层上方形成半导体层；在所述半导体层上方形成第二栅极绝缘层；在所述第二栅极绝缘层上方形成顶栅电极；
其中，所述双栅电极氧化物薄膜晶体管中还包括数据线，所述数据线与所述底栅电极或所述数据线与所述顶栅电极处于同一金属层。
7.如权利要求6所述的制备方法，其特征在于：在所述基板上形成底栅电极步骤是在所述基板上形成第一金属层，对所述第一金属层进行图形化处理，得到图形化的底栅电极。
8.如权利要求6所述的制备方法，其特征在于：在所述基板上形成底栅电极步骤是在所述基板上形成第一金属层，对所述第一金属层进行一次图形化处理，同时得到图形化的数据线和图形化的底栅电极，使所述数据线与所述底栅电极处于同一金属层且均位于所述基板上。
9.如权利要求7所述的制备方法，其特征在于：在所述第二栅极绝缘层上方形成顶栅电极的同时也在所述第二栅极绝缘层上方形成所述数据线，且所述数据线与所述顶栅电极处于同一金属层。
10.如权利要求9所述的制备方法，其特征在于：在所述第二栅极绝缘层上方形成顶栅电极的同时也在所述第二栅极绝缘层上方形成所述数据线是在所述第二栅极绝缘层上形成第二金属层，对所述第二金属层进行一次图形化处理，同时得到图形化的数据线和图形化的顶栅电极。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107195634A (zh) * 2017-05-12 2017-09-22 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法
CN108538860A (zh) * 2018-04-27 2018-09-14 武汉华星光电技术有限公司 顶栅型非晶硅tft基板的制作方法
CN110071145A (zh) * 2019-04-08 2019-07-30 深圳市华星光电半导体显示技术有限公司 显示面板和电子设备
US10585320B2 (en) 2018-02-09 2020-03-10 Boe Technology Group Co., Ltd. Array substrate and driving method and manufacturing method thereof
CN111048592A (zh) * 2019-11-19 2020-04-21 福建华佳彩有限公司 一种薄膜场效应晶体管结构及制作方法
CN111710725A (zh) * 2020-06-10 2020-09-25 深圳市华星光电半导体显示技术有限公司 双栅电极金属氧化物薄膜晶体管及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102691132B1 (ko) * 2016-10-31 2024-08-01 엘지디스플레이 주식회사 액정표시장치
CN106842751B (zh) * 2017-04-11 2020-06-23 京东方科技集团股份有限公司 阵列基板及其修复方法、显示装置
KR102663028B1 (ko) * 2020-11-12 2024-05-07 엘지디스플레이 주식회사 표시패널과 이를 이용한 표시장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101029A (ja) * 2001-09-20 2003-04-04 Casio Comput Co Ltd 薄膜トランジスタ、フォトセンサ及びその製造方法
CN202084546U (zh) * 2011-04-18 2011-12-21 上海丽恒光微电子科技有限公司 Tft基板、显示装置
CN102640292A (zh) * 2009-11-27 2012-08-15 株式会社半导体能源研究所 半导体装置和及其制造方法
CN102651338A (zh) * 2011-02-24 2012-08-29 财团法人交大思源基金会 具有晶体管的半导体元件及其制法
CN102655165A (zh) * 2011-03-28 2012-09-05 京东方科技集团股份有限公司 一种非晶氧化物薄膜晶体管及其制作方法、显示面板
CN103022143A (zh) * 2011-09-27 2013-04-03 株式会社东芝 薄膜晶体管、用于制造该薄膜晶体管的方法、以及显示设备
CN203085533U (zh) * 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
CN103296090A (zh) * 2012-12-28 2013-09-11 昆山工研院新型平板显示技术中心有限公司 一种金属氧化物薄膜晶体管及其制备方法
CN103314431A (zh) * 2010-09-29 2013-09-18 葛迪恩实业公司 制造氧化物薄膜晶体管阵列的方法和结合其的装置
CN203250095U (zh) * 2013-05-30 2013-10-23 京东方科技集团股份有限公司 阵列基板及显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4032443B2 (ja) * 1996-10-09 2008-01-16 セイコーエプソン株式会社 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置
KR102294507B1 (ko) * 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20150061302A (ko) * 2013-11-27 2015-06-04 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101029A (ja) * 2001-09-20 2003-04-04 Casio Comput Co Ltd 薄膜トランジスタ、フォトセンサ及びその製造方法
CN102640292A (zh) * 2009-11-27 2012-08-15 株式会社半导体能源研究所 半导体装置和及其制造方法
CN103314431A (zh) * 2010-09-29 2013-09-18 葛迪恩实业公司 制造氧化物薄膜晶体管阵列的方法和结合其的装置
CN102651338A (zh) * 2011-02-24 2012-08-29 财团法人交大思源基金会 具有晶体管的半导体元件及其制法
CN102655165A (zh) * 2011-03-28 2012-09-05 京东方科技集团股份有限公司 一种非晶氧化物薄膜晶体管及其制作方法、显示面板
CN202084546U (zh) * 2011-04-18 2011-12-21 上海丽恒光微电子科技有限公司 Tft基板、显示装置
CN103022143A (zh) * 2011-09-27 2013-04-03 株式会社东芝 薄膜晶体管、用于制造该薄膜晶体管的方法、以及显示设备
CN203085533U (zh) * 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
CN103296090A (zh) * 2012-12-28 2013-09-11 昆山工研院新型平板显示技术中心有限公司 一种金属氧化物薄膜晶体管及其制备方法
CN203250095U (zh) * 2013-05-30 2013-10-23 京东方科技集团股份有限公司 阵列基板及显示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107195634A (zh) * 2017-05-12 2017-09-22 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法
US10585320B2 (en) 2018-02-09 2020-03-10 Boe Technology Group Co., Ltd. Array substrate and driving method and manufacturing method thereof
CN108538860A (zh) * 2018-04-27 2018-09-14 武汉华星光电技术有限公司 顶栅型非晶硅tft基板的制作方法
CN108538860B (zh) * 2018-04-27 2021-06-25 武汉华星光电技术有限公司 顶栅型非晶硅tft基板的制作方法
CN110071145A (zh) * 2019-04-08 2019-07-30 深圳市华星光电半导体显示技术有限公司 显示面板和电子设备
WO2020206740A1 (zh) * 2019-04-08 2020-10-15 深圳市华星光电半导体显示技术有限公司 显示面板和电子设备
CN111048592A (zh) * 2019-11-19 2020-04-21 福建华佳彩有限公司 一种薄膜场效应晶体管结构及制作方法
CN111048592B (zh) * 2019-11-19 2022-10-25 福建华佳彩有限公司 一种薄膜场效应晶体管结构及制作方法
CN111710725A (zh) * 2020-06-10 2020-09-25 深圳市华星光电半导体显示技术有限公司 双栅电极金属氧化物薄膜晶体管及其制备方法

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