KR102663028B1 - 표시패널과 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 표시패널과 이를 이용한 표시장치에 관한 것이다. 이 표시패널은 하부 게이트 전극과, 절연층을 관통하는 콘택홀을 통해 하부 게이트 전극과 연결되는 상부 전극을 포함한 구동 소자를 포함한다.

Description

표시패널과 이를 이용한 표시장치{DISPLAY PANEL AND DISPLAY DEVICE USING THE SAME}
본 발명은 표시패널과 이를 이용한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.
유기 발광 표시장치의 픽셀들 각각은 발광 소자를 구동하는 구동 소자를 포함한다. 구동 소자는 게이트-소스간 전압(Vgs)에 따라 발광 소자에 전류를 공급한다. 구동 소자의 전류 능력을 높이기 위한 다양한 방법이 시도되고 있다.
픽셀 어레이에 형성된 신호/전원 배선들 간의 기생 용량으로 인한 크로스토크(crosstalk)가 발생될 수 있다.
픽셀 회로는 금속층들과 절연층들을 포함한 복수의 박막층이 적층된 구조를 갖는다. 이러한 픽셀 회로에서 절연층을 관통하여 주요 노드들에서 금속층들, 또는 금속층과 반도체층을 연결하는 많은 콘택홀들로 인하여 픽셀들의 개구율을 넓히기 위한 설계가 어렵다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
특히, 본 발명은 구동 소자의 전류 능력을 향상시키고 크로스토크를 방지하고 필요한 콘택홀의 개수를 줄일 수 이는 표시패널과 이를 이용한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시패널은 제1 금속층; 상기 제1 금속층을 덮는 제1 절연층; 상기 제1 절연층 상에 배치된 반도체층; 상기 반도체층을 덮도록 상기 제1 절연층 상에 배치된 제2 절연층; 및 상기 제2 절연층 상에 배치된 제2 금속층을 포함한다.
상기 제1 금속층은 구동 소자의 하부 게이트 전극을 포함한다.
상기 제2 금속층은 상기 제2 절연층과 상기 제1 절연층을 관통하는 제1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상기 구동 소자의 상부 전극을 포함한다.
상기 반도체층은 상기 상부 게이트 전극 및 상기 하부 게이트 전극과 중첩되는 상기 구동 소자의 반도체 채널을 포함한다.
본 발명의 다른 실시예에 따른 표시패널은 발광 소자에 전류를 공급하는 구동 소자; 게이트 라인으로부터의 게이트 신호에 응답하여 데이터 전압이 인가되는 데이터 라인을 상기 구동 소자의 게이트 전극에 연결하는 제1 스위치 소자; 상기 게이트 신호에 응답하여 픽셀 구동 전압 보다 낮은 기준 전압을 상기 구동 소자의 소스 전극에 인가하는 제2 스위치 소자; 및 상기 구동 소자의 게이트 전극과 상기 구동 소자의 소스 전극 사이에 연결된 커패시터를 포함한다.
상기 구동 소자의 게이트 전극은 반도체 채널을 포함한 반도체층을 사이에 두고 중첩된 상부 게이트 전극 및 하부 게이트 전극을 포함한다.
상기 상부 게이트 전극은 상기 하부 게이트 전극과 상기 반도체층 사이의 제1 절연층과, 상기 상부 게이트 전극과 상기 반도체층 사이의 제2 절연층을 관통하는 제1 콘택홀을 통해 상기 하부 게이트 전극에 접촉한다.
상기 발광 소자의 애노드 전극은 상기 구동 소자 및 상기 스위치 소자들을 덮는 제3 절연층과, 상기 제3 절연층 위에 배치된 평탄화층을 관통하는 제2 콘택홀을 통해 상기 반도체층에 접촉된다.
본 발명은 발광 소자를 구동하는 구동 소자의 게이트 전극을 더블 게이트(Double Gate)로 구현하여 구동 소자의 전류 능력을 향상시킬 수 있다.
본 발명은 픽셀 회로의 평면 및 단면 구조를 최적화하여 픽셀 회로의 주요 노드들을 연결하는 콘택홀들의 개수를 줄일 수 있다. 그 결과, 본 발명은 픽셀 회로에 배치되는 콘택홀들로 인한 개구율 손실을 줄일 수 있다.
본 발명은 구동 소자의 하부 게이트 전극과 데이터 라인 사이에 애노드 전극에 의해 덮여지는 슬릿을 형성함으로써 이웃한 하부 게이트 전극과 데이터 라인 간의 기생 용량을 제거하여 크로스토크를 방지할 수 있다.
본 발명은 구동 소자의 하부 게이트 전극과 전원 라인 사이에 슬릿을 형성함으로써 이웃한 하부 게이트 전극과 전원 라인 사이의 단락(short circuit)을 방지하고 기생 용량을 줄일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 설명하는 블록도이다.
도 2는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 3은 본 발명의 실시예에 따른 표시장치에서 픽셀 회로의 단면 구조를 개략적으로 보여 주는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널에서 한 서브 픽셀의 픽셀 회로를 보여 주는 평면도이다.
도 5는 도 4에서 선 "Ⅰ-Ⅰ'"을 따라 절취하여 픽셀 회로의 단면 구조를 보여 주는 단면도이다.
도 6은 도 4에 도시된 제1 금속층의 패턴을 보여 주는 평면도이다.
도 7은 도 4에 도시된 반도체층 및 제3 금속층의 패턴들을 보여 주는 평면도이다.
도 8은 도 4에 도시된 제2 금속층의 패턴들을 보여 주는 평면도이다.
도 9는 도 4에 도시된 발광 소자의 애노드 전극을 보여 주는 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시패널에서 한 서브 픽셀의 픽셀 회로를 보여 주는 평면도이다.
도 11은 도 10에서 선 "Ⅱ-Ⅱ'"을 따라 절취하여 픽셀 회로의 단면 구조를 보여 주는 단면도이다.
도 12는 도 10에 도시된 제1 금속층(ML1)의 패턴들을 보여 주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 픽셀 회로는 픽셀 어레이 상에 형성되는 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 또는 n 채널 트랜지스터로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
픽셀 회로의 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 표시장치는 외부 보상 회로를 포함할 수 있다. 외부 보상 회로는 픽셀 회로들 각각에 센싱용 스위치 소자와, 이 스위치 소자에 연결된 REF 라인(또는 센싱 라인)을 통해 구동 소자의 문턱 전압 및/또는 이동도를 센싱하여 외부의 보상부로 전송한다. 보상부는 서브 픽셀들 각각의 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상한다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 표시장치는 표시패널(10)과, 표시패널(10)의 픽셀들에 픽셀 데이터를 기입하기 위한 표시패널 구동부를 포함한다.
표시패널 구동부는 데이터 구동부(12), 게이트 구동부(13), 및 타이밍 콘트롤러(11)를 포함한다.
표시패널(10)의 화면은 입력 영상이 표시되는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 복수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 복수의 게이트 라인(GL), 데이터 라인들(DL)과 나란한 복수의 REF 라인들(RL), 및 매트릭스 형태로 배치된 복수의 픽셀들(P)이 배치된다.
픽셀들(P) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 도 2에 도시된 픽셀 회로를 포함할 수 있다.
서브 픽셀들 각각은 데이터 전압이 공급되는 데이터 라인들(DL) 중 어느 하나에, 기준 전압(Vref)이 공급되는 REF 라인들(RL) 중 어느 하나에, 그리고 게이트 라인(GL)들 중 어느 하나에 연결된다. 또한, 서브 픽셀들 각각은 픽셀 구동 전압(EVDD)이 공급되는 VDD 라인(PL)에 연결되고, VSS 전극을 통해 저전위 전원 전압(EVSS)을 공급 받는다.
데이터 구동부(12)는 표시패널(10)의 데이터 라인들(DL)에 데이터 전압을 공급하는 데이터 채널부(20)와, 서브 픽셀들 각각의 픽셀 회로에 연결되어 픽셀 회로의 구동 특성을 실시간 센싱하는 센싱 채널부(30)를 포함한다.
데이터 채널부(20)는 채널들 각각에 배치된 복수의 디지털-아날로그 변환기(Digital to Analog converter: 이하 "DAC"라 함)를 포함한다. 데이터 채널부(20)의 DAC는 디스플레이 모드에서 타이밍 콘트롤러(11)로부터 입력되는 픽셀 데이터(DATA)를 계조별 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 데이터 채널부(20)는 센싱 모드에서 타이밍 콘트롤러(11)의 제어 하에 센싱용 데이터 전압(Vdata)을 출력한다. 데이터 채널부(20)의 채널들 각각으로부터 출력된 데이터 전압(Vdata)은 데이터 라인들(DL)에 직접 인가되거나 스위치부(40)를 통해 데이터 라인들(DL)에 인가될 수 있다.
표시패널(10)은 스위치부(40)를 더 포함할 수 있다. 스위치부(40)는 데이터 채널부(20)에서 데이터 전압이 출력되는 채널들과, 데이터 라인들(DL) 사이에 연결된 디멀티플렉서(Demultiplexer, DEMUX)를 포함할 수 있다. 디멀티플렉서는 데이터 채널부(20)의 채널들 각각으로부터 출력되는 데이터 전압을 둘 이상의 데이터 라인들(DL)에 시분할 분배함으로써 데이터 채널부(20)의 채널 개수를 줄일 수 있다.
센싱 채널부(30)는 REF 라인(RF)에 연결된 샘플링 회로 및 적분기와, 적분기의 출력 전압을 센싱 데이터(디지털 데이터)로 변환하는 아날로그-디지털 변환기(Analog to Digital Convertor: 이하 "ADC"라 함)를 포함한다. 센싱 데이터는 타이밍 콘트롤러(11)의 보상부로 전송된다.
게이트 구동부(13)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(10) 상의 베젤 영역(Bezel) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(13)는 타이밍 콘트롤러(11)의 제어 하에 게이트 신호를 게이트 라인들(GL)로 출력한다. 게이트 구동부(13)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호의 전압은 게이트 오프 전압과 게이트 온 전압 사이에서 스윙(swing)한다. 게이트 구동부(13)는 표시패널(10)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL)에 더블 피딩(double feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식은 양측의 게이트 구동부(13)가 타이밍 콘트롤러(11)의 제어 하에 동기되어 하나의 게이트 라인의 양측 끝단에 게이트 신호가 동시에 인가될 수 있다. 다른 실시예로, 게이트 구동부(13)는 표시패널(10)의 좌우측 베젤들 중 어느 일측에 배치되어 게이트 라인들(GL)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다.
타이밍 콘트롤러(11)는 센싱 채널부(30)로부터 수신된 센싱 데이터를 바탕으로 입력 영상의 픽셀 데이터를 변조하여 데이터 구동부(12)의 데이터 채널부(20)로 전송하고, 데이터 채널부(20)와 게이트 구동부(13)를 제어한다.
타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭(DCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.
타이밍 콘트롤러(11)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 데이터 구동부(12)와 게이트 구동부(13), 스위치부(40) 등의 동작 타이밍을 제어하기 위한 제어 신호(DDC, GDC)를 발생할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(11)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.
타이밍 콘트롤러(11)로부터 출력된 게이트 타이밍 제어 신호는 도면에서 생략된 레벨 시프터(level shifter)를 통해 그 전압 레벨이 시프트될 수 있다. 게이트 타이밍 신호는 스타트 펄스, 시프트 클럭 등을 포함할 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(gate low voltage)으로 변환하고, 게이트 타이밍 제어 신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(gate high voltage)으로 변환할 수 있다. 게이트 구동부(13)의 시프트 레지스터는 게이트 타이밍 제어 신호를 입력 받아 게이트 신호를 발생하고, 그 게이트 신호를 시프트한다.
타이밍 콘트롤러(11)는 서브 픽셀들 각각에서 구동 소자(DT)의 전기적 특성을 센싱하고 그에 따른 보상값을 업데이트하기 위한 센싱 모드와, 보상값이 반영된 입력 영상의 픽셀 데이터를 표시하기 위한 디스플레이 모드를 제어할 수 있다. 타이밍 콘트롤러(11)는 센싱 모드와 디스플레이 모드를 미리 정해진 시퀀스에 따라 분리하도록 표시패널 구동부(12, 13, 40)을 제어할 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 센싱 모드는 픽셀들에 입력 영상의 표시되는 디스플레이 모드의 수직 블랭크 기간에 수행되거나, 표시장치에 전원이 인가되기 시작하는 파워 온 시퀀스(Power on sequence) 기간에서 수행되거나, 표시장치의 전원이 차단된 후 전원이 완전히 방전되기 전의 파워 오프 시퀀스 파워 온 시퀀스(Power off sequence) 기간에서 수행될 수 있다. 수직 블랭크 기간은 입력 영상의 픽셀 데이터(DATA)가 픽셀들에 기입되지 않는 기간이다. 수직 블랭크 기간은 1 프레임 분량의 픽셀 데이터(DATA)가 기입되는 수직 액티브 구간들 사이마다 할당된다. 파워 온 시퀀스 기간은 표시장치의 전원이 인가되기 시작한 후 입력 영상이 픽셀 어레이(AA)에 표시될 때까지의 과도 기간을 포함한다. 파워 오프 시퀀스 기간은 픽셀들의 데이터 어드레싱(data addressing)이 끝난 후부터 표시장치의 전원이 완전히 차단될 될 때까지의 과도 기간을 포함한다.
타이밍 콘트롤러(11)의 보상부는 보상용 룩업 테이블(Look-up table)을 포함할 수 있다. 이 룩업 테이블에 서브 픽셀별로 구동 소자(DT)의 문턱 전압(Vth)과 이동도(μ)를 보상하기 위한 보상값들이 저장되어 있다. 보상부는 센싱 채널부(30)의 ADC로부터 수신된 센싱 데이터를 보상용 룩업 테이블에 입력하여 보상용 룩업 테이블로부터 출력된 보상값을 입력 영상의 픽셀 데이터에 더하거나 곱하여 픽셀 데이터를 변조함으로써 서브 픽셀들 각각에서 구동 소자(DT)의 전기적 특성 변화를 보상한다.
데이터 구동부(12)와 게이트 구동부(13)는 타이밍 콘트롤러(11)의 제어 하에 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 시간 만큼 변화가 없을 때 표시장치의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다.
표시장치는 전원부(50)를 더 포함한다. 전원부(50)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter), 프로그래머블 감마 IC(programmable gamma IC) 등을 포함할 수 있다. 전원부(50)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 표시패널 구동부와 표시패널(10)의 구동에 필요한 전원을 발생한다. 전원부(50)는 감마 기준 전압, 게이트 로우 전압, 게이트 하이 전압, 픽셀 구동 전압(EVDD), 저전위 전원 전압(EVSS), 기준 전압(REF) 등의 직류 전압을 출력할 수 있다. 게이트 신호의 펄스는 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙(swing)한다. 감마 기준 전압은 데이터 채널부(20)의 분압 회로에 인가된다. 분압 회로는 감마 기준 전압을 분압하여 계조별 감마 보상 전압을 출력한다. 계조별 감마 보상 전압은 데이터 채널부(20)의 DAC에 공급된다. 프로그래머블 감마 IC는 레지스터 설정값(register setting)에 따라 감마 기준 전압 각각의 전압 레벨을 변경할 수 있다.
픽셀 회로는 도 2에 도시된 바와 같이, 픽셀 데이터(DATA)의 데이터 전압이 공급되는 데이터 라인(DL), 기준 전압(REF)이 공급되는 REF 라인(RL), 및 게이트 신호(SCAN)가 공급되는 게이트 라인(GL)에 연결된다. 기준 전압(REF)은 픽셀 구동 전압(EVDD) 보다 낮고 저전위 전원 전압(EVSS) 이하의 직류 전압으로 설정될 수 있다.
픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자들(ST1, ST2) 각각은 트랜지스터로 구현될 수 있다.
발광 소자(OLED)는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)는 구동 소자(DT)의 소스 전극에 연결된 제3 노드(Ns)와, 저전위 전원 전압(EVSS)이 인가되는 VSS 전극 사이에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 의해 발생되는 전류에 의해 구동되어 발광된다.
구동 소자(DT)는 제1 노드(Ng)에 연결된 게이트 전극, 제2 노드(Nd)에 연결된 드레인 전극, 및 제3 노드(Ns)에 연결된 소스 전극을 포함한다. 구동 소자(DT)의 소스 전극은 제3 노드(Ns)를 통해 발광 소자(OLED)의 애노드 전극에 연결된다. 구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 인가되는 전류량을 조절하여 발광 소자(OLED)를 구동한다. 픽셀 구동 전압(EVDD)은 구동 소자(DT)의 드레인 전극에 인가될 수 있다.
제1 스위치 소자(ST1)는 게이트 라인(GL)과 연결된 게이트 전극, 데이터 라인(DL)에 연결된 드레인 전극, 및 제1 노드(Ng)에 연결된 소스 전극을 포함한다. 제1 스위치 소자(ST1)는 게이트 라인(GL)으로부터의 게이트 신호(SCAN)의 펄스에 응답하여 턴-온(turn-on)된다. 제1 스위치 소자(ST1)가 턴-온될 때 픽셀 데이터(DATA)의 데이터 전압이 인가되는 데이터 라인(DL)이 제1 노드(Ng)에 연결되어 데이터 전압이 구동 소자(DT)의 게이트 전극과 스토리지 커패시터(Cst)에 인가된다.
제2 스위치 소자(ST2)는 게이트 라인(GL)에 연결된 게이트 전극, REF 라인(RL)에 연결된 드레인 전극, 및 제3 노드(Ns)에 연결된 소스 전극을 포함한다. 제2 스위치 소자(ST2)는 게이트 라인(GL)으로부터의 게이트 신호(SCAN)의 펄스에 응답하여 턴-온되어, REF 라인(RL)과 제3 노드(Ns)를 연결한다. 제2 스위치 소자(ST2)가 턴-온될 때, 기준 전압(REF)이 제3 노드(Ns)에 인가된다. 센싱 모드에서 제2 스위치 소자(ST2)가 턴-온될 때 제3 노드(Ns) 상에서 흐르는 전류에 의해 구동 소자(DT)의 전기적 특성이 센싱될 수 있다. REF 라인(RL)은 센싱 채널부(30)에 연결되어 제3 노드(Ns)를 통해 흐르는 전류가 센싱 채널부(30)에 공급된다.
스토리지 커패시터(Cst)는 제1 노드(Ng)와 제3 노드(Ns) 사이에 연결되어, 픽셀(P)의 발광 기간 동안 구동 소자(DT)의 게이트-소스 간 전압(Vgs)을 유지시킨다. 게이트-소스 간 전압(Vgs)이 클수록 발광 소자(OLED)에 흐르는 전류량이 증가하여 픽셀(P)의 휘도가 높아진다. 제1 노드(Ng)에 인가되는 전압 즉, 데이터 전압(Vdata)의 크기에 비례하여 픽셀(P)의 휘도가 높아진다.
구동 소자(DT)의 게이트 전극은 더블 게이트(Double) 구조로 구현될 수 있다. 더블 게이트 구조의 트랜지스터에서, 캐리어(carrier)는 반도체 채널의 양면에서 흐르기 때문에 캐리어의 이동도가 높아진다. 구동 소자(DT)는 포화영역 (saturation　region)에서 동작하여 발광 소자(OLED)에 전류를 공급한다. 구동 소자(DT)가 더블 게이트 구조로 구현되면, 포화 영역에서 동작할 때 싱글 게이트 구조에 비하여 구동 소자(DT)의 드레인-소스간에 흐르는 전류가 대략 3 배 상승할 수 있다.
스위치 소자들(ST1, ST2)은 싱글 게이트 구조 또는 더블 게이트 구조로 구현될 수 있다. 스위치 소자들(ST1, ST2)은 선형 영역(linear　region)에서 동작한다. 이러한 스위치 소자들(ST1, ST2)이 더블 게이트 구조로 구현되면 반도체 채널을 통해 흐르는 캐리어의 이동도가 상승한다. 스위치 소자들(ST1, ST2)이 선형 영역에서 동작하기 때문에 전류량이 대략 1.5 배 상승한다.
표시패널(100) 상에서 스위치 소자들(ST1, ST2)이 더블 게이트 구조로 제작되면, 게이트 라인과 스위치 소자들(ST1, ST2)에 연결된 기생 용량이 커질 수 있고, 제조 공정에서 선폭 분포의　편차 또는 CD(critical dimension) 편차에 더 취약하게 될 수 있다. 따라서, 스위치 소자들(ST1, ST2)의 전류 능력 개선 효과와, 선폭 편차로 인하여 픽셀들 간 게이트-드레인간 기생 용량(Cgd), 게이트-소스간 기생 용량(Cgs)의 불균일 등을 고려하여 스위치 소자들(ST1, ST2)은 싱글 게이트 구조 또는 더블 게이트 구조로 설계될 수 있다.
도 3은 본 발명의 실시예에 따른 표시장치에서 픽셀 회로의 단면 구조를 개략적으로 보여 주는 단면도이다.
도 3을 참조하면, 픽셀 회로의 단면 구조는 표시패널(10)의 기판 상에 배치된 제1 금속층(ML1), 제1 금속층(ML1)을 덮는 버퍼층(BUF), 버퍼층(BUF) 상에 배치된 반도체층(ACT), 반도체층(ACT)을 덮도록 버퍼층(BUF) 상에 배치된 게이트 절연층(GI), 및 게이트 절연층(GI) 상에 배치된 제2 금속층(ML2)을 포함한다.
버퍼층(BUF)과 게이트 절연층(GI)은 절연 재료 예를 들어, SiO2 및 SiNx 등의 무기 절연재료로 이루어진 절연층이다.
제1 금속층(ML)은 데이터 라인(DL), 트랜지스터(TFT)의 하부 게이트 전극(GE2), 커패시터(Cst)의 하부 전극(CE1), VDD 라인(PL), 및 REF 라인(RL) 등을 포함한다. 도 3에서 전원 라인들(PL, RL)은 생략되어 있다.
트랜지스터(TFT)의 하부 게이트 전극(GE2)은 트랜지스터(TFT)의 반도체 채널의 아래에 배치되어 그 반도체 채널에 빛이 조사되지 않도록 외부 광을 차단하는 광 차단층(Light shield layer) 역할을 겸한다.
트랜지스터(TFT)의 상부 게이트 전극(GE1)은 게이트 절연층(GI) 상에 배치된 제2 금속층(ML2)으로부터 패터닝되어 분리된 금속 패턴들로 형성될 수 있다. 여기서, 하부 게이트 전극(GE2) 위에 배치된 트랜지스터(TFT)는 도 2에 도시된 구동 소자(DT)일 수 있다. 도면에서 생략된 제1 및 제2 스위치 소자(ST1, ST2) 각각의 게이트 전극은 제2 금속층으로부터 패터닝된 금속 패턴들로 형성될 수 있다.
제2 금속층(ML2)은 스위치 소자들(ST1, ST2)의 게이트 전극(GE)에 연결된 게이트 라인(GL)을 더 포함한다. 제2 금속층(ML2)은 스토리지 커패시터(Cst)의 상부 전극(CE3)을 더 포함할 수 이다.
반도체층(ACT)은 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE), 트랜지스터(TFT)의 반도체 채널, 및 스토리지 커패시터(Cst)의 중간 전극(CE2)을 포함한다. 반도체층(ACT)은 적어도 일부, 예를 들어, 트랜지스터(TFT)의 소스 전극 및 드레인 전극, 제2 금속층 패턴과 연결되는 부분 스토리지 커패시터(Cst)의 중간 전극 부분 등에서 도체화될 수 있다. 트랜지스터(TFT)의 게이트 전극(GE) 아래에서 정의되는 반도체 채널에서 반도체층(ACT)은 도체화되지 않는다.
대표적인 산화물 반도체인 IGZO(Indium. Gallium Zinc Oxide)의 경우, 산소의 함유량에 따라서 전도 특성이 달라진다. 산소의 함량이 작아지면, 산화물 반도체(IGZO)의 전도성이 높아져 도체화된다. 산화물 반도체(IGZO)의 산소 함량을 줄이는 방법으로, 플라즈마 처리가 사용될 수 있다. 예를 들어, 산화물 반도체를 플라즈마에 노출(도체화 공정)하면 산화물 반도체의 내부에 포함된 산소가 제거되어 산화물 반도체(IGZO)의 저항이 낮아져 도체화(Metalized)될 수 있다. 플라즈마 처리는 헬륨(He), 수소(H2) 혹은 아르곤(Ar) 가스에 플라즈마 방전을 일으키는 방법이다. 반도체층(ACT) 상에 위치한 박막층의 건식 식각 공정에서 반도체층(ACT)의 노출 부분이 도체화될 수 있다.
반도체층(ACT) 상에 부분적으로 제3 금속층(도 5의 MA)이 형성될 수 있다. 반도체층(ACT) 상에 형성된 제3 금속층과, 트랜지스터의 상부 게이트 전극(GE1)은 반도체층(ACT)의 도체화 공정에서 마스크(Mask)로 작용하여 제3 금속층과 게이트 전극(GE) 아래의 반도체층(ACT)은 도체화되지 않는다. 제3 금속층은 제1 금속층(ML1)과 제2 금속층 사이에서 반도체층(ACT) 상에 접촉된다.
반도체층(ACT)과 제3 금속층은 버퍼층(BUT) 상에 적층된 후, 하프톤 마스크(half-tone mask)를 이용한 포토 리소그래피(Photolithography) 공정(이하, "포토 공정"이라 함)에서 일괄 패터닝되어 동일 선 상에 형성될 수 있다.
트랜지스터(TFT)의 소스 전극 및 드레인 전극과, 스토리지 커패시터(Cst)의 중간 전극(CE2)은 전술한 바와 같이 반도체층(ACT)의 도체화된 부분 또는 제3 금속층으로 형성될 수 있다. 스토리지 커패시터(Cst)는 하부 전극(CE1)과 중간 전극(CE2) 사이의 제1 커패시터(Cst1)와, 중간 전극(CE2)과 상부 전극(CE3) 사이의 제2 커패시터(Cst2)를 포함할 수 있다. 이러한, 스토리지 커패시터(Cst)는 두 개의 커패시터(Cst1, Cst2)를 이용하여 용량이 커질 수 있다. 스토리지 커패시터(Cst)에서 요구되는 용량이 감소되지 않으면서 스토리지 커패시터(Cst)의 전극 크기가 감소될 수 있다. 따라서, 스토리지 커패시터(Cst)의 크기가 감소되기 때문에 픽셀들(P)의 개구율이 향상될 수 있다.
도 4는 본 발명의 실시예에 따른 표시장치에서 한 서브 픽셀의 픽셀 회로를 보여 주는 평면도이다. 도 5는 도 4에서 선 Ⅰ-Ⅰ'을 따라 절취하여 픽셀 회로의 단면 구조를 보여 주는 단면도이다.
도 4 및 도 5를 참조하면, 서브 픽셀들 각각은 발광부(EA)와 회로부(CA)를 포함한다.
발광부(EA)는 발광 소자(OLED)를 포함한다. 발광부(EA)에 컬러 필터(Color filter)가 배치될 수 있다. 발광 소자(OLED)의 빛은 발광부(EA) 내의 발광 영역을 통해 외부로 발산된다. 발광 영역은 픽셀 정의막(BNK)에 의해 정의된다. 픽셀 정의막(BNK)은 발광 소자(OLED)의 애노드 전극(AND)의 가장 자리를 덮는다. 도 4에서 발광부(EA)는 회로부(CA)와 인접한 일부만 도시되어 있다.
회로부(CA)는 발광 소자(OLED)를 구동하는 구동 소자(DT), 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 스토리지 커패시터(Cst) 등을 포함한다. 회로부(CA)에 구현된 픽셀 회로에 의해 발광 소자(OLED)가 구동된다.
픽셀 회로의 단면 구조에서 볼 때, 도 5에 도시된 바와 같이 표시패널(10)의 기판(SUBS) 상에 제1 금속층이 배치된다. 버퍼층(BUF)은 제1 금속층을 덮도록 기판(SUBS) 상에 배치된다. 버퍼층(BUF)은 무기 절연재료 예를 들어, SiO2 같은 산화막으로 형성될 수 있으나 이에 한정되지 않는다. 제1 금속층은 구리(Cu)와 몰리티타늄(MoTi)이 적층된 구리/몰리티타늄(Cu/MoTi)으로 형성될 수 있으나, 이에 한정되지 않는다.
제1 금속층은 데이터 라인(DL), 제1 VDD 라인(PLV), REF 라인(RL), 하부 게이트 전극(GE2), 스토리지 커패시터(Cst)의 하부 전극(CE1) 등을 포함한다. 제1 VDD 라인(PLV)은 데이터 라인(DL) 및 REF 라인(RL)과 나란한 제1 방향(y)을 따라 배치된 제1-1 전원 라인이다. 제1 VDD 라인(PLV)은 버퍼층(BUF)을 사이에 두고 제2 VDD 라인(PLH)과 교차된다. REF 라인(RL)은 도 4 및 도 5에서 생략되어 있다.
하부 게이트 전극(GE2)과 스토리지 커패시터(Cst)의 하부 전극(CE1)은 일체화된 단일 금속 패턴일 수 있다. 하부 게이트 전극(GE2)은 구동 소자(DT)와 스토리지 커패시터(Cst)에 배치되어 구동 소자(DT)의 상부 게이트 전극(GE1) 및 반도체 채널과 중첩된다. 다른 실시예로, 하부 게이트 전극(GE2)의 광 차단층 부분과, 스토리지 커패시터(Cst)의 하부 전극(CE1)이 제1 금속층으로터 분리된 섬 패턴(island pattern)들로 형성될 수 있다.
반도체층(ACT)은 버퍼층(BUF) 상에 배치된다. 반도체층(ACT)은 트랜지스터(DT, ST1, ST2)의 반도체 채널 즉, 활성층을 포함한다. 트랜지스터(DT, ST1, ST2)의 반도체 채널은 도체화되지 않는다. 구동 소자(DT)의 반도체 채널은 상부 게이트 전극(GE1)과 하부 게이트 전극(GE2)에 중첩되도록 게이트 절연층(GI)과 버퍼층(BUF) 사이에 배치된다. 반도체층(ACT)은 스토리지 커패시터(Cst) 쪽으로 연장되어 스토리지 커패시터(Cst)의 중간 전극(CE2)을 포함한다. 중간 전극(CE2)은 도체화된 반도체층(ACT)의 일 부분 또는 반도체층(ACT) 상에 형성된 제3 금속층(MA)으로 형성될 수 있다.
반도체층(ACT)은 트랜지스터들(DT, ST1, ST2)의 소스 전극 및 드레인 전극, 트랜지스터들(DT, ST1, ST2)의 전극들을 연결하는 부분, 스토리지 커패시터(Cst)의 중간 전극(CE2)에서 도체화되는 부분, 및 픽셀 구동 전압(EVDD)을 구동 소자(DT)에 인가하는 제2 VDD 라인(PLH)을 포함할 수 있다. 제2 VDD 라인(PLH)은 게이트 라인(GL)과 나란한 제2 방향(x)을 따라 배치된 제1-2 전원 라인이다. 제2 VDD 라인(PLH)은 도면에서 생략된 콘택홀을 통해 제1 VDD 라인(PLV)과 연결될 수 있다. 따라서, 제1 VDD 라인(PLV)에 인가된 픽셀 구동 전압(EVDD)은 제2 VDD 라인(PLH)을 통해 서브 픽셀의 픽셀 회로에 전달된다.
반도체층(ACT) 상에 제3 금속층(MA)이 형성될 수 있다. 반도체층(ACT)은 IGZO로 형성되고, 금속층(MA)은 MoTi으로 형성될 수 있으나 이에 한정되지 않는다. 제3 금속층(MA)은 반도체층(ACT)의 도체화가 필요한 부분에서 반도체층(ACT) 상에 직접 접촉된다. 트랜지스터들(DT, ST1, ST2)의 소스 전극 및 드레인 전극은 반도체층(ACT) 상의 제3 금속층(MA)으로 형성될 수 있다. 이 경우, 소스 전극, 및 드레인 전극 아래의 반도체층은 도체화되지 않는다.
게이트 절연층(GI)은 반도체층(ACT)을 덮는다. 게이트 절연층(GI)은 이산화 규소 (SiO2)와 같은 산화막일 수 있으나 이에 한정되지 않는다. 게이트 절연층(GI)은 포토 공정에서 제2 금속층의 패턴들 아래에서 잔류하도록 패터닝된다. 따라서, 게이트 절연층(GI)은 트랜지스터(DT, ST1, ST2)의 전극들과 반도체 채널 사이에 배치된다.
제2 금속층은 게이트 절연층(GI) 상에 배치되어 포토 공정에서 패터닝된다. 제2 금속층은 트랜지스터들(DT, ST1, ST2)의 게이트 전극들, 스토리지 커패시터(Cst)의 상부 전극(CE3), 및 게이트 라인(GL)을 포함한다. 따라서, 구동 소자(DT)의 상부 게이트 전극(GE1)은 게이트 절연층(GI) 상에 배치된 제2 금속층 패턴으로 형성된다.
반도체층(ACT) 위에 배치된 트랜지스터(DT, ST1, ST2)의 게이트 전극은 반도체층(ACT)의 도체화 공정에서 그 아래의 반도체층을 마스킹한다. 따라서, 트랜지스터(DT, ST1, ST2)의 반도체 채널은 게이트 전극에 의해 정의된다.
구동 소자(DT)의 상부 게이트 전극(GE1)과 하부 게이트 전극(GE2)은 제1 콘택홀(CH1)을 통해 연결되어 더블 게이트 구조를 구현한다. 제1 콘택홀(CH1)은 게이트 절연층(GI)과 버퍼층(BUF)을 관통하여 하부 게이트 전극(GE2)을 노출한다. 상부 게이트 전극(GE1)과 하부 게이트 전극(GE2) 사이에 버퍼층(BUF), 반도체층(ACT), 및 게이트 절연층(GI)이 적층되어 있다.
보호층(PAS)은 제2 금속층과 반도체층(ACT)을 덮도록 버퍼층(BUF) 상에 배치되는 절연층이다. 보호층(PAS)은 무기 절연재료 예를 들어, SiO2 같은 산화막으로 형성될 수 있으나, 이에 한정되지 않는다. 보호층(PAS) 위에 평탄화층(OC)이 배치된다. 평탄화층(OC)은 회로부(CA)의 구동 소자(DT)와 스위치 소자들(ST1, ST2) 및 스토리지 커패시터(Cst)를 덮고 표면을 평탄하게 한다. 평탄화층(OC)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 형성될 수 있으나 이에 한정되지 않는다.
평탄화층(OC) 상에 발광부(EA)의 구성 요소들이 배치된다. 발광 소자(OLED)의 애노드 전극(AND)은 보호층(PAS)과 평탄화층(OC)을 관통하는 제2 콘택홀(CH2)을 통해 반도체층(ACT)의 도체화된 부분 또는 제3 금속층(MA)에 접촉된다. 제2 콘택홀(CH2)은 평탄화층(OC)과 보호층(PAS)을 관통하여 반도체층(ACT)의 도체화된 부분 또는 제3 금속층(MA)을 노출한다.
발광 소자(OLED)의 애노드 전극(AND)은 반도체층(ACT)의 도체화된 부분 또는 제3 금속층(MA)을 통해 구동 소자(DT)의 소스 전극, 제2 스토리지 커패시터(Cst)의 중간 전극(CE2), 및 제2 스위치 소자(ST2)의 소스 전극에 연결된다.
픽셀 발광 방향으로 볼 때 표시패널(10)은 하부 발광(Bottom Emission)방식으로 구현될 수 있다. 이 경우, 애노드 전극(AND)은 투명 전극으로 평탄화층(OC) 상에 형성될 수 있다. 일 예로, 애노드 전극(AND)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 전극 물질로 이루어질 수 있다.
서브 픽셀들 각각의 발광 영역을 정의하는 픽셀 정의막(BNK)이 애노드 전극(AND)을 덮도록 평탄화층(OC) 상에 배치된다.
픽셀 정의막(BNK) 위에 도 4 및 도 5에서 생략된 유기 화합물층과 캐소드 전극에 형성된다. 픽셀 정의막(BNK)에 의해 이웃한 서브 픽셀들 간에 유기 화합물층이 분리되어 서브 픽셀별로 발광 영역이 정의된다. 발광 소자들(OLED)의 캐소드 전극은 유기 화합물층 상에 배치된다. 캐소드 전극은 픽셀 어레이(AA) 전체에 형성되어 서브 픽셀들 간에 공통으로 연결될 수 있다. 하부 발광 방식에서, 캐소드 전극은 광 반사율이 높은 금속 전극으로 구현될 수 있다. 일 예로, 캐소드 전극은, 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.
본 발명의 픽셀 회로는 두 개의 콘택홀들(CH1, CH2)을 포함한다. 이 픽셀 회로는 도 2의 제1 노드(Ng)에서 반도체층과 제2 금속층 패턴을 연결하는 콘택홀과, 도 2의 제3 노드(Ns)에서 반도체층과 제2 금속층 패턴을 연결하는 콘택홀이 필요 없다. 따라서, 본 발명은 픽셀 회로에 배치되는 많은 콘택홀들로 인한 개구율 손실을 줄일 수 있다.
도 6 내지 도 9는 도 4에 도시된 픽셀 회로의 단면 구조에서 주요 박막층들을 분리하여 그 패턴 형상을 자세히 보여 주는 평면도들이다. 도 6은 도 4에 도시된 제1 금속층(ML1)의 패턴들을 보여 주는 평면도이다. 도 7은 도 4에 도시된 반도체층(ACT)과 제3 금속층(MA)의 패턴들을 보여 주는 평면도이다. 도 8은 도 4에 도시된 제2 금속층(ML2)의 패턴들을 보여 주는 평면도이다. 도 9는 도 4에 도시된 발광 소자(OLED)의 애노드 전극(AND)의 패턴을 보여 주는 평면도이다.
제1 금속층(ML1)은 도 6에 도시된 바와 같이 VDD 라인 패턴(M11), 하부 게이트 전극 패턴(M12), 데이터 라인 패턴(M13) 등을 포함한다. 하부 게이트 전극 패턴(M12)은 구동 소자(DT)의 하부 게이트 전극(GE2)과 스토리지 커패시터(Cst)의 하부 전극(CE1)을 포함한다. 하부 게이트 전극 패턴(M12)은 제1 콘택홀(CH1)과 중첩되어 제1 콘택홀(CH1)에서 노출된다.
반도체층(ACT)은 도 7에 도시된 바와 같이 제1 및 제2 반도체 패턴들(A1, A2)을 포함한다.
제1 반도체 패턴(A1)은 구동 소자(DT)의 반도체 채널, 구동 소자(DT)의 소스 전극, 구동 소자(DT)의 드레인 전극, 제2 스위치 소자(ST2)의 반도체 채널, 제2 스위치 소자(ST2)의 소스 전극, 제2 스위치 소자(ST2)의 드레인 전극, 스토리지 커패시터(Cst)의 중간 전극, 및 제2 VDD 라인(PLH)을 포함한다.
구동 소자(DT)의 반도체 채널과 제2 스위치 소자(ST2)의 반도체 채널 부분에서, 제1 반도체 패턴(A1)은 도체화되지 않는다. 제1 반도체 패턴(A1)에서, 구동 소자(DT)와 제2 스위치 소자(ST2)의 소스 전극 및 드레인 전극은 도체화되거나, 반도체층(ACT) 상에 형성된 제3 금속층을 포함할 수 있다. 스토리지 커패시터(Cst)의 중간 전극(CE2)과 제2 VDD 라인(PLH)에서, 제1 반도체 패턴(A1)이 도체화되거나 제1 반도체 패턴(A1) 상에 제3 금속층이 형성될 수 있다.
제2 스위치 소자(ST2)의 드레인 전극은 도면에서 생략된 브랜치(branch)와 연결된다. 브랜치는 도면에서 생략된 콘택홀을 통해 REF 라인(RL)에 연결된다. 브랜치는 적어도 일부 예를 들어, 발광 영역을 지나는 부분은 발광 영역의 개구율과 투과율을 높이기 위하여 제3 금속층 없이 도체화된 반도체층 패턴으로 형성될 수 있다. 따라서, 제2 스위치 소자(ST2)의 드레인 전극은 브랜치를 경유하여 REF 라인(RL)에 연결된다.
제1 반도체 패턴(A1)은 제2 콘택홀(CH2)과 중첩되어 제2 콘택홀(CH2)에서 노출된다. 발광 소자(OLED)의 애노드 전극(AND)은 제1 반도체 패턴(A1)과 중첩되는 제2 콘택홀(CH2)을 통해 제1 반도체 패턴(A1)에 연결된다. 제2 콘택홀(CH2)에서 애노드 전극(AND)과 연결되는 제1 반도체 패턴(A1)의 일부는 반도체층(ACT)의 도체화 부분 또는, 반도체층 상에 형성된 제3 금속층(MA)이다.
제2 반도체 패턴(A2)은 제1 스위치 소자(ST1)의 반도체 채널, 제1 스위치 소자(ST1)의 소스 전극, 및 제1 스위치 소자(ST1)의 드레인 전극을 포함한다. 제1 스위치 소자(ST1)의 반도체 채널 부분에서, 제2 반도체 패턴(A2)은 도체화되지 않는다. 제1 스위치 소자(ST1)의 드레인 전극은 도면에서 생략된 콘택홀을 통해 데이터 라인(DL)에 연결된다. 제2 반도체 패턴(A2)에서 제1 스위치 소자(ST1)의 소스 전극 및 드레인 전극은 도체화되거나, 반도체층(ACT) 상에 형성된 제3 금속층을 포함한다.
제2 반도체 패턴(A2)은 제1 콘택홀(CH1)과 중첩되어 제1 콘택홀(CH1)에서 노출된다. 제1 콘택홀(CH1)에서, 노출되는 제2 반도체 패턴(A2)은 도체화되거나 제2 반도체 패턴(A2) 상에 제3 금속층이 형성될 수 있다.
제2 금속층(ML2)은 도 8에 도시된 바와 같이 상부 게이트 전극 패턴(M21), 및 게이트 라인 패턴(M22)을 포함한다. 상부 게이트 전극 패턴(M21)은 구동 소자(DT)의 상부 게이트 전극(GE1)과 스토리지 커패시터(Cst)의 상부 전극(CE3)을 포함한다. 상부 게이트 전극 패턴(M21)은 구동 소자(DT)의 소스 전극을 회피하여 구동 소자(DT)의 상부 게이트 전극(GE1)과 스토리지 커패시터(Cst)의 상부 전극(CE3)을 연결하기 위하여 "C"자형 또는 "ㄷ"자형 패턴을 포함한다.
상부 게이트 전극 패턴(M21)은 제1 콘택홀(CH1)과 중첩되어 제2 콘택홀(CH2)을 통해 하부 게이트 전극 패턴(M12)과 제2 반도체 패턴(A2)에 접촉된다.
도 10은 본 발명의 다른 실시예에 따른 표시패널에서 한 서브 픽셀의 픽셀 회로를 보여 주는 평면도이다. 도 11은 도 10에서 선 "Ⅱ-Ⅱ'"을 따라 절취하여 픽셀 회로의 단면 구조를 보여 주는 단면도이다. 도 12는 도 10에 도시된 제1 금속층(ML1)의 패턴들을 보여 주는 평면도이다. 도 10 내지 도 12에서 전술한 실시예와 실질적으로 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 10 및 도 11을 참조하면, 픽셀 회로는 제1 및 제2 슬릿들(Slit)(SL1, SL2)를 더 포함할 수 있다.
제1 슬릿(SL1)은 하부 게이트 전극(GE2)과 데이터 라인(DL) 사이에 형성되어 그들 사이에 크로스토크(crosstalk)를 유발하는 기생 용량을 차단한다. 제1 슬릿(SL1)은 이웃하는 하부 게이트 전극(GE2)의 일측 장변(LS1)과 데이터 라인(DL) 사이에 형성된다. 제1 슬릿(SL1)의 길이(L1)는 도 10 및 도 12에 도시된 바와 같이 스토리지 커패시터(Cst)의 하부 전극(CE1)과 하부 게이트 전극(GE)을 포함한 하부 게이트 전극 패턴(M12)의 일측 장변(LS1)의 길이(L1)와 실질적으로 동일하게 설정될 수 있다.
제1 슬릿(SL1)에서, 평탄화층(OS), 보호층(PAS), 게이트 절연층(GI), 및 버퍼층(BUF) 등 모든 절연층이 식각 공정에서 제거되어 깊게 파인다. 애노드 전극(AND)은 제1 슬릿(SL1) 내의 측벽과 저면을 덮어 하부 게이트 전극(GE2)과 데이터 라인(DL) 사이의 기생 용량을 최소화한다.
제2 슬릿(SL2)은 하부 게이트 전극(GE2)과 제1 VDD 라인(PLV) 사이에 형성되어 그들 사이에 단락(short circuit)을 방지하고 기생 용량을 줄인다. 제2 슬릿(SL2)은 이웃하는 하부 게이트 전극(GE2)의 타측 장변(LS2)과 제1 VDD 라인(PLV) 사이에 형성된다. 제2 슬릿(SL2)의 길이(L2)는 도 10 및 도 12에 도시된 바와 같이 하부 게이트 전극 패턴(M12)의 타측 장변(LS2)의 길이(L2)와 실질적으로 동일하게 설정될 수 있다.
하부 게이트 전극 패턴(M12)의 타측 장변(LS2)의 길이(L2)는 일측 장변(LS1)의 길이(L1) 보다 작게 설정될 수 있다. 제2 슬릿(SL2)에서, 게이트 절연층(GI)과 버퍼층(BUF) 등의 절연층이 식각 공정에서 제거된다. 보호층(PAS)이 제2 슬릿(SL2)의 측면과 저면을 덮고, 그 위에 편탄화층(OC)이 덮여져 평탄하게 된다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 11: 타이밍 콘트롤러
12: 데이터 구동부 13: 게이트 구동부
20: 데이터 채널부 30: 센싱 채널부
50: 전원부 SP1~SP4: 서브 픽셀
EA: 발광부 CA: 회로부
GL: 게이트 라인 DL: 데이터 라인
PL, PLV, PLH: VDD 라인 RL: REF 라인
Cst: 스토리지 커패시터 DT: 구동 소자
ST1: 제1 스위치 소자 ST2 : 제2 스위치 소자
CH1: 제1 콘택홀 CH2: 제2 콘택홀
SL1: 제1 슬릿 SL2: 제2 슬릿

Claims (14)

  1. 기판 상의 제1 금속층;
    상기 제1 금속층을 덮는 제1 절연층;
    상기 제1 절연층 상에 배치된 반도체층;
    상기 반도체층을 덮도록 상기 제1 절연층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치된 제2 금속층; 및
    상기 반도체층과 상기 제2 절연층 사이에 배치되며, 상기 반도체층의 상면과 접촉하는 제3 금속층을 포함하고,
    상기 제1 금속층은,
    픽셀 구동 전압을 입력 받는 구동 소자의 하부 게이트 전극을 포함하고,
    상기 제2 금속층은,
    상기 제2 절연층과 상기 제1 절연층을 관통하는 제1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상기 구동 소자의 상부 게이트 전극을 포함하고,
    상기 반도체층은,
    상기 상부 게이트 전극 및 상기 하부 게이트 전극과 중첩되는 상기 구동 소자의 반도체 채널을 포함하는 표시패널.
  2. 제 1 항에 있어서,
    게이트 라인으로부터의 게이트 신호에 응답하여 데이터 라인을 통해 데이터 전압을 상기 구동 소자의 상부 및 하부 게이트 전극에 인가하는 제1 스위치 소자;
    상기 게이트 신호에 응답하여 픽셀 구동 전압 보다 낮은 기준 전압을 상기 구동 소자의 소스 전극에 인가하는 제2 스위치 소자; 및
    상기 구동 소자로부터의 전류에 따라 구동하는 발광 소자를 더 포함하고,
    상기 픽셀 구동 전압이 상기 구동 소자의 드레인 전극에 인가되며,
    상기 구동 소자의 게이트 전극은 상기 상부 게이트 전극 및 상기 하부 게이트 전극을 포함하고,
    상기 제1 스위치 소자 및 상기 제2 스위치 소자의 게이트 전극은 상부 게이트 전극만을 포함하는 표시패널.
  3. 제 2 항에 있어서,
    상기 제1 금속층은,
    상기 픽셀 구동 전압이 인가되는 제1-1 전원 라인 패턴;
    상기 구동 소자의 하부 게이트 전극과, 상기 하부 게이트 전극에 연결된 커패시터의 하부 전극을 포함한 하부 게이트 전극 패턴; 및
    상기 데이터 라인을 포함한 데이터 라인 패턴을 포함하고,
    상기 제2 금속층은,
    상기 구동 소자의 상부 게이트 전극과, 상기 상부 게이트 전극에 연결된 상기 커패시터의 상부 전극을 포함하고 상기 제1 콘택홀과 중첩되는 상부 게이트 전극 패턴; 및
    상기 게이트 라인을 포함한 게이트 라인 패턴을 포함하고,
    상기 반도체층은,
    상기 구동 소자의 반도체 채널, 상기 구동 소자의 반도체 채널에 연결된 상기 커패시터의 중간 전극, 상기 구동 소자의 소스 전극 및 드레인 전극, 상기 제2 스위치 소자의 반도체 채널, 상기 제2 스위치 소자의 소스 전극 및 드레인 전극, 및 상기 픽셀 구동 전압이 인가되는 제1-2 전원 라인을 포함하고 제2 콘택홀과 중첩된 제1 반도체 패턴;
    상기 제1 스위치 소자의 반도체 채널과, 상기 제1 스위치 소자의 소스 전극 및 드레인 전극을 포함하고 상기 제1 콘택홀과 중첩된 제2 반도체 패턴을 포함하고,
    상기 제1-1 전원 라인과 상기 제1-2 전원 라인은 상기 제1 절연층을 사이에 두고 교차되는 표시패널.
  4. 제 3 항에 있어서,
    상기 제2 금속층과 상기 반도체층을 덮도록 상기 제1 절연층 상에 배치되는 제3 절연층; 및
    상기 제3 절연층 위에 배치되는 평탄화층을 더 포함하고,
    상기 발광 소자의 애노드 전극이 상기 제2 콘택홀을 통해 상기 제1 반도체 패턴에 연결되고,
    상기 제2 콘택홀은 상기 평탄화층과 상기 제3 절연층을 관통하여 상기 제1 반도체 패턴을 노출하고,
    상기 제2 콘택홀 내에서 상기 애노드 전극과 연결되는 상기 제1 반도체 패턴의 일부는 상기 반도체층의 도체화 부분 또는, 상기 반도체층 상에 형성된 금속층인 표시패널.
  5. 제 4 항에 있어서,
    상기 하부 게이트 전극 패턴의 일측 장변과 상기 데이터 라인 패턴 사이에서 상기 평탄화층, 상기 제3 절연층, 상기 제2 절연층, 및 상기 제2 절연층이 제거된 제1 슬릿을 더 포함하고,
    상기 발광 소자의 애노드 전극이 상기 제1 슬릿의 측면과 저면을 덮는 표시패널.
  6. 제 5 항에 있어서,
    상기 제1 슬릿의 길이가 상기 하부 게이트 전극 패턴의 일측 장변의 길이와 실질적으로 동일한 표시패널.
  7. 제 6 항에 있어서,
    상기 하부 게이트 전극 패턴의 타측 장변과 상기 제1-1 전원 라인 패턴 사이에서 상기 제1 절연층과 상기 제2 절연층이 제거된 제2 슬릿을 더 포함하고,
    상기 제3 절연층이 상기 제2 슬릿의 측면과 저면을 덮는 표시패널.
  8. 제 7 항에 있어서,
    상기 제2 슬릿의 길이가 상기 하부 게이트 전극 패턴의 타측 장변의 길이와 실질적으로 동일한 표시패널.
  9. 픽셀 구동 전압을 입력 받아 발광 소자에 전류를 공급하는 구동 소자;
    게이트 라인으로부터의 게이트 신호에 응답하여 데이터 전압이 인가되는 데이터 라인을 상기 구동 소자의 게이트 전극에 연결하는 제1 스위치 소자;
    상기 게이트 신호에 응답하여 픽셀 구동 전압 보다 낮은 기준 전압을 상기 구동 소자의 소스 전극에 인가하는 제2 스위치 소자; 및
    상기 구동 소자의 게이트 전극과 상기 구동 소자의 소스 전극 사이에 연결된 커패시터를 포함하고,
    상기 구동 소자의 게이트 전극은,
    반도체 채널을 포함한 반도체층을 사이에 두고 중첩된 제1 상부 게이트 전극 및 제1 하부 게이트 전극을 포함하고,
    상기 제1 상부 게이트 전극이,
    상기 제1 하부 게이트 전극과 상기 반도체층 사이의 제1 절연층과, 상기 제1 상부 게이트 전극과 상기 반도체층 사이의 제2 절연층을 관통하는 제1 콘택홀을 통해 상기 제1 하부 게이트 전극에 접촉하고,
    상기 발광 소자의 애노드 전극이,
    상기 구동 소자 및 상기 제1 및 제2 스위치 소자들을 덮는 제3 절연층과, 상기 제3 절연층 위에 배치된 평탄화층을 관통하는 제2 콘택홀을 통해 상기 반도체층에 접촉되며,
    상기 구동 소자의 상기 게이트 전극은 상기 제1 상부 게이트 전극 및 상기 제1 하부 게이트 전극을 포함하고,
    상기 제1 스위치 소자의 게이트 전극은 제2 상부 게이트 전극만을 포함하고,
    상기 제2 스위치 소자의 게이트 전극은 제3 상부 게이트 전극만을 포함하는 표시패널.
  10. 제 9 항에 있어서,
    상기 제1 하부 게이트 전극과 상기 데이터 라인 사이에서 상기 평탄화층, 상기 제3 절연층, 상기 제2 절연층, 및 상기 제2 절연층이 제거된 제1 슬릿을 더 포함하고,
    상기 발광 소자의 애노드 전극이 상기 제1 슬릿의 측면과 저면을 덮는 표시패널.
  11. 제 10 항에 있어서,
    상기 픽셀 구동 전압이 인가되는 전원 라인을 더 포함하고,
    상기 하부 게이트 전극과 상기 전원 라인 사이에서 상기 제1 절연층과 상기 제2 절연층이 제거된 제2 슬릿을 더 포함하고,
    상기 제3 절연층이 상기 제2 슬릿의 측면과 저면을 덮는 표시패널.
  12. 복수의 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 픽셀 구동 전압이 인가되는 복수의 제1 전원 라인들, 상기 픽셀 구동 전압 보다 낮은 기준 전압이 인가되는 복수의 제2 전원 라인들, 및 복수의 픽셀들이 배치된 표시패널;
    상기 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급하는 데이터 구동부; 및
    상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함하고,
    상기 픽셀들 각각은,
    발광 소자에 전류를 공급하는 구동 소자;
    게이트 라인으로부터의 게이트 신호에 응답하여 데이터 전압이 인가되는 데이터 라인을 상기 구동 소자의 게이트 전극에 연결하는 제1 스위치 소자;
    상기 게이트 신호에 응답하여 픽셀 구동 전압 보다 낮은 기준 전압을 상기 구동 소자의 소스 전극에 인가하는 제2 스위치 소자; 및
    상기 구동 소자의 게이트 전극과 상기 구동 소자의 소스 전극 사이에 연결된 커패시터를 포함하고,
    상기 구동 소자의 게이트 전극은,
    반도체 채널을 포함한 반도체층을 사이에 두고 중첩된 제1상부 게이트 전극 및 제1하부 게이트 전극을 포함하고,
    상기 제1상부 게이트 전극이,
    상기 제1하부 게이트 전극과 상기 반도체층 사이의 제1 절연층과, 상기 제1상부 게이트 전극과 상기 반도체층 사이의 제2 절연층을 관통하는 제1 콘택홀을 통해 상기 제1하부 게이트 전극에 접촉하고,
    상기 발광 소자의 애노드 전극이,
    상기 구동 소자 및 상기 스위치 소자들을 덮는 제3 절연층과, 상기 절연층 위에 배치된 평탄화층을 관통하는 제2 콘택홀을 통해 상기 반도체층에 접촉되며,
    상기 구동 소자의 상기 게이트 전극은 상기 제1 상부 게이트 전극 및 상기 제1 하부 게이트 전극을 포함하고,
    상기 제1 스위치 소자의 게이트 전극은 제2 상부 게이트 전극만을 포함하고,
    상기 제2 스위치 소자의 게이트 전극은 제3 상부 게이트 전극만을 포함하는 표시장치.
  13. 제 12 항에 있어서,
    상기 제1하부 게이트 전극과 상기 데이터 라인 사이에서 상기 평탄화층, 상기 제3 절연층, 상기 제2 절연층, 및 상기 제2 절연층이 제거된 제1 슬릿을 더 포함하고,
    상기 발광 소자의 애노드 전극이 상기 제1 슬릿의 측면과 저면을 덮는 표시장치.
  14. 제 12 항에 있어서,
    상기 픽셀 구동 전압이 인가되는 전원 라인을 더 포함하고,
    상기 제1하부 게이트 전극과 상기 전원 라인 사이에서 상기 제1 절연층과 상기 제2 절연층이 제거된 제2 슬릿을 더 포함하고,
    상기 제3 절연층이 상기 제2 슬릿의 측면과 저면을 덮는 표시장치.
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