KR102608778B1 - 표시장치 - Google Patents

Abstract

본 발명은 표시장치에 관한 것으로, 특히, 픽셀 개구율을 높이고 스토리지 캐패시터의 용량을 증가시킬 수 있는 표시장치에 관한 것으로, 하나의 데이터 라인을 공유하고 복수의 게이트 라인들에 각각 연결되는 복수의 서브픽셀들을 포함하는 단위픽셀; 및 상기 복수의 게이트 라인들로부터 공급되는 게이트 신호에 응답하여 상기 데이터 라인을 통해 공급되는 데이터 신호를 상기 단위픽셀의 각 서브픽셀에 공급하는 복수의 서브픽셀 회로부들을 포함하며,상기 복수의 서브픽셀은 제1 방향을 따라 서로 나란하게 배열되며, 상기 복수의 서브픽셀 회로부 각각은 상기 복수의 서브픽셀과 일부분이 중첩되며, 상기 제1 방향과 교차하는 제2 방향을 따라 서로 나란하도록 배열되는 것을 특징으로 한다.

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것으로, 특히, 픽셀 개구율을 높이고 스토리지 캐패시터의 용량을 증가시킬 수 있는 표시장치에 관한 것이다.

최근, 음극선관(CRT: Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한, 평판 표시장치의 예로는, 액정 표시장치(LCD: Liquid Crystal Display), 전계방출 표시장치(FED: Field Emission Display), 플라즈마 표시장치(PDP: Plasma Display Panel) 및 전계발광 표시장치(Electroluminescent Display) 등이 있다.

이들 표시장치는 원가 절감을 위하여, 표시패널의 해상도는 그대로 유지하면서 데이터 라인의 수를 감소시킴으로써 데이터 드라이버의 출력 채널 수를 줄이는 방안이 고려되었다.

예를 들면, 수평 방향으로 인접한 2개 또는 3개의 서브화소를 1개의 데이터 라인과 접속시키고, 서로 다른 게이트 라인을 통해 순차 구동시킴으로써 데이터 라인의 수 및 데이터 드라이버의 출력 채널 수를 기존대비 1/2로 감소시킬 수 있는 DRD(Double Rate Driving) 모델 또는 1/3로 감소시킬 수 있는 TRD(Triple Rate Driving) 모델의 표시장치가 제안되었다. TRD 모델의 표시장치는 DRD 모델보다 데이터 라인의 수 및 데이터 드라이버의 출력 채널 수를 더 감소시킬 수 있으므로 제조 원가를 더욱 절감할 수 있는 장점이 있다.

그러나, 종래의 TRD 모델의 표시장치는 데이터 라인을 수직방향으로 배치하고, 게이트 라인을 수평방향으로 배치하고 있어, 배선들의 중첩에 의한 기생 정전용량이 증가하는 문제점이 있었다.

또한, 서브픽셀의 배치방향과 게이트 라인의 연장방향이 서로 평행하도록 구성되기 때문에 픽셀 회로부의 설계가 복잡할 뿐 아니라 게이트 라인이 점유하는 면적만큼 스토리지 캐패시터의 면적이 감소하게 되는 문제점이 있었다.

본 발명은 종래의 TRD 모델 표시장치의 상술한 문제점을 해소시키기 위한 것으로, 기생 정전용량을 줄이고 스토리지 캐패시터의 용량을 증가시킬 수 있는 표시장치를 제공하기 위한 것이다.

상기 목적달성을 위한 본 발명의 제1 특징에 따르는 표시장치는 하나의 데이터 라인을 공유하고 복수의 게이트 라인들에 각각 연결되는 복수의 서브픽셀들을 포함하는 단위픽셀; 및 상기 복수의 게이트 라인들로부터 공급되는 게이트 신호에 응답하여 상기 데이터 라인을 통해 공급되는 데이터 신호를 상기 단위픽셀의 각 서브픽셀에 공급하는 복수의 서브픽셀 회로부들을 포함하며, 상기 복수의 서브픽셀은 제1 방향을 따라 서로 나란하게 배열되며, 상기 복수의 서브픽셀 회로부 각각은 상기 복수의 서브픽셀과 일부분이 중첩되며, 상기 제1 방향과 교차하는 제2 방향을 따라 서로 나란하도록 배열된다.

상기 구성에서, 복수의 서브픽셀들은 제1 내지 제3 서브픽셀들을 포함하고, 상기 복수의 서브픽셀 회로부들은 제1 내지 제3 서브픽셀 회로부들 포함하며, 상기 제1 서브픽셀 회로부와 상기 제2 서브픽셀 회로부 사이에는 상기 복수의 게이트 라인들 중 제1 게이트 라인과 제2 게이트 라인이 서로 인접하여 배치되고, 상기 제3 서브픽셀 회로부와 그에 인접한 다른 서브픽셀 회로부 사이에는 상기 복수의 게이트 라인들 중 제3 게이트 라인이 배치될 수 있다.

또한, 상기 제1 내지 제3 서브픽셀들 각각은 상기 제1 서브픽셀 회로부와 중첩되는 제1 부분과, 상기 제2 서브픽셀 회로부와 중첩되는 제2 부분과, 상기 제3 서브픽셀 회로부와 중첩되는 제3 부분을 포함하고, 상기 제1 내지 제3 서브픽셀 회로부들 각각은 상기 제1 서브픽셀과 중첩되는 제4 부분과, 상기 제2 서브픽셀과 중첩되는 제5 부분과, 상기 제3 서브픽셀과 중첩되는 제6 부분을 포함할 수 있다.

또한, 본 발명의 표시장치는 상기 제1 부분과 상기 제4 부분이 중첩되는 영역에 배치되는 구동 박막 트랜지스터; 상기 제1 부분과 상기 제5 부분이 중첩되는 영역에 배치되는 스토리지 캐패시터; 및 상기 제1 부분과 상기 제6 부분이 중첩되는 영역에 배치되는 스위칭 박막 트랜지스터 및 센싱 박막 트랜지스터를 더 포함할 수 있다.

또한, 본 발명의 표시장치는 상기 데이터 라인과 나란하게 배치되며 상기 구동 박막 트랜지스터에 제1 전원을 공급하는 제1 전원라인; 상기 데이터 라인에 인접하여 배치되며, 상기 센싱 박막 트랜지스터에 센싱신호를 공급하는 센싱라인; 및 상기 구동 박막 트랜지스터를 통해 공급되는 구동전류에 의해 발광하는 발광소자를 더 포함하며, 상기 구동 박막 트랜지스터는 상기 제1 전원라인과 연결되는 구동 소스전극과, 상기 발광소자에 연결되는 구동 드레인 전극과, 상기 스위칭 박막 트랜지스터의 스위칭 드레인 전극에 연결되는 구동 게이트 전극을 포함하고, 상기 스위칭 박막 트랜지스터는 상기 데이터 라인에 연결되는 스위칭 소스전극과, 상기 구동 게이트 전극에 연결되는 스위칭 드레인 전극과, 상기 게이트 라인에 연결되는 스위칭 게이트 전극을 포함하며, 상기 센싱 박막 트랜지스터는 상기 센싱라인에 연결되는 센싱 소스전극과, 상기 구동 드레인 전극에 연결되는 센싱 드레인 전극과, 상기 게이트 라인에 연결되는 센싱 게이트 전극을 포함하고, 상기 스토리지 캐패시터는 상기 구동 드레인 전극과 상기 센싱 드레인 전극에 연결되는 제1 전극과, 상기 구동 게이트 전극 및 상기 스위칭 드레인 전극에 연결되는 제2 전극을 포함할 수 있다.

상기 목적달성을 위한 본 발명의 제2 특징에 따르는 표시장치는 제1 방향을 따라 서로 나란하게 배열된 복수의 발광영역들과, 상기 제1 방향과 교차하는 제2 방향을 따라 서로 나란하게 배열되며, 각각이 상기 복수의 발광영역들과 중첩되는 일부분을 갖는 복수의 회로영역들을 포함하는 기판: 상기 기판 상에서 각 발광영역에 대응하여 배치되는 스토리지 캐패시터의 제1 전극; 상기 제1 전극을 커버하는 버퍼층 상에서 상기 각 회로영역에 대응하여 배치되며, 채널영역과 상기 채널영역 양측에 배치되는 소스영역 및 드레인 영역을 포함하는 반도체층; 상기 발광영역과 상기 회로영역이 중첩되는 영역의 상기 버퍼층 상에 배치되며, 상기 제1 전극과 중첩되도록 배치되어 상기 제1 전극과의 사이에 제1 정전용량을 형성하는 상기 스토리지 캐패시터의 제2 전극; 게이트 절연막을 사이에 두고 상기 반도체층의 채널영역 상에 배치되는 게이트 전극; 상기 게이트 전극 및 상기 제1 전극을 커버하는 층간 절연막 상에서 서로 이격되도록 배치되며, 상기 층간 절연막의 콘택홀들을 통해 상기 소스영역 및 상기 드레인 영역에 각각 접속되는 소스전극 및 드레인 전극; 상기 소스전극 및 상기 드레인 전극을 커버하는 오버코트층 상에 배치되며, 상기 오버코트층의 콘택홀을 통해 상기 드레인 전극에 연결되는 애노드 전극을 포함한다.

본 발명의 표시장치는 기판 상에서 상기 반도체층에 대응하여 배치되는 차광층을 더 포함할 수 있다.

또한, 상기 드레인 전극은 상기 제2 전극과 중첩되도록 배치되며, 상기 버퍼층과 상기 층간 절연막을 관통하는 콘택홀을 통해 노출된 상기 제1 전극과 접속되어 상기 제2 전극과의 사이에 상기 스토리지 캐패시터의 제2 정전용량을 형성할 수 있다.

또한, 상기 복수의 발광영역들은 제1 내지 제3 발광영역들을 포함하고, 상기 복수의 회로영역들은 제1 내지 제3 회로영역들을 포함하며, 상기 제1 회로영역과 상기 제2 회로영역 사이에서 상기 기판 상에는 제1 게이트 라인과 제2 게이트 라인이 서로 인접하여 배치되고, 상기 제3 회로영역과 그에 인접한 다른 회로영역 사이에는 제3 게이트 라인이 배치될 수 있다.

또한, 상기 복수의 제1 내지 제3 발광영역 각각은 상기 제1 회로영역과 중첩되는 제1 부분과, 상기 제2 회로영역과 중첩되는 제2 부분과, 상기 제3 회로영역과 중첩되는 제3 부분을 포함하고, 상기 제1 내지 제3 회로영역들 각각은 상기 제1 발광영역과 중첩되는 제4 부분과, 상기 제2 발광영역과 중첩되는 제5 부분과, 상기 제3 발광영역과 중첩되는 제6 부분을 포함할 수 있다.

또한, 상기 반도체층은 상기 제1 부분과 상기 제4 부분이 중첩되는 영역에 배치되는 구동 반도체층과, 상기 제1 부분과 상기 제6 부분이 중첩되는 영역에 배치되는 스위칭 반도체층을 포함하며, 상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 구동 반도체층의 구동 채널영역 상에 배치되는 구동 게이트 전극과, 상기 게이트 절연막을 사이에 두고 상기 스위칭 반도체층의 스위칭 채널영역 상에 배치되는 스위칭 게이트 전극을 포함하고, 상기 소스 전극은 상기 층간 절연막에 형성된 구동 소스 콘택홀을 통해 상기 구동 반도체층의 구동 소스 영역에 접속되는 구동 소스전극과, 상기 층간 절연막에 형성된 스위칭 소스 콘택홀을 통해 상기 스위칭 반도체층의 스위칭 소스 영역에 접속되는 스위칭 소스전극을 포함하며, 상기 드레인 전극은 상기 층간 절연막에 형성된 구동 콘택홀을 통해 상기 구동 반도체층의 구동 드레인 영역에 접속되는 구동 드레인 전극과, 상기 층간 절연막에 형성된 스위칭 드레인 콘택홀을 통해 상기 스위칭 반도체층의 스위칭 드레인 영역에 접속되는 스위칭 드레인 전극을 포함할 수 있다.

또한, 상기 반도체층은 상기 제1 부분과 상기 제6 부분이 중첩되는 영역에서 상기 스위칭 반도체층과 이격되어 배치되는 센싱 반도체층을 더 포함하며, 상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 센싱 반도체층의 센싱 채널영역 상에 배치되는 센싱 게이트 전극을 더 포함하고, 상기 소스 전극은 상기 층간 절연막에 형성된 센싱 소스 콘택홀을 통해 상기 센싱 반도체층의 센싱 소스 영역에 접속되는 센싱 소스전극을 더 포함하며, 상기 드레인 전극은 상기 층간 절연막에 형성된 센싱 드레인 콘택홀을 통해 상기 센싱 반도체층의 센싱 드레인 영역에 접속되는 센싱 드레인 전극을 더 포함할 수 있다.

본 발명의 표시장치에 따르면, 박막 트랜지스터들이 형성된 회로부들과 게이트 라인들이 중첩되지 않으므로 이들 사이에 형성되는 기생 정전용량을 방지할 수 있는 효과를 얻을 수 있다.

또한, 또한, 게이트 라인들을 회로부들 사이에 배치함으로써, 회로부들에서 게이트 라인들을 제외할 수 있으므로, 그 영역만큼 발광영역과의 중첩영역을 늘릴 수 있으므로, 스토리지 캐패시터의 면적을 증가시킬 수 있는 효과를 얻을 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 도시한 블록도,
도 2는 도 1에 도시된 표시장치의 서브픽셀(SP)의 개략적인 회로 구성도,
도 3은 도 1에 도시된 표시장치의 서브픽셀(SP)의 일례를 도시한 등가 회로도,
도 4는 도 3에 도시된 전계발광 표시장치의 복수의 서브픽셀들로 구성되는 단위픽셀, 회로부 및 배선들의 관계를 개략적으로 도시한 평면도,
도 5는 도 4에 도시된 단위픽셀을 도시한 평면도,
도 6은 도 5의 라인 I-I'을 따라 취한 단면도.

이하, 첨부 도면을 참조하여 본 발명의 실시예에 따른 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.

이하, 도 1을 참조하여 본 발명의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 전계발광 표시장치를 개략적으로 도시한 블록도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 영상 프로세서(110), 타이밍 콘트롤러(120), 데이터 드라이버(130), 게이트 드라이버(140) 및 표시 패널(150)을 포함한다.

영상 프로세서(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 프로세서(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 콘트롤러(120)는 영상 프로세서(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 콘트롤러(120)는 구동신호에 기초하여 게이트 드라이버(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 드라이버(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.

데이터 드라이버(130)는 타이밍 콘트롤러(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 콘트롤러(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 드라이버(130)는 데이터 라인들(D1~Dn)을 통해 데이터신호(DATA)를 출력한다. 데이터 드라이버(130)는 IC(Integrated Circuit) 형태로 구성될 수 있다.

게이트 드라이버(140)는 타이밍 콘트롤러(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트 신호를 출력한다. 게이트 드라이버(140)는 게이트 라인들(G1~Gm)을 통해 게이트 신호를 출력한다. 게이트 드라이버(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트 인 패널(Gate In Panel) 방식으로 형성된다.

표시 패널(150)은 데이터 드라이버(130) 및 게이트 드라이버(140)로부터 공급된 데이터 신호(DATA) 및 게이트 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.

서브픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다. 서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.

다음으로 도 2 및 도 3을 참조하여, 본 발명의 실시예에 따른 전계발광 표시장치의 서브픽셀에 대해 설명하기로 한다.

도 2는 도 1에 도시된 전계발광 표시장치의 서브픽셀(SP)의 개략적인 회로 구성도이고, 도 3은 도 1에 도시된 전계발광 표시장치의 서브픽셀(SP)의 일례를 도시한 등가 회로도이다.

도 2를 참조하면, 단위픽셀을 구성하는 하나의 서브픽셀(SP)은 스위칭 박막 트랜지스터(Tsw), 구동 박막 트랜지스터(Td), 스토리지 캐패시터(Cst), 보상회로(CC) 및 유기발광 다이오드(OLED)를 포함한다.

스위칭 박막 트랜지스터(Tsw)는 제1 게이트 라인(G1)을 통해 공급된 스캔 신호에 응답하여 제1 데이터 라인(D1)을 통해 공급되는 데이터 신호가 스토리지 캐패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 박막 트랜지스터(Td)는 스토리지 캐패시터(Cst)에 저장된 데이터 전압에 따라 제1 전원라인(EVDD)과 제2 전원라인(EVSS) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(OLED)는 구동 박막 트랜지스터(Td)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

보상회로(CC)는 구동 박막 트랜지스터(Td)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 박막 트랜지스터를 포함할 수 있다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양하게 구성될 수 있다.

도 3을 참조하면, 도 2에 도시된 보상회로(CC)는 센싱 박막 트랜지스터(Tse)와 센싱 라인(VREF)을 포함한다. 센싱 박막 트랜지스터(Tse)는 구동 박막 트랜지스터(Td)의 드레인 전극과 유기발광 다이오드(OLED)의 애노드 전극 사이(이하, 센싱노드)에 접속된다. 센싱 박막 트랜지스터(Tse)는 센싱 라인(VREF)을 통해 전달되는 초기화 전압(또는 센싱전압)을 센싱노드에 공급하거나 센싱노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.

스위칭 박막 트랜지스터(Tsw)는 제1 데이터 라인(D1)에 연결되는 소스 전극과, 구동 박막 트랜지스터(Td)의 게이트 전극에 연결되는 드레인 전극을 포함한다. 구동 박막 트랜지스터(Td)는 제1 전원라인(EVDD)에 연결되는 소스 전극과, 유기발광 다이오드(OLED)의 애노드 전극에 연결되는 드레인 전극을 포함한다.

스토리지 캐패시터(Cst)는 유기발광 다이오드(OLED)의 애노드 전극에 연결되는 제1 전극(E1)과, 구동 박막 트랜지스터(Td)의 게이트 전극에 연결되는 제2 전극(E2)을 포함한다. 제2 전극(E2)은 반도체층을 도체화하여 형성될 수 있다.

유기발광 다이오드(OLED)는 구동 박막 트랜지스터(Td)의 드레인 전극에 연결되는 애노드 전극과, 제2 전원라인(EVSS)에 연결되는 캐소드 전극을 포함한다.

센싱 박막 트랜지스터(Tse)는 센싱 라인(VREF)에 연결되는 소스 전극과, 유기발광 다이오드(OLED)의 애노드 전극이 접속된 센싱노드에 연결되는 드레인 전극을 포함한다.

센싱 박막 트랜지스터(Tse)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 박막 트랜지스터(Tsw)와 유사, 동일, 또는 다르게 구성될 수 있다. 일례로, 센싱 박막 트랜지스터(Tse)는 제1a 게이트 라인(G1a)에 게이트 전극이 연결되고, 스위칭 박막 트랜지스터(Tsw)는 제1b 게이트 라인(G1b)에 게이트 전극이 연결될 수 있다. 다른 예로, 센싱 박막 트랜지스터(Tse)의 게이트 전극에 연결된 제1a 게이트 라인(G1b)과 스위칭 박막 트랜지스터(Tsw)의 게이트 전극에 연결된 제1b 게이트 라인(G1b)은 공통으로 공유하도록 연결될 수 있다.

센싱 라인(VREF)은 데이터 드라이버에 연결될 수 있다. 이 경우, 데이터 드라이버는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 박막 트랜지스터(Tsw)와 센싱 박막 트랜지스터(Tse)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 드라이버의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.

이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마신호 등이 될 수 있다. 이러한 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 드라이버의 내부, 타이밍 콘트롤러의 내부, 또는 별도의 회로로 구현될 수 있다.

또한, 도 3의 예에서는 스위칭 박막 트랜지스터(Tsw), 구동 박막 트랜지스터(Td), 스토리지 캐패시터(Cst), 유기발광 다이오드(OLED), 센싱 박막 트랜지스터(Tse)를 포함하는 3T(Transistor) 1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 각 서브픽셀은 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.

이하, 도 4를 참조하여 본 발명의 전계발광 표시장치의 구체적인 픽셀 어레이 구조에 대해 설명하기로 한다.

도 4는 도 3에 도시된 전계발광 표시장치의 복수의 복수의 서브픽셀들로 구성되는 단위픽셀, 회로부 및 배선들의 관계를 개략적으로 도시한 평면도이다.

도 4를 참조하면, 단위픽셀(UP)은 복수의 서브픽셀로 구성될 수 있으며, 통상적으로 적색(red), 녹색(green), 및 청색(blue) 의 빛을 각각 발광하는 3개의 서브픽셀을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 백색(white)의 빛을 발하는 1개의 서브픽셀을 더 포함할 수 있다. 본 발명에서 제1 서브픽셀, 제2 서브픽셀, 및 제3 서브픽셀은 적색, 녹색, 청색의 3개 빛을 발광하기 위한 것으로, 제1 서브픽셀은 적색, 녹색, 청색 중 어느 하나의 빛을 발광하는 서브픽셀, 제2 서브픽셀은 적색, 녹색, 청색 중 다른 하나의 빛을 발광하는 서브픽셀, 제3 서브픽셀은 적색, 녹색, 청색 나머지 하나의 빛을 발광하는 서브픽셀을 의미한다.

제1 내지 제3 서브픽셀들(SP1, SP2, SP3)은 제1 방향(예를 들면, x축 방향, 이하, 설명의 이해를 돕기 위해 'x축 방향'이라 함)을 따라 서로 나란하게 배열된다. 제 1 내지 제3 서브픽셀들(SP1, SP2, SP3) 각각은 짧은 변(단변)이 x축 방향을 향하고, 긴 변(장변)이 제1 방향과 교차하는 제2 방향(예를 들면, x축 방향, 이하, 설명의 이해를 돕기 위해 'y축 방향'이라 함)을 향하도록 배열된다. 여기에서, x축 방향과 y축 방향은 서로 교차하는 방향을 예시하기 위한 하나의 예이지, 본 발명을 한정하기 위해 사용한 것은 아니다. 따라서, 본 발명에 기재된 x축, y축 방향을 직각으로 교차하는 방향으로 단순 한정 해석 되어서는 안되며, 서로 교차하는 방향이면 본 발명에 포함되는 것으로 해석되어야 한다.

제 1 내지 제3 서브픽셀들(SP1, SP2, SP3)과 교차하도록 제1 서브픽셀 회로부(SPC1), 제2 서브픽셀 회로부(SPC2), 및 제3 서브픽셀 회로부(SPC3)가 y축 방향을 따라 서로 나란하게 배열된다. 제1 내지 제3 서브픽셀 회로부(SPC1, SPC2, SPC3) 각각은 장변이 x축 방향을 따르고, 단변이 y축 방향을 따르도록 배열된다.

단위픽셀(UP)의 일측(예를 들면, 좌측)에는 제1 전원라인(EVDD)이 y축 방향을 따라 연장되도록 배열되고, 타측(예를 들면, 우측)에는 데이터 라인(D1)과 센싱라인(VREF)이 제1 전원라인(EVDD)과 나란하게 배열된다.

제1 서브픽셀 회로부(SPC1)와 제2 서브픽셀 회로부(SPC2) 사이에는 제1 게이트 라인(G1)과 제2 게이트 라인(G2)이 서로 인접하여 배치된다. 제3 서브픽셀 회로부(SPC3)과 그에 인접한 다른 서브픽셀 회로부 사이에는 제3 게이트 라인(G3)이 배치된다. 제1 게이트 라인(G1), 제2 게이트 라인(G2) 및 제3 게이트 라인(G3) 각각은 x축 방향으로 연장된다.

상술한 구성에서, 제1 게이트 라인(G1)은 제1 서브픽셀(SP1)에 제1 게이트 신호를 공급하고, 제2 게이트 라인(G2)은 제2 서브픽셀(SP2)에 제2 게이트 신호를 공급하며, 제3 게이트 라인(G3)은 제3 서브픽셀(SP3)에 제3 게이트 신호를 공급한다. 제1 내지 제3 게이트 신호들은 순차적으로 공급된다.

또한, 제1 데이터 라인(D1)은 제 1 내지 제3 서브픽셀들(SP1, SP2, SP3)에 데이터 신호를 공급한다. 센싱 라인(VREF) 및 제1 전원라인(EVDD) 또한 도 3에 도시된 바와 같이, 제 1 내지 제3 서브픽셀들(SP1, SP2, SP3)에 각각 센싱전압과 제1 전원을 공급한다.

본 발명에서는 상술한 바와 같이, 제1 내지 제3 서브픽셀 회로부들(SPC1, SPC2, SPC3) 각각의 연장 방향이 x축 방향이고, 제1 내지 제3 게이트 라인들(G1, G2, G3) 각각의 연장방향이 x축 방향이므로, 서로 중첩되지 않는다.

따라서, 제1 내지 제3 게이트 라인들(G1, G2, G3)과 제1 내지 제3 서브픽셀 회로부들(SPC1, SPC2, SPC3)이 교차함으로써 제1 내지 제3 게이트 라인들(G1, G2, G3)과 제1 내지 제3 서브픽셀 회로부들(SPC1, SPC2, SPC3) 사이의 전극들 사이에 발생하는 기생 정전용량을 방지할 수 있는 효과를 얻을 수 있다.

또한, 제1 내지 제3 게이트 라인들(G1, G2, G3)을 제1 내지 제3 서브픽셀 회로부들(SPC1, SPC2, SPC3) 사이에 배치함으로써, 제1 내지 제3 서브픽셀 회로부들(SPC1, SPC2, SPC3)에서 제1 내지 제3 게이트 라인들(G1, G2, G3)을 제외할 수 있으므로, 그 영역만큼 제 1 내지 제3 서브픽셀들(SP1, SP2, SP3)과의 중첩영역을 늘릴 수 있으므로, 스토리지 캐패시터의 면적을 증가시킬 수 있는 효과를 얻을 수 있다.

다음으로, 도 5 및 도 6을 참조하여 본 발명의 전계발광 표시장치의 단위픽셀 구조에 대해 보다 구체적으로 설명하기로 한다.

도 5는 도 4에 도시된 단위픽셀을 도시한 평면도이고, 도 6은 도 5의 라인 I-I'을 따라 취한 단면도이다.

도 5 및 도 6을 참조하면, 단위픽셀(UP)은 도 4를 참조하여 설명한 바와 같이 서로 평행한 제1 전원라인(EVDD)과 제1 데이터 라인(D1) 사이에 배치된다. 제1 데이터 라인(D1)의 외측에는 제1 데이터 라인(D1)과 나란하게 센싱 라인(VREF)이 배치된다.

단위픽셀(UP)은 제1 방향(예를 들면, x축 방향)을 따라 나란하게 배열되는 제1 내지 제3 발광영역들(LA1 LA2, LA3)에 배치되는 제1 내지 제3 서브픽셀들(SP1, SP2, SP3)을 포함한다. 제1 내지 제3 서브픽셀들(SP1, SP2, SP3)을 구동하기 위한 회로부는 제1 방향(예를 들면, x축 방향)과 교차하는 제2 방향(예를 들면, y축 방향)을 따라 나란하게 배치되는 제1 회로영역(C1), 제2 회로영역(C2), 및 제3 회로영역(C3)을 포함한다. 이에 따라, 제1 내지 제3 발광영역들(LA1 LA2, LA3)의 각각은 제1 내지 제3 회로영역(C1, C2, C3)과 중첩되고, 제1 내지 제3 회로영역(C1, C2, C3)의 각각 또한 제1 내지 제3 발광영역들(LA1, LA2, LA3)과 중첩된다.

구체적으로, 제1 내지 제3 발광영역들(LA1 LA2, LA3)의 각각은 제1 회로영역(C1)과 중첩되는 제1 부분(상단부); 제2 회로영역(C2)과 중첩되는 제2 부분(제1 중간부), 및 제3 회로영역(C3)과 중첩되는 제3 부분(하단부)을 포함한다. 또한, 제1 내지 제3 회로영역(C1, C2, C3)의 각각은 제1 발광영역(LA1)과 중첩되는 제4 부분(좌단부), 제2 발광영역(LA2)와 중첩되는 제5 부분(제2 중간부), 및 제3 발광영역(LA3)과 중첩되는 제6 부분(우단부)을 포함한다.

기판(SUB) 상에는 제1 부분(상단부)과 제4 부분(좌단부)이 중첩되는 영역에 인접하여 구동 박막 트랜지스터(Td)가 배치되고, 제1 부분(상단부)과 제5 부분(제2 중간부)이 중첩되는 영역에 인접하여 스토리지 캐패시터(Cst)가 배치되며, 제1 부분(상단부)과 제6 부분(우단부)가 중첩되는 영역에 인접하여 스위칭 박막 트랜지스터(Tsw)와 센싱 박막 트랜지스터(Tse)가 배치된다.

기판(SUB) 상에는 구동 박막 트랜지스터(Td), 스위칭 박막 트랜지스터(Tsw), 및 센싱 박막 트랜지스터(Tse)의 영역에 대응하여 차광층이 형성될 수 있다. 차광층은 하부로부터의 광이 구동 박막 트랜지스터(Td), 스위칭 박막 트랜지스터(Tsw), 및 센싱 박막 트랜지스터(Tse)의 반도체층에 입사되어 반도체층을 손상시키는 것을 방지하기 위한 것이다.

또한, 기판(SUB) 상의 제1 부분(상단부)과 제5 부분(제2 중간부)이 중첩되는 영역에는 스토리지 캐패시터(Cst)의 제1 전극(E1)이 위치할 수 있다.

기판(SUB) 상에는 차광층 및 제1 전극(E1)을 커버하도록 버퍼층(BUF)이 배치될 수 있다. 차광층 및 제1 전극(E1)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 버퍼층(BUF)은 제1 전극(E1)을 노출시키는 제 1콘택홀(CH1)을 포함할 수 있다.

버퍼층(BUF) 상에는 반도체층이 배치될 수 있다. 반도체층은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 박막 트랜지스터에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널 영역을 포함한다.

반도체층은 구동 박막 트랜지스터(Td)의 구동 반도체층(TdA), 스위칭 박막 트랜지스터(Tsw)의 스위칭 반도체층(TswA), 및 센싱 박막 트랜지스터(Tse)의 센싱 반도체층을 구성한다. 구동 반도체층(TdA), 스위칭 박막 트랜지스터(Tsw)의 스위칭 반도체층(TswA), 및 센싱 박막 트랜지스터(Tse)의 센싱 반도체층은 후술하는 구동 박막 트랜지스터(Td)의 구동 게이트 전극(TdG), 스위칭 박막 트랜지스터(Tsw)의 스위칭 게이트 전극(TswG), 및 센싱 박막 트랜지스터(Tse)의 센싱 게이트 전극과 중첩되는 위치에 각각 배치된다. 구동 반도체층(TdA), 스위칭 반도체층(TswA), 및 센싱 반도체층은 채널영역과, 채널영역 양측에 배치되는 소스영역 및 드레인 영역을 각각 포함한다.

구동 반도체층(TdA), 스위칭 반도체층(TswA), 및 센싱 반도체층 상에는 게이트 절연막(GI)을 개재하여 구동 게이트 전극(TdG), 스위칭 게이트 전극(TswG), 및 센싱 게이트 전극이 각각 배치될 수 있다. 구동 게이트 전극(TdG)은 구동 채널 영역에 대응하여 배치되고, 스위칭 게이트 전극(TswG)은 스위칭 채널영역에 대응하여 배치되며, 센싱 게이트 전극은 센싱 채널영역에 대응하여 배치된다.

구동 게이트 전극(TdG)을 통해 노출된 구동 채널 양측의 구동 소스영역 및 구동 드레인 영역과, 스위칭 게이트전극(Tsw)을 통해 노출된 스위칭 채널 양측의 스위칭 소스영역 및 스위칭 드레인 영역과, 센싱 게이트 전극을 통해 노출된 센싱 반도체층 양측의 센싱 소스영역 및 센싱 드레인 영역은, n형 또는 p형 불순물을 다량 주입하여 도체화된 영역이다.

버퍼층(BUF) 상에는 또한 반도체층을 도체화하여 형성한 제1 전원라인(EVDD)이 배치될 수 있다.

버퍼층(BUF) 상에는 구동 게이트 전극(TdG), 스위칭 게이트 전극(TswG), 및 센싱 게이트 전극과, 구동 소스영역 및 구동 드레인 영역과, 스위칭 소스영역 및 스위칭 드레인 영역과, 센싱 소스영역 및 센싱 드레인 영역과, 제1 전원라인(EVDD)을 커버하도록 층간 절연막(ILD)이 배치될 수 있다.

층간 절연막(ILD)은 제1 전원라인(EVDD)을 노출시키는 제2 콘택홀(CH2)과, 구동 소스영역을 노출시키는 제3 콘택홀(CH3)과, 구동 드레인 영역을 노출시키는 제4 콘택홀(CH4)과, 제1 콘택홀(CH1)과 중첩되며 제1 전극(E1)을 노출시키는 제5 콘택홀(CH5)과, 스위칭 드레인 영역을 노출시키는 제6 콘택홀(CH6)과, 스위칭 소스 영역을 노출시키는 제7 콘택홀(CH7)을 포함할 수 있다. 층간 절연막(ILD)은 또한 센싱 소스영역을 노출시키는 제8 콘택홀(CH8)과 센싱 드레인 영역을 노출시키는 제9 콘택홀(CH9)을 포함할 수 있다.

층간 절연막(ILD) 상에는 제 2 콘택홀(CH2)을 통해 제1 전원라인(EVDD)에 접속되고, 제3 콘택홀(CH3)을 통해 구동 소스영역에 접속되는 구동 소스전극(TdS)과, 제4 콘택홀(CH4)을 통해 구동 드레인 영역에 접속되며, 제5 콘택홀(CH5)을 통해 제1 전극(E1)에 접속되는 구동 드레인 전극(TdD)과, 제5 콘택홀(CH5)을 통해 제1 전극(E1)에 접속되고 제6 콘택홀(CH6)을 통해 스위칭 드레인 영역에 접속되는 스위칭 드레인 전극(TswD)과, 스위칭 드레인 전극(TswD)으로부터 이격되어 제6 콘택홀(CH6)을 통해 스위칭 소스 영역에 접속되는 스위칭 소스 전극(TswS)이 위치된다. 스위칭 소스전극(TswS)은 제1 데이터 라인(D1)으로부터 연장된다. 층간 절연막(ILD) 상에는 또한 제 7콘택홀(CH7)을 통해 센싱 드레인 영역에 연결되는 센싱 드레인 전극(TseD)과, 제 8 콘택홀(CH8)을 통해 센싱 소스 영역에 연결되는 센싱 소스 전극(TseS)이 위치될 수 있다.

층간 절연막(ILD) 상에는 제1 전원라인(EVDD), 구동 소스전극(TdS), 구동 드레인 전극(TdD), 스위칭 드레인 전극(TswD), 스위칭 소스전극(TswS), 제1 데이터 라인(D1) 및 센싱 드레인 전극(TseD)을 커버하도록 오버코트층(OC)이 위치할 수 있다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.

오버코트층(OC) 상에는 제1 내지 제3 발광영역들(LA1 LA2, LA3) 각각에 대응하여 픽셀전극(Px)인 애노드 전극(AN)이 배치될 수 있다. 애노드 전극(AN)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 애노드 전극들(AN)이 반사 전극인 경우 반사층을 더 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.

애노드 전극들(AN)을 포함하는 기판(SUB) 상에 화소를 구획하는 뱅크층(BN)이 위치한다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 뱅크층(BN)에 의해 애노드 전극들(AN)을 노출시키는 발광영역들(LA1 LA2, LA3)이 정의될 수 있다. 뱅크층(BN)의 발광영역들(LA1 LA2, LA3)에는 애노드 전극들(AN)과 접촉하도록 발광층(LE1, LE2, LE3)이 각각 배치될 수 있다. 발광층(LE1, LE2, LE3)은 전자와 정공이 결합하여 발광하는 층이다. 발광층(EML)과 애노드 전극들(AN) 사이에는 정공주입층 또는 정공수송층이 배치될 수 있으며, 발광층(EML) 상에 전자수송층 또는 전자주입층이 위치할 수 있다.

발광층(LE1, LE2, LE3) 상에는 캐소드 전극(CAT)이 위치할 수 있다. 캐소드 전극(CAT)은 표시부의 전면 상에 배치될 수 있다. 캐소드 전극은 일 함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 캐소드 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어질 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

예를 들어, 본 발명의 실시예에서는 제1 전원라인(EVDD)은 층간절연막(ILD)에서 데이터 라인(D1)과 나란하게 배치될 수 있다. 이 경우, 구동 박막 트랜지스터(Td)의 구동 소스전극(TdS)은 제1 전원라인(EVDD)으로부터 연장되는 방식으로 형성되며, 제2 콘택홀(CH2)이 불필요하게 되는 이점이 있다.

또한, 서브픽셀 회로부의 박막 트랜지스터들은 n타입 또는 p타입의 박막 트랜지스터로 구현될 수 있다. 예를 들어, 박막 트랜지스터들은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 박막 트랜지스터로 구현될 수 있다. 박막 트랜지스터는 게이트, 소스, 및 드레인을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 박막 트랜지스터에 공급한다. 박막 트랜지스터 내에서 캐리어는 소스로부터 이동하기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 박막 트랜지스터에서 캐리어는 소스로부터 드레인으로 이동한다. n타입 박막 트랜지스터의 경우, 캐리어가 전자이기 때문에 소스에서 드레인으로 이동할 수 있도록 소스의 전압이 드레인의 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 이동하기 때문에 전류의 방향은 반대로 드레인으로부터 소스쪽이다. p타입 박막 트랜지스터의 경우, 캐리어가 정공이기 때문에 소스로부터 드레인으로 정공이 이동할 수 있도록 소스의 전압이 드레인의 전압보다 높다. p타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 이동하기 때문에 전류의 방향은 소스로부터 드레인 쪽이다. 박막 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 인가 전압에 따라 변경될 수 있다

따라서 본 발명의 기술적 범위는 발명의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

D1~Dn: 데이터 라인 G1~Gm: 게이트 라인
EVDD: 제1 전원라인 EVSS: 제2 전원라인
VREF: 센싱 라인 Td: 구동 박막 트랜지스터
Tsw: 스위칭 박막 트랜지스터 Tse: 센싱 박막 트랜지스터
Cst: 스토리지 캐패시터 SUB: 기판
BUF: 버퍼층 GI: 게이트 절연막
ILD: 층간 절연막 OC: 오버코트층
AN: 애노드 전극 LE1, LE2, LE3: 발광층
CAT: 캐소드 전극

Claims (12)

1. 하나의 데이터 라인을 공유하고 복수의 게이트 라인들에 각각 연결되는 복수의 서브픽셀들을 포함하는 단위픽셀; 및
   상기 복수의 게이트 라인들로부터 공급되는 게이트 신호에 응답하여 상기 데이터 라인을 통해 공급되는 데이터 신호를 상기 단위픽셀의 각 서브픽셀에 공급하는 복수의 서브픽셀 회로부들을 포함하며,
   상기 복수의 서브픽셀은 제1 방향을 따라 서로 나란하게 배열되며,
   상기 복수의 서브픽셀 회로부 각각은 상기 복수의 서브픽셀과 일부분이 중첩되며, 상기 제1 방향과 교차하는 제2 방향을 따라 서로 나란하도록 배열되는 표시장치.
   
2. 제1 항에 있어서,
   상기 복수의 서브픽셀들은 제1 내지 제3 서브픽셀들을 포함하고, 상기 복수의 서브픽셀 회로부들은 제1 내지 제3 서브픽셀 회로부들을 포함하며,
   상기 제1 서브픽셀 회로부와 상기 제2 서브픽셀 회로부 사이에는 상기 복수의 게이트 라인들 중 제1 게이트 라인과 제2 게이트 라인이 서로 인접하여 배치되고,
   상기 제3 서브픽셀 회로부와 그에 인접한 다른 서브픽셀 회로부 사이에는 상기 복수의 게이트 라인들 중 제3 게이트 라인이 배치되는 표시장치.
   
3. 제2 항에 있어서,
   상기 제1 내지 제3 서브픽셀들 각각은 상기 제1 서브픽셀 회로부와 중첩되는 제1 부분과, 상기 제2 서브픽셀 회로부와 중첩되는 제2 부분과, 상기 제3 서브픽셀 회로부와 중첩되는 제3 부분을 포함하고,
   상기 제1 내지 제3 서브픽셀 회로부들 각각은 상기 제1 서브픽셀과 중첩되는 제4 부분과, 상기 제2 서브픽셀과 중첩되는 제5 부분과, 상기 제3 서브픽셀과 중첩되는 제6 부분을 포함하는 표시장치.
   
4. 제3 항에 있어서,
   상기 제1 부분과 상기 제4 부분이 중첩되는 영역에 배치되는 구동 박막 트랜지스터;
   상기 제1 부분과 상기 제5 부분이 중첩되는 영역에 배치되는 스토리지 캐패시터; 및
   상기 제1 부분과 상기 제6 부분이 중첩되는 영역에 배치되는 스위칭 박막 트랜지스터 및 센싱 박막 트랜지스터를 더 포함하는 표시장치.
   
5. 제4 항에 있어서,
   상기 데이터 라인과 나란하게 배치되며 상기 구동 박막 트랜지스터에 제1 전원을 공급하는 제1 전원라인;
   상기 데이터 라인에 인접하여 배치되며, 상기 센싱 박막 트랜지스터에 센싱신호를 공급하는 센싱라인; 및
   상기 구동 박막 트랜지스터를 통해 공급되는 구동전류에 의해 발광하는 발광소자를 더 포함하며,
   상기 구동 박막 트랜지스터는 상기 제1 전원라인과 연결되는 구동 소스전극과, 상기 발광소자에 연결되는 구동 드레인 전극과, 상기 스위칭 박막 트랜지스터의 스위칭 드레인 전극에 연결되는 구동 게이트 전극을 포함하고,
   상기 스위칭 박막 트랜지스터는 상기 데이터 라인에 연결되는 스위칭 소스전극과, 상기 구동 게이트 전극에 연결되는 스위칭 드레인 전극과, 상기 게이트 라인에 연결되는 스위칭 게이트 전극을 포함하며,
   상기 센싱 박막 트랜지스터는 상기 센싱라인에 연결되는 센싱 소스전극과, 상기 구동 드레인 전극에 연결되는 센싱 드레인 전극과, 상기 게이트 라인에 연결되는 센싱 게이트 전극을 포함하고,
   상기 스토리지 캐패시터는 상기 구동 드레인 전극과 상기 센싱 드레인 전극에 연결되는 제1 전극과, 상기 구동 게이트 전극 및 상기 스위칭 드레인 전극에 연결되는 제2 전극을 포함하는 표시장치.
   
6. 제1 방향을 따라 서로 나란하게 배열된 복수의 발광영역들과, 상기 제1 방향과 교차하는 제2 방향을 따라 서로 나란하게 배열되며, 각각이 상기 복수의 발광영역들과 중첩되는 일부분을 갖는 복수의 회로영역들을 포함하는 기판:
   상기 기판 상에서 각 발광영역에 대응하여 배치되는 스토리지 캐패시터의 제1 전극;
   상기 제1 전극을 커버하는 버퍼층 상에서 상기 각 회로영역에 대응하여 배치되며, 채널영역과 상기 채널영역 양측에 배치되는 소스영역 및 드레인 영역을 포함하는 반도체층;
   상기 발광영역과 상기 회로영역이 중첩되는 영역의 상기 버퍼층 상에 배치되며, 상기 제1 전극과 중첩되도록 배치되어 상기 제1 전극과의 사이에 제1 정전용량을 형성하는 상기 스토리지 캐패시터의 제2 전극;
   게이트 절연막을 사이에 두고 상기 반도체층의 채널영역 상에 배치되는 게이트 전극;
   상기 게이트 전극 및 상기 제2 전극을 커버하는 층간 절연막 상에서 서로 이격되도록 배치되며, 상기 층간 절연막의 콘택홀들을 통해 상기 소스영역 및 상기 드레인 영역에 각각 접속되는 소스전극 및 드레인 전극;
   상기 소스전극 및 상기 드레인 전극을 커버하는 오버코트층 상에 배치되며, 상기 오버코트층의 콘택홀을 통해 상기 드레인 전극에 연결되는 애노드 전극을 포함하는 표시장치.
   
7. 제6 항에 있어서,
   상기 기판 상에서 상기 반도체층에 대응하여 배치되는 차광층을 더 포함하는 표시장치.
   
8. 제6 항에 있어서,
   상기 드레인 전극은 상기 제2 전극과 중첩되도록 배치되며, 상기 버퍼층과 상기 층간 절연막을 관통하는 콘택홀을 통해 노출된 상기 제1 전극과 접속되어 상기 제2 전극과의 사이에 상기 스토리지 캐패시터의 제2 정전용량을 형성하는 표시장치.
   
9. 제7 항에 있어서,
   상기 복수의 발광영역들은 제1 내지 제3 발광영역들을 포함하고, 상기 복수의 회로영역들은 제1 내지 제3 회로영역들을 포함하며,
   상기 제1 회로영역과 상기 제2 회로영역 사이에서 상기 기판 상에는 제1 게이트 라인과 제2 게이트 라인이 서로 인접하여 배치되고, 상기 제3 회로영역과 그에 인접한 다른 회로영역 사이에는 제3 게이트 라인이 배치되는 표시장치.
   
10. 제9 항에 있어서,
    상기 복수의 제1 내지 제3 발광영역 각각은 상기 제1 회로영역과 중첩되는 제1 부분과, 상기 제2 회로영역과 중첩되는 제2 부분과, 상기 제3 회로영역과 중첩되는 제3 부분을 포함하고,
    상기 제1 내지 제3 회로영역들 각각은 상기 제1 발광영역과 중첩되는 제4 부분과, 상기 제2 발광영역과 중첩되는 제5 부분과, 상기 제3 발광영역과 중첩되는 제6 부분을 포함하는 표시장치.
    
11. 제10 항에 있어서,
    상기 반도체층은 상기 제1 부분과 상기 제4 부분이 중첩되는 영역에 배치되는 구동 반도체층과, 상기 제1 부분과 상기 제6 부분이 중첩되는 영역에 배치되는 스위칭 반도체층을 포함하며,
    상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 구동 반도체층의 구동 채널영역 상에 배치되는 구동 게이트 전극과, 상기 게이트 절연막을 사이에 두고 상기 스위칭 반도체층의 스위칭 채널영역 상에 배치되는 스위칭 게이트 전극을 포함하고,
    상기 소스 전극은 상기 층간 절연막에 형성된 구동 소스 콘택홀을 통해 상기 구동 반도체층의 구동 소스 영역에 접속되는 구동 소스전극과, 상기 층간 절연막에 형성된 스위칭 소스 콘택홀을 통해 상기 스위칭 반도체층의 스위칭 소스 영역에 접속되는 스위칭 소스전극을 포함하며,
    상기 드레인 전극은 상기 층간 절연막에 형성된 구동 드레인 콘택홀을 통해 상기 구동 반도체층의 구동 드레인 영역에 접속되는 구동 드레인 전극과, 상기 층간 절연막에 형성된 스위칭 드레인 콘택홀을 통해 상기 스위칭 반도체층의 스위칭 드레인 영역에 접속되는 스위칭 드레인 전극을 포함하는 표시장치.
    
12. 제11 항에 있어서,
    상기 반도체층은 상기 제1 부분과 상기 제6 부분이 중첩되는 영역에서 상기 스위칭 반도체층과 이격되어 배치되는 센싱 반도체층을 더 포함하며,
    상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 센싱 반도체층의 센싱 채널영역 상에 배치되는 센싱 게이트 전극을 더 포함하고,
    상기 소스 전극은 상기 층간 절연막에 형성된 센싱 소스 콘택홀을 통해 상기 센싱 반도체층의 센싱 소스 영역에 접속되는 센싱 소스전극을 더 포함하며,
    상기 드레인 전극은 상기 층간 절연막에 형성된 센싱 드레인 콘택홀을 통해 상기 센싱 반도체층의 센싱 드레인 영역에 접속되는 센싱 드레인 전극을 더 포함하는 표시장치.

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