KR20240019495A - 표시패널과 이를 포함한 웨어러블 표시장치 - Google Patents

표시패널과 이를 포함한 웨어러블 표시장치 Download PDF

Info

Publication number
KR20240019495A
KR20240019495A KR1020220097185A KR20220097185A KR20240019495A KR 20240019495 A KR20240019495 A KR 20240019495A KR 1020220097185 A KR1020220097185 A KR 1020220097185A KR 20220097185 A KR20220097185 A KR 20220097185A KR 20240019495 A KR20240019495 A KR 20240019495A
Authority
KR
South Korea
Prior art keywords
planarization layer
gate
disposed
pixel
light emitting
Prior art date
Application number
KR1020220097185A
Other languages
English (en)
Inventor
최정미
정의현
김지아
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020220097185A priority Critical patent/KR20240019495A/ko
Priority to CN202310937934.7A priority patent/CN117529164A/zh
Publication of KR20240019495A publication Critical patent/KR20240019495A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/163—Wearable computers, e.g. on a belt
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels

Abstract

표시패널과 이를 포함한 웨어러블 표시장치가 개시된다. 이 표시패널은 입력 영상이 표시되는 픽셀 어레이; 및 상기 픽셀 어레이 밖의 베젤 영역을 포함한다. 상기 픽셀 어레이는 데이터 라인, 게이트 라인, 및 전원 라인에 연결되는 복수의 픽셀 회로가 배치되는 픽셀 회로 영역; 및 상기 게이트 라인에 게이트 신호를 공급하는 게이트 구동부가 배치되는 게이트 구동 회로 영역을 포함한다. 상기 픽셀 회로 영역과 상기 게이트 구동 회로 영역에 상기 픽셀 회로들에 의해 구동되는 발광 소자의 발광 영역이 배치된다. 상기 발광 소자의 애노드 전극 아래에 상기 전원 라인이 배치된다.

Description

표시패널과 이를 포함한 웨어러블 표시장치{DISAPLAY PANEL AND WEARABLE DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시패널과 이를 포함한 웨어러블 표시장치에 관한 것이다.
전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치의 표시패널은 다양한 형태의 웨어러블 표시장치에 적용되고 있다. 웨어러블 표시장치의 표시패널에서 네로우 베젤(narrow bezel)을 줄이기 위한 다양한 시도가 있으나, 네로우 베젤 설계가 어렵다. 픽셀들에 내부 보상 회로가 적용되면 게이트 신호가 많아진다. 이 경우, 표시패널의 외곽 베젤 영역에 배치된 게이트 구동 회로가 커지기 때문에 네로우 베젤 설계가 더욱 어렵게 된다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 표시패널과 이를 포함한 웨어러블 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시패널은 입력 영상이 표시되는 픽셀 어레이; 및 상기 픽셀 어레이 밖의 베젤 영역을 포함한다. 상기 픽셀 어레이는 데이터 라인, 게이트 라인, 및 전원 라인에 연결되는 복수의 픽셀 회로가 배치되는 픽셀 회로 영역; 및 상기 게이트 라인에 게이트 신호를 공급하는 게이트 구동부가 배치되는 게이트 구동 회로 영역을 포함한다. 상기 픽셀 회로 영역과 상기 게이트 구동 회로 영역에 상기 픽셀 회로들에 의해 구동되는 발광 소자의 발광 영역이 배치된다. 상기 발광 소자의 애노드 전극 아래에 상기 전원 라인이 배치된다.
상기 게이트 구동 회로 영역과 상기 픽셀 회로 영역의 경계에 적색 발광 소자의 애노드 전극이 배치된 적색 발광 영역, 녹색 발광 소자의 애노드 전극이 배치된 녹색 발광 영역, 및 청색 발광 소자의 애노드 전극이 배치된 청색 발광 영역이 배치된다.
상기 표시패널은 상기 게이트 구동부와 상기 픽셀 회로를 덮는 제1 평탄화층; 및 상기 제1 평탄화층을 덮는 제2 평탄화층을 더 포함한다. 상기 전원 라인이 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부 및 상기 픽셀 회로와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩된다.
상기 표시패널은 상기 제1 평탄화층을 관통하는 콘택홀을 통해 상기 픽셀 회로의 트랜지스터와 연결되고, 상기 제2 평탄화층을 관통하는 콘택홀을 통해 상기 애노드 전극과 연결되는 금속 패턴을 더 포함한다. 상기 전원 라인과 상기 금속 패턴이 상기 제1 평탄화층 상에서 서로 이격된다. 상기 게이트 구동부의 신호 전달부들 각각은 풀업 트랜지스터의 게이트 전극에 연결된 제1 제어 노드, 풀다운 트랜지스터의 게이트 전극에 연결된 제2 제어 노드, 및 상기 게이트 라인에 연결된 출력 노드를 포함한다. 상기 전원 라인이 상기 게이트 구동 회로 영역에서 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부와 중첩되고, 상기 픽셀 회로 영역에서 상기 제1 평탄화층을 사이에 두고 상기 픽셀 회로와 중첩된다.
상기 표시패널은 상기 게이트 구동부와 상기 픽셀 회로를 덮는 제1 평탄화층; 및 상기 제1 평탄화층을 덮는 제2 평탄화층을 더 포함한다. 상기 전원 라인이 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩된다.
상기 게이트 구동부의 신호 전달부들 각각은 풀업 트랜지스터의 게이트 전극에 연결된 제1 제어 노드, 풀다운 트랜지스터의 게이트 전극에 연결된 제2 제어 노드, 및 상기 게이트 라인에 연결된 출력 노드를 포함한다. 상기 제1 평탄화층은 상기 제1 제어 노드, 상기 제2 제어 노드, 및 상기 출력 노드를 덮는다. 상기 제2 평탄화층은 상기 전원 라인을 덮는다. 상기 애노드 전극이 상기 제2 평탄화층 상에 배치된다. 상기 전원 라인이 상기 게이트 구동 회로 영역에서, 상기 제1 평탄화층을 사이에 두고 상기 제1 제어 노드, 상기 제2 제어 노드, 및 상기 출력 노드와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩된다.
상기 표시패널은 상기 제1 평탄화층을 관통하는 콘택홀을 통해 상기 픽셀 회로의 트랜지스터와 연결되고, 상기 제2 평탄화층을 관통하는 콘택홀을 통해 상기 애노드 전극과 연결되는 금속 패턴을 더 포함한다. 상기 전원 라인과 상기 금속 패턴이 상기 제1 평탄화층 상에서 서로 이격된다.
상기 표시패널은 상기 데이터 라인과 연결되는 디멀티플렉서 어레이; 및 상기 디멀티플렉서의 입력 단자에 연결된 데이터 링크부를 더 포함한다. 상기 표시패널의 코너부에서 상기 게이트 구동부 없이 상기 디멀티플렉서 어레이와 상기 데이터 링크부가 배치된다.
본 발명의 일 실시예에 따른 웨어러블 표시장치는 데이터 라인, 게이트 라인, 및 전원 라인에 연결되는 복수의 픽셀 회로가 배치되는 픽셀 회로 영역, 상기 게이트 라인에 게이트 신호를 공급하는 게이트 구동부가 배치되는 게이트 구동 회로 영역, 상기 데이터 라인과 연결되는 디멀티플렉서 어레이, 및 상기 디멀티플렉서의 입력 단자에 연결된 데이터 링크부를 포함한 표시패널; 및 상기 데이터 링크부과 게이트 구동부에 연결되는 드라이브 IC를 포함한다. 상기 픽셀 회로 영역과 상기 게이트 구동 회로 영역에 상기 픽셀 회로들에 의해 구동되는 발광 소자의 발광 영역이 배치된다. 상기 발광 소자의 애노드 전극 아래에 상기 전원 라인이 배치된다.
본 발명은 표시패널의 픽셀 어레이에 게이트 구동부를 내장시켜 웨어러블 표시장치의 베젤를 줄일 수 있다.
본 발명은 발광 소자의 애노드 전극 아래에 전원 라인을 배치시킴으로써 전원 라인 아래의 게이트 구동부로부터 발생되는 전압 변동으로 인하여 발생되는 전계가 발광 소자로 전달되는 경로를 차단한다. 그 결과, 본 발명은 픽셀 어레이에 게이트 구동부를 배치할 때 게이트 구동부로부터의 전계가 발광 소자에 영향을 주지 않도록 하여 픽셀 어레이 전체에서 안정된 화질을 구현할 수 있다.
본 발명은 발광 소자의 애노드 전극 아래에 전원 라인과 평탄화층을 배치하여 애노드 전극의 평탄도를 높임으로써 시야각에 따른 빛의 반사 시감 차이를 개선할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시에에 따른 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 표시패널의 단면 구조를 개략적으로 보여 주는 단면도이다.
도 3은 도 1에 도시된 게이트 구동부를 개략적으로 보여 주는 블록도이다.
도 4는 본 발명의 실시예에 따른 웨어러블 표시장치를 보여 주는 블록도이다.
도 5는 스마트 워치(smart watch) 타입의 웨어러블 표시장치의 외관을 보여 주는 도면이다.
도 6은 본 발명의 실시예에 따른 표시패널의 코너부를 확대한 평면도이다.
도 7은 본 발명의 픽셀 회로를 개략적으로 보여 주는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시패널의 일부를 확대한 평면도이다.
도 9는 도 8에 도시된 픽셀 회로 영역과 게이트 구동 회로 영역의 단면 구조를 보여 주는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시패널의 일부를 확대한 평면도이다.
도 11은 도 10에 도시된 픽셀 회로 영역과 게이트 구동 회로 영역의 단면 구조를 보여 주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 복수의 서브 픽셀들을 포함ㅎ나다. 서브 픽셀들 각각은 스위치 소자와 구동 소자를 포함하여 발광 소자를 구동하는 픽셀 회로를 포함한다. 스위치 소자와 구동 소자는 TFT(Thin Film Transistor) 구조의 트랜지스터로 구현된다.
본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 산화물 반도체를 포함한 Oxide TFT와, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT와 같은 트랜지스터들을 포함한다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압이고, 게이트 오프 전압은 게이트 하이 전압일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.
표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 패널일 수 있다. 표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀들(101)의 구동에 필요한 정전압을 픽셀들(101)에 공급한다. 예를 들어, 표시패널(100)에는 픽셀 구동 전압(ELVDD)이 인가되는 전원 라인, 저전위 전원 전압(ELVSS)이 인가되는 전원 라인 등을 포함할 수 있다.
표시패널(100)의 단면 구조는 도 2에 도시된 바와 같이 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.
회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로를 포함한 TFT 어레이, 디멀티플렉서 어레이(112), 게이트 구동부(120) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(Red) 발광 소자, 녹색(Green) 발광 소자, 및 청색(Blue) 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 무기막을 포함한 다중 보호층에 의해 덮여질 수 있다.
발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Light emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동하여 여기자가 형성된다. 이 때, 발광층(EML)에서 가시광이 방출된다. 발광 소자(EL)로 이용되는 OLED는 복수의 발광층들이 적층된 텐덤(Tandem) 구조일 수 있다. 텐덤 구조의 OLED는 픽셀의 휘도와 수명을 향상시킬 수 있다.
봉지층(16)은 회로층(12)과 발광 소자층(14)을 밀봉하도록 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.
봉지층(16) 상에 터치 센서층(18)이 형성되고 그 위에 편광판이나 컬러필터층이 배치될 수 있다. 터치 센서층(18)은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층(18)은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 절연막들은 금속 배선 패턴들에서 교차되는 부분을 절연하고 터치 센서층(18)의 표면을 평탄화할 수 있다. 편광판은 터치 센서층(18)과 회로층(12)의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판, 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스가 접착될 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터를 포함할 수 있다. 컬러 필터층은 블랙 매트릭스 패턴을 더 포함할 수 있다. 컬러 필터층은 회로층(12)과 터치 센서층(18)으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 픽셀 어레이(AA)에서 재현되는 영상의 색순도를 높일 수 있다.
픽셀 어레이(AA)는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이(AA)에서 라인 방향(X축 방향)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.
픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다. 이하에서 '픽셀'은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들 그리고 전원 라인들에 연결된다.
픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.
전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA)와 표시패널 구동부의 구동에 필요한 직류(DC) 전압(또는 정전압)을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압, 게이트 오프 전압, 픽셀 구동 전압, 픽셀 기저 전압, 등의 정전압을 발생할 수 있다. 감마 기준 전압은 데이터 구동부(110)에 공급된다. 게이트 온 전압과 게이트 오프 전압은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압과 픽셀 기저 전압 등의 정전압은 픽셀들(101)에 공통으로 연결된 전원 라인들을 통해 픽셀들(101)에 공급된다. 픽셀 회로에 인가되는 정전압들은 전압 레벨이 서로 다를 수 있다.
표시패널 구동부는 타이밍 콘트롤러(Timing controller)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.
표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.
디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 채널들 각각의 출력 단자들과 데이터 라인들(102) 사이에 배치되면, 데이터 구동부(110)의 채널 개수가 감소될 수 있다.
표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 웨어러블 표시장치에서, 데이터 구동부(110), 타이밍 콘트롤러(130), 전원부(140) 등은 도 4에 도시된 바와 같이 하나의 드라이브 IC(Integrated Circuit, DIC)에 집적될 수 있다. 드라이브 IC(DIC)는 표시패널(100) 상에서 픽셀 어레이 밖의 베젤 영역에 접착되어 픽셀 어레이(AA)를 구동할 수 있다. 드라이브 IC(DIC)는 데이터 링크부의 배선들에 픽셀 데이터의 데이터 전압을 공급할 수 있다. 데이터 링크부에 공급된 데이터 전압은 디멀티플렉서 어레이(112)를 통해 픽셀 어레이(AA)의 데이터 라인에 공급된다. 드라이브 IC(DIC)로부터 출력되는 게이트 타이밍 제어 신호는 픽셀 어레이(AA) 내의 게이트 구동부(120)에 공급되어 게이트 구동부(120)를 제어한다.
데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 입력 받아 데이터 전압을 출력한다. 데이터 구동부(110)의 채널들은 DAC(Digital to Analog Converter)를 포함한다. DAC는 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. DAC에 입력되는 감마 기준 전압은 분압회로를 통해 계조별 감마 보상 전압으로 분압된다. 계조별 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(Vdata)은 데이터 구동부(110)의 데이터 채널들 각각에서 출력 버퍼를 통해 출력된다.
게이트 구동부(120)는 픽셀 회로와 함께 픽셀 어레이(AA) 내에 배치된다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 게이트 신호를 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 구동부(120)가 입력 영상이 재현되는 픽셀 어레이(AA)에 내장되기 때문에 표시패널(100)에서 비표시 영역인 좌우측 베젤 영역이 최소화될 수 있다.
호스트 시스템은 웨어러블 표시장치의 시스템 제어부일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(130)에 전송할 수 있다.
타이밍 콘트롤러(130)는 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.
타이밍 콘트롤러(130)로부터 발생된 게이트 타이밍 제어신호는 도 1에서 생략된 레벨 시프터(Level shifter)를 통해 게이트 구동부(120)의 시프트 레지스터에 입력될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호를 입력 받아 스타트 펄스와 시프트 클럭을 발생하여 게이트 구동부(120)의 시프트 레지스터에 제공할 수 있다.
도 3은 게이트 구동부(120)를 개략적으로 보여 주는 블록도이다.
도 3을 참조하면, 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 펄스[Gout(n-1)~Gout(n+2)]를 순차적으로 출력한다. 시프트 레지스터는 종속적으로 연결된 신호 전달부들[ST(n-1)~ST(n+2)]을 포함한다.
신호 전달부들[ST(n-1)~ST(n+2)]은 시프트 클럭(CLK1~4)이 인가되는 클럭 라인들(91)에 공통으로 연결된다. 신호 전달부들[ST(n-1)~ST(n+2)]은 캐리 펄스[CAR(n-1)~CAR(n+2)]가 인가되는 캐리 라인을 통해 종속적(Cascade)으로 연결된다.
신호 전달부들[ST(n-1)~ST(n+2)] 각각은 스타트 펄스(VST)가 입력되는 VST 노드, 시프트 클럭(CLK1~4)이 입력되는 CLK 노드, 게이트 펄스[Gout(n-1)~Gout(n+2)]가 출력되는 제1 출력 노드, 및 캐리 펄스[CAR(n-1)~CAR(n+2)]가 출력되는 제2 출력 노드를 포함한다. 게이트 펄스가 출력되는 제1 출력 노드는 표시패널의 게이트 라인에 연결된다. 게이트 펄스[Gout(n-1)~Gout(n+2)]와 캐리 펄스[CAR(n-1)~CAR(n+2)]는 공통의 출력 노드를 통해 출력될 수 있다. 이 경우, 제2 출력 노드와 제1 출력 노드가 하나의 공통 출력 노드에 연결될 수 있다.
스타트 펄스(VST)는 일반적으로 제1 신호 전달부에 입력된다. 도 3의 예에서, 제n-1 신호 전달부[ST(n-1)]가 제1 신호 전달부일 수 있다. 시프트 클럭(CLK1~4)은 위상이 순차적으로 시프트되는 4 상(phase) 클럭일 수 있으나 이에 한정되지 않는다. 예를 들어, 시프트 클럭(CLK1~4)은 M(M은 2 이상의 양의 정수) 상 클럭일 수 있다.
제n-1 신호 전달부[ST(n-1)]에 종속적으로 연결된 신호 전달부들[ST(n)~ST(n+2)]은 이전 신호 전달부로부터의 캐리 펄스[CAR(n-1)~CAR(n+2)]를 스타트 펄스로서 입력 받아 구동되기 시작한다. 신호 전달부들[ST(n-1)~ST(n+2)] 각각은 제1 출력 노드를 통해 게이트 펄스[Gout(n-1)~Gout(n+2)]를 출력함과 동시에 제2 출력 노드를 통해 캐리 펄스[CAR(n-1)~CAR(n+2)]를 출력한다.
신호 전달부들[ST(n-1)~ST(n+2)] 각각은 제1 제어 노드(Q), 제2 제어 노드(QB), 및 버퍼 회로를 포함한다. 버퍼 회로는 풀업 트랜지스터(Tu)와, 풀다운 트랜지스터(Td)를 통해 게이트 펄스를 출력 노드를 통해 게이트 라인(103)으로 출력한다.
버퍼 회로는 제1 제어 노드(Q)가 충전된 상태에서 시프트 클럭(CLK1~CLK4)이 입력될 때 시프트 클럭(CLK1~CLK4)의 전압을 출력 노드에 공급하여 제1 출력 노드의 전압을 게이트 온 전압(VGH)까지 라이징(rising)시키고, 제2 제어 노드(QB)가 충전될 때 제1 출력 노드를 방전시킴으로써 게이트 펄스[Gout(n-1)~Gout(n+2)]의 전압을 게이트 오프 전압(VGL)으로 반전시킨다.
풀업 트랜지스터(Tu)는 제1 제어 노드(Q)에 연결된 게이트 전극, 시프트 클럭(CLK1~CLK4)이 입력되는 CLK 노드에 연결된 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한다. 풀다운 트랜지스터(Td)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 및 게이트 오프 전압(VGL)이 인가되는 VSS 노드에 연결된 제2 전극을 포함한다.
제1 제어 노드(Q)와 제2 제어 노드(QB) 사이에 도면에서 생략된 인버터(Inverter)가 연결된다. 따라서, 제1 제어 노드(Q)가 하이 전압일 때 제2 제어 노드(QB)는 로우 전압이고, 제1 제어 노드(Q)가 로우 전압일 때 제2 제어 노드(QB)는 하이 전압이다.
신호 전달부들[ST(n-1)~ST(n+2)] 각각은 복수의 트랜지스터들을 이용하여 제1 및 제2 제어 노드들(Q, QB)을 충방전할 수 있다.
신호 전달부들[ST(n-1)~ST(n+2)]의 리셋 노드에는 다음 신호 전달부로부터의 리셋 펄스가 입력될 수 있다. 신호 전달부들[ST(n-1)~ST(n+2)]는 다음 신호 전달부로부터의 리셋 펄스에 응답하여 제1 제어 노드(Q)를 방전시킬 수 있다.
도 4는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 5는 스마트 워치(smart watch) 타입의 웨어러블 기기의 외관을 보여 주는 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 웨어러블 표시장치는 시스템 제어부(200), 센서부(210), 입력부(220), 통신부(230), 출력부(250), 인터페이스부(260), 메모리(170), 전원 공급부(280) 등에 연결된다.
도 4에서, 도면 부호 '111'은 드라이브 IC(DIC)의 출력 단자들을 디멀티플렉서 어레이(112)의 입력 단자들에 연결하는 데이터 링크부를 나타낸다다. 일반적으로 드라이브 IC(DIC)의 출력 단자들 간의 피치(pitch) 보다 디멀티플렉서 어레이(112)의 입력 단자들의 피치가 더 크다. 데이터 링크부(111)는 드라이브 IC(DIC)의 출력 단자들과 디멀티플렉서 어레이(112)의 입력 단자들을 1:1로 연결하는 복수의 금속 배선들을 포함한다.
시스템 제어부(200)는 센서부(210), 입력부(220), 통신부(230), 출력부(250), 인터페이스부(260), 메모리(270), 및 전원 공급부(280)에 연결되어 이러한 구성 요소들을 제어한다.
센서부(210)는 표시패널(100) 상에 배치된 터치 센서를 이외의 다양한 센서들을 포함한다. 센서부(210)는 웨어러블 표시장치의 주변 환경 정보 및 사용자 정보 중 적어도 하나를 감지하는 각종 센서를 포함할 수 있다. 센서부(210)는 카메라(51), 심박 센서(52), 근접센서(proximity sensor), 조도 센서(illumination sensor), 가속도 센서(acceleration sensor), 자기 센서(magnetic sensor), 중력 센서(G-sensor), 자이로스코프 센서(gyroscope sensor), 모션 센서(motion sensor), RGB 센서, 적외선 센서(IR 센서: infrared sensor), 지문인식 센서(finger scan sensor), 초음파 센서(ultrasonic sensor), 생체 인식 센서(지문 센서, 홍채 인식 센서) 등을 포함할 수 있다. 카메라(51)는 이미지 센서를 포함할 수 있다.
입력부(220)는 마이크로폰(microphone), 사용자 입력을 위한 터치키(touch key), 푸시키(mechanical key) 등을 포함할 수 있다. 통신부(230)는 방송 수신 모듈, 이동통신 모듈, 무선 인터넷 모듈, 근거리 통신 모듈, 위치정보 모듈 중 적어도 하나 이상을 포함할 수 있다. 출력부(250)는 표시패널 이외의 시각, 청각 또는 촉각 등과 관련된 출력을 발생시키기 위한 것으로, 음향 출력 모듈, 햅팁 모듈, 광 출력 모듈 등을 포함할 수 있다.
인터페이스부(260)는 외부 기기와의 인터페이스를 제공한다. 인터페이스부(260)는 유/무선 헤드셋 포트(port), 외부 충전기 포트, 유/무선 데이터 포트, 메모리 카드(memory card) 포트, 식별 모듈이 구비된 장치를 연결하는 포트, 오디오 I/O(Input/Output) 포트, 비디오 I/O 포트, 이어폰 포트 중 적어도 하나를 포함할 수 있다.
메모리(270)는 시스템 제어부(200)의 설정값, 응용 프로그램(application program 또는 애플리케이션(application))을 제어하기 위한 데이터, 명령어들을 저장할 수 있다. 응용 프로그램 중 적어도 일부는, 무선 통신을 통해 외부 서버로부터 다운로드 될 수 있다. 또한 응용 프로그램 중 적어도 기본 기능을 실행하는 웨어러블 표시장치의 출고에 기본적으로 메모리에 저장되어 있다. 기본 기능은 예를 들어, 전화 착신, 발신 기능, 메시지 수신, 발신 기능 등이다.
전원 공급부(280)는 외부/내부 전원을 인가 받아 웨어러블 표시장치의 구동에 필요한 모든 회로 구성들의 구동에 필요한 구동 전원을 발생한다. 전원 공급부(280)는 배터리를 포함한다.
도 6은 본 발명의 실시예에 따른 표시패널의 코너부를 확대한 평면도이다.
게이트 구동부(120)가 표시패널(100)의 픽셀 회로에 배치되고, 표시패널(100)의 코너부에 게이트 구동부(120)가 배치되지 않는다. 그 결과, 표시패널(100)의 코너부에서 픽셀들이 없는 코너부 베젤 영역의 폭(W)이 감소된다. 표시패널(100)의 코너부 베젤 영역에는 데이터 링크부(111)의 일부 배선들과 디멀티플렉서 어레이(112)의 일부 스위치 소자와 배선이 배치될 수 있다.
도 7은 본 발명의 픽셀 회로를 개략적으로 보여 주는 회로도이다.
도 7을 참조하면, 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 및 회로부(S1, S2, S3)을 포함한다. 회로부(S1, S2, S3) 중 적어도 하나는 스위치 소자를 포함할 수 있다. 또한, 회로부(S1, S2, S3) 중 적어도 하나는 커패시터를 포함할 수 있다. 구동 소자(DT)와 회로부(S1, S2, S3)의 스위치 소자 각각은 트랜지스터로 구현될 수 있다.
제1 회로부(S1)는 픽셀 구동 전압(ELVDD)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 제2 회로부(S2)는 구동 소자(DT)의 게이트 전극에 연결된 커패시터를 충전하고, 1 프레임 기간 동안 커패시터의 전압을 유지한다. 제3 회로부(S3)는 구동 소자(DT)를 통해 픽셀 구동 전압(ELVDD)으로부터 공급되는 전류를 발광 소자(EL)에 제공한다. 발광 소자(EL)는 구동 소자(DT)로부터 공급되는 전류에 따라 구동되어 발광될 수 있다. 제1 연결부(71)는 제1 회로부(S1)와 제2 회로부(S2)를 연결한다. 제2 연결부(72)는 제2 회로부(S2)와 제3 회로부(S3)를 연결한다. 제3 연결부(73)는 제3 회로부(S3)와 제1 회로부(S1)를 연결한다.
회로부(S1, S2, S3)는 내부 보상 회로를 포함할 수 있다. 내부 보상 회로는 구동 소자(DT)의 문턱 전압(Vth)을 센싱하고, 그 문턱 전압만큼 픽셀 데이터의 데이터 전압을 보상할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시패널(100)의 일부를 확대한 평면도이다. 도 9는 도 8에 도시된 픽셀 회로 영역(PXLS)과 게이트 구동 회로 영역(GIA)의 단면 구조를 보여 주는 단면도이다. 도 8에서 'AND', 'AND1' 및 'AND2'는 발광 소자(EL)의 애노드 전극이다. 도 9에서, 'BZ'은 표시패널(100)에서 픽셀들이 없는 비표시 영역인 베젤 영역(BZ)이다. 'TFT1'은 게이트 구동부(120)를 구성하는 트랜지스터들 중 하나의 트랜지스터이다. 'TFT2'는 픽셀 회로 영역(PXLS)에 배치된 LTPS TFT들 중 하나인 제2 TFT이다. 'TFT3'는 픽셀 회로 영역(PXLS)에 배치된 Oxide TFT들 중 하나인 제3 TFT이다.
도 8 및 도 9를 참조하면, 표시패널의 픽셀 회로 영역(PXLS)은 복수의 서브 픽셀 회로들과, 이 픽셀 회로들에 연결된 배선들이 배치된다. 픽셀 회로 영역의 픽셀 회로들은, 적색 발광 소자를 구동하는 적색 서브 픽셀의 픽셀 회로, 녹색 발광 소자를 구동하는 녹색 서브 픽셀의 픽셀 회로, 및 청색 발광 소자를 구동하는 청색 서브 픽셀의 픽셀 회로를 포함한다. 픽셀 회로 영역(PXLS)은 픽셀 어레이(AA) 내에서 표시패널의 X축 방향을 따라 복수의 회로 영역들로 분리된다.
게이트 구동 회로 영역(GIA)은 표시패널의 픽셀 어레이(AA) 내에서 X축 방향에서 분리된 픽셀 회로 영역(PXL)의 회로 영역들 사이에 배치된다. 게이트 구동 회로 영역(GIA)은 X축 방향에서 표시패널의 픽셀 어레이 내에 소정 간격을 사이에 두고 이격되는 회로 영역들로 분할될 수 있다. X축 방향에서 이웃한 게이트 구동 회로 영역(GIA)의 회로 영역들 사이에 N(N은 10~20 사이의 양의 정수) 개의 서브 픽셀들이 배치될 수 있다.
픽셀 회로 영역(PXLS)과 게이트 구동 회로 영역(GIA) 모두에 서브 픽셀들의 발광 영역이 배치된다. 도 7에서, 'R'은 적색 서브 픽셀에서 적색 광이 방출되는 적색 발광 영역이다. 'G'는 녹색 서브 픽셀에서 녹색 광이 방출되는 녹색 발광 영역이다. 'B'는 청색 서브 픽셀에서 청색 광이 방출되는 청색 발광 영역이다. 각 컬러의 발광 영역은 도 8에 도시된 뱅크 패턴(BNK)에 의해 정의된다. 픽셀 회로 영역(PXLS)과 게이트 구동 회로 영역(GIA) 간의 Y 축 방향 경계에서, 적색 발광 영역(R), 녹색 발광 영역(G), 및 청색 발광 영역(B)이 중첩된다.
표시패널은 도 9에 도시된 바와 같이, 기판(SUBS) 상에 적층된 회로층(CIR), 발광 소자층(OEL), 및 봉지층(ENC), 및 터치 센서층(OCT)을 포함한다.
기판(SUBS)은 투명한 유리 또는 플라스틱 기판일 수 있다. 예를 들어, 기판(SUBS)은 제1 폴리이미드(Polyimide, 이하 “PI”라 함) 기판(PI1), 무기막(IPD), 및 제2 PI 기판(PI2)이 적층된 구조로 제작될 수 있다. 무기막(IPD)은 수분 침투를 차단한다.
회로층(CIR)은 픽셀 회로와 게이트 구동부(120), 및 디멀티플렉서 어레이(112) 등을 포함한다.
제1 버퍼층(BUF1)이 제2 PI 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1)은 산화막(SiO2)과 질화막(SINx)이 둘 이상 적층된 다층의 절연막으로 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 반도체층이 형성된다. 제1 반도체층은 포토리소그래피(Photolithography) 공정에서 패터닝되는 폴리 실리콘 반도체층을 포함할 수 있다. 제1 반도체층은 제1 및 제2 TFT들(TFT1, TFT2)에서 반도체 채널을 형성하는 폴리 실리콘 액티브 패턴들(ACT1, ACT2)을 포함할 수 있다.
제1 게이트 절연층(GI1)이 제1 반도체층의 액티브 패턴들(ACT1, ACT2)을 덮도록 제1 버퍼층(BUF1) 상에 증착된다. 제1 게이트 절연층(GI1)은 무기 절연재료층을 포함한다. 제1 금속층이 제1 게이트 절연층(GI1) 상에 형성된다. 제1 금속층은 제1 게이트 절연층(GI1)에 의해 제1 반도체층으로부터 절연된다.
제1 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제1 금속층은 제1 및 제2 TFT들(TFT1, TFT2)의 게이트 전극(GE1, GE2)과, 제3 TFT(T3) 아래의 광 쉴드 패턴(BSM)을 포함할 수 있다.
제1 층간 절연층(ILD1)이 제1 금속층의 패턴들을 덮도록 제1 게이트 절연층(GI1) 상에 형성된다. 제1 층간 절연층(ILD1)은 무기 절연재료를 포함한다. 제1 층간 절연층(ILD1) 상에 제2 버퍼층(BUF2)이 형성된다. 제2 버퍼층(BUF2)은 단층 또는 복층의 무기 절연 재료를 포함한다.
제2 반도체층은 제3 TFT(TFT3)에서 반도체 채널을 형성하는 산화물 반도체 패턴(ACT3)을 포함한다. 제2 게이트 절연층(GI2)은 제2 반도체층의 액티브 패턴(ACT3)을 덮도록 제2 버퍼층(BUF2) 상에 증착된다. 제2 게이트 절연층(GI2)은 단층 또는 복층의 무기 절연재료를 포함한다. 제2 금속층이 제2 게이트 절연층(GI2) 상에 형성된다. 제2 금속층은 제2 게이트 절연층(GI2)에 의해 제2 반도체층으로부터 절연된다.
제2 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제2 금속층은 제3 TFT(TFT3)의 게이트 전극(GE3)과, 하부 커패시터 전극(CE1)을 포함한다.
제2 층간 절연층(ILD2)이 제2 금속층의 패턴들을 덮도록 제2 게이트 절연층(GI2) 상에 형성된다. 제2 층간 절연층(ILD2)은 단층 또는 복층의 무기 절연재료를 포함한다. 제3 금속층이 제2 층간 절연층(ILD2) 상에 형성된다. 제3 금속층은 제2 층간 절연층(ILD2)에 의해 제2 금속층으로부터 절연된다.
제3 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제3 금속층은 상부 커패시터 전극(CE2)을 포함한다. 픽셀 회로의 커패시터(Cst)는 상부 커패시터 전극(CE2), 하부 커패시터 전극(CE1), 및 그 사이의 유전체층 즉, 제2 층간 절연층(ILD2)으로 이루어진다.
제2 층간 절연층(ILD2) 상에 제3 금속층의 패턴들을 덮는 제3 층간 절연층(ILD3)이 형성된다. 제3 층간 절연층(ILD3)은 단층 또는 복층의 무기 절연재료를 포함한다. 제4 금속층이 제3 층간 절연층(ILD3) 상에 형성된다. 제4 금속층은 제2 게이트 절연층(GI2)에 의해 제2 반도체층으로부터 절연된다.
제4 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제4 금속층은 제1 TFT(TFT1)의 제1 및 제2 전극들(E11, E12), 제2 TFT(TFT2)의 제1 및 제2 전극들(E21, E22), 및 제3 TFT(TFT3)의 제1 및 제2 전극들(E31, E32)을 포함한다. 제1 TFT(TFT1)의 제1 및 제2 전극들(E11, E12)은 절연층들(GI1, ILD1, BUF2, GI2, ILD2, ILD3)을 관통하는 제1 콘택홀(Contact hole)을 통해 제1 액티브 패턴(ACT1)에 연결된다. 제1 TFT(TFT1)의 제1 및 제2 전극들(E11, E12) 중 어느 하나에 시프트 클럭이 인가될 수 있다. 제2 TFT(TFT2)의 제1 및 제2 전극들(E21, E22)은 절연층들(GI1, ILD1, BUF2, GI2, ILD2, ILD3)을 관통하는 제2 콘택홀을 통해 제1 액티브 패턴(ACT1)에 연결된다. 제3 TFT(TFT3)의 제1 및 제2 전극들(E31, E32)은 절연층들(GI2, ILD2, ILD3)을 관통하는 제3 콘택홀을 통해 제3 액티브 패턴(ACT1)에 연결된다. 제3 TFT(TFT3)의 제1 전극(E31)은 절연층들(ILD1, BUF2, GI2, ILD2, ILD3)을 관통하는 제4 콘택홀을 통해 광 쉴드 패턴(BSM)에 연결될 수 있다.
제4 금속층은 도 3에 도시된 게이트 구동부(120)의 주요 노드들을 포함한다. 제4 금속층은 제1 제어 노드(Q)에 연결된 금속 패턴(E13), 게이트 펄스가 출력되는 제1 출력 노드에 연결된 금속 패턴(E14), 제2 제어 노드(QB)에 연결된 금속 패턴(E15) 등을 포함한다.
제1 평탄화층(PLN1)은 제4 금속층의 패턴들(E11~E32)을 덮는다. 제1 평탄화층(PLN1)은 유기 절연재료로 회로층(12)의 픽셀 회로 영역(PXLS)과 게이트 구동 회로 영역(GIA)을 두껍게 덮는다. 제1 평탄화층(PLN)이 회로층(12) 상에 도포될 때 유기 절연재료가 표시패널(100)의 가장자리로 흘러 베젤 영역(BZ)에서 회로층(12)의 측면을 덮는다.
제5 금속층이 제1 평탄화층(PLN1) 상에 형성된다. 제5 금속층은 제1 평탄화층(PLN1)에 의해 제4 금속층로부터 절연된다. 제5 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제5 금속층은 픽셀 구동 전압(ELVDD)이 인가되는 전원 라인(SD21)과, 발광 소자(EL)를 제3 TFT(TFT3)에 연결하는 금속 패턴(SD22)을 포함한다. 전원 라인(SD21)과 금속 패턴(SD22)는 동일 평면 상에서 서로 이격된다. 전원 라인(SD21)은 제1 평탕화층(PLN1)을 사이에 두고 픽셀 회로 영역(PXLS)과 게이트 구동 회로 영역(GIA)에서 그 하부에 배치된 제4 금속층의 패턴들(E11~E31)과 중첩된다. 픽셀 구동 전압(ELVDD)은 메쉬(Mesh) 형태로 패터닝될 수 있다. 금속 패턴(SD22)은 제1 평탄화층(PLN1)을 관통하는 제5 콘택홀을 통해 제3 TFT(TFT3)의 제2 전극(E32)에 연결된다. 제5 금속층은 제2 평탄화층(PLN2)이 도포되는 공정에서 유기 절연 재료가 베젤 영역(BZ)으로 흐르는 현상을 억제하는 복수의 댐(DAM) 패턴들을 더 포함할 수 있다.
제4 금속층의 금속 패턴들(E11~E31)에는 전압차가 큰 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하는 전압들로 인하여 강도가 큰 전계가 발생될 수 있다. 제5 금속층의 전원 라인(SD21)은 제4 금속층의 금속 패턴들(E11~E31)과 발광 소자(EL)의 애노드 전극(AND1, AND2) 사이에 위치하여 제4 금속층의 금속 패턴들에 인가되는 전압 변동시 발생되는 전계가 발광 소자(EL)의 애노드 전극(AND1, AND2)에 영향을 주지 않도록 전계를 차단한다. 또한, 전원 라인(SD21)은 애노드 전극(AND1, AND2)의 평탄도를 높여 시야각에 따른 금속으로부터 반사되는 빛의 반사 시감 차이를 개선할 수 있다.
제2 평탄화층(PLN2)이 제5 금속층의 금속 패턴들을 덮도록 제1 평탄화층(PLN1) 상에 형성된다. 제2 평탄화층(PLN2)은 유기 절연재료로 회로층(12)의 픽셀 회로 영역(PXLS), 게이트 구동 회로 영역(GIA) 및 베젤 영역(BZ)을 두껍게 덮는다. 제2 평탄화층(PLN2) 상에 제6 금속층이 형성된다. 제2 평탄화층(PLN2)는 제6 금속층이 형성되는 표면을 평탄하게 한다.
제6 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제6 금속층은 발광 소자(EL)의 애노드 전극들(AND1, AND2)을 포함한다. 애노드 전극들(AND1, AND2)은 제2 평탄화층(PLN2)을 사이에 두고 제5 금속층의 전원 라인(SD21)과 중첩된다. 애노드 전극들(AND1, AND2)은 제2 평탄화층(PLN2)을 관통하는 제6 콘택홀을 통해 픽셀 회로들의 제3 TFT(TFT3)에 연결된 금속 패턴(SD22)에 접촉된다. 게이트 구동 회로 영역(GIA)에 배치된 애노드 전극(AND1)은 픽셀 회로 영역(PXLS)과 중첩된 부분에서 제6 콘택홀을 통해 다른 픽셀 회로의 제3 TFT(TFT3)에 연결될 수 있다.
발광 소자층(OEL)에서, 뱅크 패턴(BNK)이 애노드 전극(AND1, AND2)의 가장자리를 덮도록 제2 평탄화층(PLN2) 상에 형성된다. 뱅크 패턴(BNK)은 픽셀 회로 영역(PXLS)와 게이트 구동 회로 영역(GIA)에서 서브 픽셀들 각각의 발광 영역(R, G, B)을 정의한다. 뱅크 패턴(BNK)은 감광성을 가지는 유기 절연재료를 포함하여 포토리소그래피 공정에서 패터닝될 수 있다. 뱅크 패턴(BNK) 상에는 소정 높이의 스페이서(Spacer) 패턴이 형성될 수 있다.
서브 픽셀들의 발광 영역(R, G, B) 각각에서 애노드 전극(AND1, AND2)과 접촉되도록 발광층을 포함한 유기 화합물층(OE1, OE2)이 형성된다. 뱅크 패턴(BNK)에 의해 유기 화합물층(OE1, OE2)이 서브 픽셀들 간에 분리된다.
발광 소자(EL)의 캐소드 전극(CAT)으로 이용되는 제7 금속층이 뱅크 패턴(BNK)과 유기 화합물층(OE1, OE2) 상에 형성된다. 제7 금속층은 픽셀 회로 영역(PXLS)과 게이트 구동 회로 영역(GIA)에서 서브 픽셀들 간에 연결된다.
봉지층(ENC)은 발광 소자(EL)의 캐소드 전극(CAT)을 덮는 다중 절연층을 포함한다. 다중 절연층은 캐소드 전극(CAT)을 덮는 제1 무기 절연층(PAS1), 제1 무기 절연층(PAS1)을 덮는 두꺼운 유기 절연층(PCL), 및 유기 절연층(PCL)을 덮는 제2 무기 절연층(PAS2)을 포함한다.
터치 센서층(OCT)은 제2 무기 절연층(PAS2)을 덮는 제3 버퍼층(BUF3), 제3 버퍼층(BUF3) 상에 형성되는 센서 전극 배선(TE1~TE4), 및 센서 전극 배선(TE1~TE4)을 덮는 유기 절연층(PAC)을 포함한다.
도 10은 본 발명의 다른 실시예에 따른 표시패널(100)의 일부를 확대한 평면도이다. 도 11은 도 10에 도시된 픽셀 회로 영역(PXLS)과 게이트 구동 회로 영역(GIA)의 단면 구조를 보여 주는 단면도이다. 도 10 및 도 11에서, 전술한 실시예와 실질적으로 동일한 구성에 대하여는 동일한 도면 부호를 붙이고, 상세한 설명을 생략하기로 한다.
도 10 및 도 11을 참조하면, 제5 금속층이 제1 평탄화층(PLN1) 상에 형성된다. 제5 금속층은 제1 평탄화층(PLN1)에 의해 제4 금속층로부터 절연된다. 제5 금속층은 픽셀 구동 전압(ELVDD)이 인가되는 전원 라인들(SD23, SD24)과, 발광 소자(EL)를 제3 TFT(TFT3)에 연결하는 금속 패턴(SD22)을 포함한다. 전원 라인들(SD23, SD23)과 금속 패턴(SD22)는 동일 평면 상에서 서로 이격된다.
전원 라인(SD23, SD24)은 게이트 구동 회로 영역(GIA)에 배치되어 제1 평탄화층(PLN1)을 사이에 두고 게이트 구동부(120)와 중첩되고, 제2 평탄화층(PLN2)을 사이에 애노드 전극(AND2)과 중첩되는 제1 전원 라인(SD23)과, 제1 전원 라인(SD23) 보다 작은 선폭을 가지며, 픽셀 회로 영역(PXLS)에 배치되어 제1 평탄화층(PLN1)을 사이에 두고 픽셀 회로와 중첩되는 제2 전원 라인(SD24)을 포함한다.
두꺼운 제1 전원 라인(SD23)은 Y축 방향을 따라 게이트 구동 회로 영역(GIA) 내에 배치된다. 이 전원 라인(SD23)은 제1 평탕화층(PLN1)을 사이에 두고 게이트 구동 회로 영역(GIA)에서 그 하부에 배치된 제4 금속층의 패턴들(E11~E15)과 중첩된다. 발광 소자(EL)의 애노드 전극(AND1)은 제2 평탄화층(PLN2)을 사이에 두고 제5 금속층의 전원 라인(SD23)과 중첩된다. 제1 전원 라인(SD23)은 그 아래에 배치된 제4 금속층의 금속 패턴들(E11~E31)로부터 발생되는 전계가 발광 소자(EL)의 애노드 전극(AND1)에 영향을 주지 않도록 제4 금속층으로부터의 전계를 차단한다. 또한, 제1 전원 라인(SD23)은 애노드 전극(AND1)의 평탄도를 높여 시야각에 따른 금속으로부터 반사되는 빛의 반사 시감 차이를 개선할 수 있다.
픽셀 회로 영역(PXLS)에 배치되는 제2 전원 라인(SD24)은 이 전원 라인(SD24)과 동일층에 형성되어 제3 TFT(TFT3)에 연결되는 금속 패턴(SD22)과 단락(short circuit)되지 않도록 얇은 배선으로 패터닝될 수 있다. 도 8 및 도 9에 도시된 바와 같이 게이트 구동 회로 영역(GIA)과 픽셀 회로 영역(PXLS)에 전원 라인(SP21)이 넓게 배치되면, 이 전원 라인(SP21) 상에서 외광 반사에 의한 시인성 저하가 발생할 수 있다. 도 10 및 도 11에 되시된 바와 같이, 픽셀 회로 영역(PXLS)에 배치된 제2 전원 라인(SD24)의 선폭을 줄임으로써 외광 반사를 감소시키면서 픽셀 구동 전압(ELVDD)을 픽셀 어레이(AA) 전체에 균일하게 전달할 수 있다. 한편, 외광 반사를 더 줄이기 위하여, 픽셀 회로 영역(PXLS)에 배치되는 제2 전원 라인(SD24)가 생략될 수 있다.
제5 금속층의 전원 라인(SD23)은 제4 금속층의 금속 패턴들(E11~E15)과 발광 소자(EL)의 애노드 전극(AND1) 사이에 위치하여 제4 금속층의 금속 패턴들(E11~E15)에 인가되는 전압 변동시 발생되는 전계가 발광 소자(EL)의 애노드 전극(AND1)에 영향을 주지 않도록 전계를 차단한다. 또한, 제5 금속층의 전원 라인(SD23)은 애노드 전극(AND1)의 평탄도를 높여 시야각에 따른 금속으로부터 반사되는 빛의 반사 시감 차이를 개선할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10, SUBS: 기판 12, CIR: 회로층
14, OEL: 발광 소자층 16, ENC: 봉지층
18, OCT: 터치 센서층 100: 표시패널
110: 데이터 구동부 111: 데이터 링크부
112: 디멀티플렉서 어레이 120: 게이트 구동부
130: 타이밍 콘트롤러 PXL: 픽셀 회로 영역
GIA: 게이트 구동 회로 영역 BZ: 베젤 영역
ELVDD: 픽셀 구동 전압 AND, AND1, AND2: 애노드 전극
OE1, OE2: 유기 화합물층 CAT: 캐소드 전극
BNK: 뱅크 패턴 SD21, SD23, SD24: 전원 라인

Claims (13)

  1. 입력 영상이 표시되는 픽셀 어레이; 및
    상기 픽셀 어레이 밖의 베젤 영역을 포함하고,
    상기 픽셀 어레이는,
    데이터 라인, 게이트 라인, 및 전원 라인에 연결되는 복수의 픽셀 회로가 배치되는 픽셀 회로 영역; 및
    상기 게이트 라인에 게이트 신호를 공급하는 게이트 구동부가 배치되는 게이트 구동 회로 영역을 포함하고,
    상기 픽셀 회로 영역과 상기 게이트 구동 회로 영역에 상기 픽셀 회로들에 의해 구동되는 발광 소자의 발광 영역이 배치되고,
    상기 발광 소자의 애노드 전극 아래에 상기 전원 라인이 배치되는 표시패널.
  2. 제 1 항에 있어서,
    상기 게이트 구동 회로 영역과 상기 픽셀 회로 영역의 경계에 적색 발광 소자의 애노드 전극이 배치된 적색 발광 영역, 녹색 발광 소자의 애노드 전극이 배치된 녹색 발광 영역, 및 청색 발광 소자의 애노드 전극이 배치된 청색 발광 영역이 배치되는 표시패널.
  3. 제 1 항에 있어서,
    상기 게이트 구동부와 상기 픽셀 회로를 덮는 제1 평탄화층; 및
    상기 제1 평탄화층을 덮는 제2 평탄화층을 더 포함하고,
    상기 전원 라인이 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부 및 상기 픽셀 회로와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩되는 표시패널.
  4. 제 3 항에 있어서,
    상기 제1 평탄화층을 관통하는 콘택홀을 통해 상기 픽셀 회로의 트랜지스터와 연결되고, 상기 제2 평탄화층을 관통하는 콘택홀을 통해 상기 애노드 전극과 연결되는 금속 패턴을 더 포함하고,
    상기 전원 라인과 상기 금속 패턴이 상기 제1 평탄화층 상에서 서로 이격되고,
    상기 게이트 구동부의 신호 전달부들 각각은 풀업 트랜지스터의 게이트 전극에 연결된 제1 제어 노드, 풀다운 트랜지스터의 게이트 전극에 연결된 제2 제어 노드, 및 상기 게이트 라인에 연결된 출력 노드를 포함하고,
    상기 전원 라인이 상기 게이트 구동 회로 영역에서 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부와 중첩되고, 상기 픽셀 회로 영역에서 상기 제1 평탄화층을 사이에 두고 상기 픽셀 회로와 중첩되는 표시패널.
  5. 제 1 항에 있어서,
    상기 게이트 구동부와 상기 픽셀 회로를 덮는 제1 평탄화층; 및
    상기 제1 평탄화층을 덮는 제2 평탄화층을 더 포함하고,
    상기 전원 라인은
    상기 게이트 구동 회로 영역에 배치되어 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩되는 제1 전원 라인; 및
    상기 제1 전원 라인 보다 작은 선폭을 가지며, 상기 픽셀 회로 영역에 배치되어 상기 제1 평탄화층을 사이에 두고 상기 픽셀 회로와 중첩되는 제2 전원 라인을 포함하는 표시패널.
  6. 제 5 항에 있어서,
    상기 게이트 구동부의 신호 전달부들 각각은 풀업 트랜지스터의 게이트 전극에 연결된 제1 제어 노드, 풀다운 트랜지스터의 게이트 전극에 연결된 제2 제어 노드, 및 상기 게이트 라인에 연결된 출력 노드를 포함하고,
    상기 제1 평탄화층은 상기 제1 제어 노드, 상기 제2 제어 노드, 및 상기 출력 노드를 덮고,
    상기 제2 평탄화층은 상기 전원 라인을 덮고,
    상기 애노드 전극이 상기 제2 평탄화층 상에 배치되고,
    상기 전원 라인이 상기 게이트 구동 회로 영역에서, 상기 제1 평탄화층을 사이에 두고 상기 제1 제어 노드, 상기 제2 제어 노드, 및 상기 출력 노드와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩되는 표시패널.
  7. 제 6 항에 있어서,
    상기 제1 평탄화층을 관통하는 콘택홀을 통해 상기 픽셀 회로의 트랜지스터와 연결되고, 상기 제2 평탄화층을 관통하는 콘택홀을 통해 상기 애노드 전극과 연결되는 금속 패턴을 더 포함하고,
    상기 전원 라인과 상기 금속 패턴이 상기 제1 평탄화층 상에서 서로 이격되는 표시패널.
  8. 제 1 항에 있어서,
    상기 데이터 라인과 연결되는 디멀티플렉서 어레이; 및
    상기 디멀티플렉서의 입력 단자에 연결된 데이터 링크부를 더 포함하고,
    상기 표시패널의 코너부에서 상기 게이트 구동부 없이 상기 디멀티플렉서 어레이와 상기 데이터 링크부가 배치되는 표시패널.
  9. 데이터 라인, 게이트 라인, 및 전원 라인에 연결되는 복수의 픽셀 회로가 배치되는 픽셀 회로 영역, 상기 게이트 라인에 게이트 신호를 공급하는 게이트 구동부가 배치되는 게이트 구동 회로 영역, 상기 데이터 라인과 연결되는 디멀티플렉서 어레이, 및 상기 디멀티플렉서의 입력 단자에 연결된 데이터 링크부를 포함한 표시패널; 및
    상기 데이터 링크부와 게이트 구동부에 연결되는 드라이브 IC를 포함하고,
    상기 픽셀 회로 영역과 상기 게이트 구동 회로 영역에 상기 픽셀 회로들에 의해 구동되는 발광 소자의 발광 영역이 배치되고,
    상기 발광 소자의 애노드 전극 아래에 상기 전원 라인이 배치되는 웨어러블 표시장치.
  10. 제 9 항에 있어서,
    상기 데이터 라인과 연결되는 디멀티플렉서 어레이; 및
    상기 디멀티플렉서의 입력 단자에 연결된 데이터 링크부를 더 포함하고,
    상기 표시패널의 코너부에서 상기 게이트 구동부 없이 상기 디멀티플렉서 어레이와 상기 데이터 링크부가 배치되는 웨어러블 표시장치.
  11. 제 9 항에 있어서,
    상기 게이트 구동 회로 영역과 상기 픽셀 회로 영역의 경계에 적색 발광 소자의 애노드 전극이 배치된 적색 발광 영역, 녹색 발광 소자의 애노드 전극이 배치된 녹색 발광 영역, 및 청색 발광 소자의 애노드 전극이 배치된 청색 발광 영역이 배치되는 웨어러블 표시장치.
  12. 제 9 항에 있어서,
    상기 게이트 구동부와 상기 픽셀 회로를 덮는 제1 평탄화층; 및
    상기 제1 평탄화층을 덮는 제2 평탄화층을 더 포함하고,
    상기 전원 라인이 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부 및 상기 픽셀 회로와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩되는 웨어러블 표시장치.
  13. 제 9 항에 있어서,
    상기 게이트 구동부와 상기 픽셀 회로를 덮는 제1 평탄화층; 및
    상기 제1 평탄화층을 덮는 제2 평탄화층을 더 포함하고,
    상기 게이트 구동 회로 영역에 배치되어 상기 제1 평탄화층을 사이에 두고 상기 게이트 구동부와 중첩되고, 상기 제2 평탄화층을 사이에 두고 상기 애노드 전극과 중첩되는 제1 전원 라인; 및
    상기 제1 전원 라인 보다 작은 선폭을 가지며, 상기 픽셀 회로 영역에 배치되어 상기 제1 평탄화층을 사이에 두고 상기 픽셀 회로와 중첩되는 제2 전원 라인을 포함하는 웨어러블 표시장치.
KR1020220097185A 2022-08-04 2022-08-04 표시패널과 이를 포함한 웨어러블 표시장치 KR20240019495A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220097185A KR20240019495A (ko) 2022-08-04 2022-08-04 표시패널과 이를 포함한 웨어러블 표시장치
CN202310937934.7A CN117529164A (zh) 2022-08-04 2023-07-27 显示面板和包括该显示面板的显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220097185A KR20240019495A (ko) 2022-08-04 2022-08-04 표시패널과 이를 포함한 웨어러블 표시장치

Publications (1)

Publication Number Publication Date
KR20240019495A true KR20240019495A (ko) 2024-02-14

Family

ID=89742699

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220097185A KR20240019495A (ko) 2022-08-04 2022-08-04 표시패널과 이를 포함한 웨어러블 표시장치

Country Status (2)

Country Link
KR (1) KR20240019495A (ko)
CN (1) CN117529164A (ko)

Also Published As

Publication number Publication date
CN117529164A (zh) 2024-02-06

Similar Documents

Publication Publication Date Title
US11249580B2 (en) Touch display panel, method for driving touch display panel, and electronic device
KR102330860B1 (ko) 유기발광 표시장치와 그 구동방법
KR20210158592A (ko) 표시장치와 이를 포함한 모바일 단말기
US11508312B2 (en) Organic light emitting display device
TWI818705B (zh) 顯示面板和包含該顯示面板的電子裝置
KR20220009562A (ko) 표시장치와 이를 포함한 모바일 단말기
KR20170027349A (ko) 유기발광 표시장치
KR20220030778A (ko) 표시 패널 및 이를 포함하는 표시 장치
CN114256301A (zh) 显示面板
US10475384B2 (en) Display device comprising a lighting part
KR20220015112A (ko) 표시장치와 이를 포함한 모바일 단말기
US20220148516A1 (en) Display panel and display device using the same
KR20230155342A (ko) 표시패널과 이를 포함한 표시장치 및 모바일 단말기
US11430396B2 (en) Display panel and display device using the same
KR20230081422A (ko) 전원 공급회로 및 그를 포함하는 표시장치
KR20240019495A (ko) 표시패널과 이를 포함한 웨어러블 표시장치
KR102491261B1 (ko) 유기 발광 다이오드 디스플레이 장치
KR20220083124A (ko) 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치
US20230217759A1 (en) Display panel and display device
KR102663028B1 (ko) 표시패널과 이를 이용한 표시장치
US11721290B2 (en) Gate driving circuit and display device including the same
WO2023028875A1 (zh) 显示面板及显示装置
KR20230035203A (ko) 표시패널과 이를 포함한 전자장치
KR102648972B1 (ko) 유기발광 다이오드 표시장치
KR20230034832A (ko) 표시패널과 이를 포함한 전자장치