KR20230035203A - 표시패널과 이를 포함한 전자장치 - Google Patents

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KR20230035203A
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노석
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Abstract

표시패널과 이를 포함한 전자장치가 개시된다. 이 표시패널의 회로층은 상기 회로층은 적어도 제1 트랜지스터와 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 타측과 접촉되는 제2 전극, 및 상기 기판 상에 배치되어 상기 제1 산화물 반도체 패턴과 중첩되는 제1-1 금속 패턴을 포함한다. 상기 제2 트랜지스터는 제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 타측과 접촉되는 제2 전극, 상기 기판 상에 배치되어 상기 제2 산화물 반도체 패턴과 중첩되는 제1-2 금속 패턴, 및 상기 제2 산화물 반도체 패턴과 상기 제1-2 금속 패턴 사이에 배치된 제2 금속 패턴을 포함한다.

Description

표시패널과 이를 포함한 전자장치{DISPLAY PANEL AND ELECTRONIC DEVICE INCLUDING SAME}
본 발명은 표시패널과 이를 포함한 전자장치에 관한 것이다.
전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 웨어러블 기기나 스마트 폰과 같은 소형/휴대 단말기뿐 아니라, TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 차량 시스템 등 다양한 전자 장치에서 비디오 콘텐츠를 재현하거나 정보를 시각적으로 표시하는 표시장치로 이용되고 있다.
유기 발광 표시장치의 표시패널은 픽셀 회로와, 이 픽셀 회로를 구동하기 위한 다양한 구동 회로를 포함한다. 이러한 픽셀 회로와 구동 회로는 표시패널 상에 배치되는 많은 트랜지스터들을 포함한다. 표시패널의 제조 공정 수를 줄이기 위하여, 일반적으로 표시패널에 형성되는 트랜지스터들은 동일한 구조로 제작된다. 그 결과, 표시패널에 형성되는 트랜지스터들은 불필요한 소비 전력을 초래할 수 있고, 불필요하게 크기가 커질 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다. 본 발명은 용도에 따라 트랜지스터들의 에스-팩터(S-factor, Subthreshold Slope factor)를 최적화하여 소비 전력을 개선하고, 표시패널의 베젤(Bezel) 영역을 줄일 수 있으며 화질을 개선할 수 있는 표시패널과 이를 포함한 전자 장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시패널은 복수의 트랜지스터들을 포함하여 기판 상에 배치된 회로층; 복수의 발광 소자들을 포함하여 상기 회로층 상에 배치된 발광 소자층; 및 상기 발광 소자층을 덮는 봉지층을 포함한다.
상기 회로층의 모든 트랜지스터들은 n 채널 산화물 트랜지스터이다.
상기 회로층은 적어도 제1 트랜지스터와 제2 트랜지스터를 포함한다.
상기 제1 트랜지스터는 제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 타측과 접촉되는 제2 전극, 및 상기 기판 상에 배치되어 상기 제1 산화물 반도체 패턴과 중첩되는 제1-1 금속 패턴을 포함한다.
상기 제2 트랜지스터는 제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 타측과 접촉되는 제2 전극, 상기 기판 상에 배치되어 상기 제2 산화물 반도체 패턴과 중첩되는 제1-2 금속 패턴, 및 상기 제2 산화물 반도체 패턴과 상기 제1-2 금속 패턴 사이에 배치된 제2 금속 패턴을 포함한다.
본 발명의 다른 실시예에 따른 표시패널에서, 상기 제1 트랜지스터는 제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 및 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 타측과 접촉되는 제2 전극을 포함한다.
상기 제2 트랜지스터는 제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 타측과 접촉되는 제2 전극, 상기 기판 상에 배치되어 상기 제2 산화물 반도체 패턴과 중첩되는 제1 금속 패턴, 및 상기 제2 산화물 반도체 패턴과 상기 제1 금속 패턴 사이에 배치된 제2 금속 패턴을 포함한다.
본 발명의 또 다른 실시예에 따른 표시패널은 복수의 트랜지스터들을 포함하여 기판 상에 배치된 회로층; 복수의 발광 소자들을 포함하여 상기 회로층 상에 배치된 발광 소자층; 및 상기 발광 소자층을 덮는 봉지층을 포함한다. 상기 회로층의 모든 트랜지스터들은 n 채널 산화물 트랜지스터이다.
상기 회로층은 시프트 레지스터를 포함한 게이트 구동부를 포함한다.
상기 시프트 레지스터의 신호 전달부들 각각은 제1-1 게이트 전극, 제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제1 산화물 반도체 패턴의 타측에 접촉된 제1-2 전극, 및 상기 제1 산화물 반도체 패턴 아래에 배치되고 상기 제1-2 전극과 접촉되는 금속 패턴을 포함한 소스 콘택 구조의 트랜지스터; 제2-1 게이트 전극, 제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제2 산화물 반도체 패턴의 타측에 접촉된 제2 전극, 및 상기 제2 산화물 반도체 패턴 아래에 배치되고 정전압이 인가되는 금속 패턴을 포함한 백 게이트를 갖는 트랜지스터; 및 제3-1 게이트 전극, 제3 산화물 반도체 패턴, 상기 제3 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제3 산화물 반도체 패턴의 타측에 접촉된 제2 전극, 및 상기 제3 산화물 반도체 패턴 아래에 배치되고 상기 제3-1 게이트 전극과 접촉되는 금속 패턴을 포함한 더블 게이트를 갖는 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 전자장치는 상기 표시패널을 포함한다.
본 발명의 표시패널에서 모든 트랜지스터는 n 채널 Oxide TFT(Thin Film Transistor)로 구현된다. n 채널 Oxide TFT들은 그 아래에 배치된 두 개의 금속층과 절연층을 이용하여 트랜지스터의 용도에 최적화된 에스-팩터(S-factor, Subthreshold Slope factor) 특성을 갖는다. 그 결과, 본 발명은 표시패널의 소비 전력을 줄이고, 표시패널의 베젤 영역을 줄일 수 있으며, 저계조 얼룩을 개선하여 화질을 개선할 수 있다.
본 발명은 표시패널에서 픽셀 기준 전압(EVSS)이 인가되는 VSS 라인들을 게이트 구동부가 배치되는 베젤 영역에서 제거하고, 픽셀 어레이 내에 배치하여 표시패널의 베젤 영역을 더 줄일 수 있다. 또한, 본 발명은 VSS 라인들의 저항을 줄임으로써 VSS 라인들에 인가되는 픽셀 기준 전압의 라이징(rising)으로 인한 픽셀들의 휘도 변동을 방지할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.
도 3은 복수의 드라이브 IC들이 표시패널에 부착된 예를 보여 주는 평면도이다.
도 4는 ESD 배선과 ESD 소자들의 일 예를 개략적으로 보여 주는 도면이다.
도 5는 본 발명의 표시패널에 적용 가능한 픽셀 회로를 보여 주는 회로도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시패널의 단면 구조를 보여 주는 단면도들이다.
도 7a는 도 6a에서 제1 및 제2 전극을 생략하고 제1 TFT의 하부 구조를 확대한 단면도이다.
도 7b는 도 6b에서 제1 및 제2 전극을 생략하고 제1 TFT의 하부 구조를 확대한 단면도이다.
도 8은 도 6a 및 도 6b에서 제1 및 제2 전극을 생략하고 제2 TFT의 하부 구조를 확대한 단면도이다.
도 9는 게이트 구동부를 개략적으로 보여 주는 블록도이다.
도 10a 및 도 10b는 코플라나(coplanar) 구조의 트랜지스터를 보여 주는 도면이다.
도 11a 내지 도 11d는 트랜지스터 아래에 배치되는 금속 패턴이 트랜지스터의 일 전극에 연결된 예를 보여 주는 도면들이다.
도 12a 및 도 12b는 트랜지스터 아래에 별도의 정전압이 인가되는 금속 패턴이 배치된 예를 보여 주는 단면도들이다.
도 12c는 도 12a 및 도 12b에 도시된 트랜지스터의 등가 회로도이다.
도 13a 내지 도 13e는 트랜지스터 아래에 배치되는 금속 패턴이 트랜지스터의 게이트 전극에 연결된 예를 보여 주는 도면들이다.
도 14는 게이트 구동부의 신호 전달부 구성을 개략적으로 보여 주는 블록도이다.
도 15는 본 발명의 제1 실시예에 따른 신호 전달부를 상세히 보여 주는 회로도이다.
도 16은 본 발명의 제2 실시예에 따른 신호 전달부를 상세히 보여 주는 회로도이다.
도 17은 본 발명의 제3 실시예에 따른 신호 전달부를 상세히 보여 주는 회로도이다.
도 18은 픽셀 라인 선택 회로의 일 예를 보여 주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 복수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다.
표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 이러한 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동부와, 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동부 등을 포함한다.
본 발명의 표시패널은 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 기본적으로, 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 단자 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 본 발명의 트랜지스터는 문턱 전압을 원하는 전압으로 시프트하기 위하여 백 게이트 바이어스(Back gate bias)가 인가되는 4 단자 소자로 구현될 수 있다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 펄스는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정된다. 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다.
트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기발광 표시장치를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
본 발명의 전자장치는 입력 영상이 재현되는 표시패널을 포함한 표시장치와, 표시장치에 입력 영상의 픽셀 데이터를 전송하는 호스트 시스템을 포함한다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.
표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 패널일 수 있다. 표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들(101)을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀들(101)의 구동에 필요한 정전압을 픽셀들(101)에 공급한다. 예를 들어, 표시패널(100)에는 픽셀 구동 전압(EVDD)이 인가되는 VDD 라인, 픽셀 기준 전압(EVSS)이 인가되는 VSS 라인을 포함할 수 있다. 또한, 전원 라인들은 기준 전압(Vref)이 인가되는 REF 라인, 초기화 전압(Vinit)이 인가되는 INIT 라인을 더 포함할 수 있다.
표시패널(100)의 단면 구조는 도 2에 도시된 바와 같이 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.
회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로를 포함한 TFT 어레이, 디멀티플렉서 어레이(112), 게이트 구동부(120) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다. 회로층(12)에 형성된 모든 트랜지스터들은 코플라나(coplanar) 구조의 n 채널 Oxide TFT로 구현될 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.
봉지층(16)은 회로층(12)과 발광 소자층(14)을 밀봉하도록 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.
봉지층(16) 상에 도면에서 생략된 터치 센서층이 형성되고 그 위에 편광판이나 컬러필터층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 절연막들은 금속 배선 패턴들에서 교차되는 부분을 절연하고 터치 센서층의 표면을 평탄화할 수 있다. 편광판은 터치 센서층과 회로층의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스가 접착될 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터를 포함할 수 있다. 컬러 필터층은 블랙 매트릭스 패턴을 더 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 픽셀 어레이(AA)에서 재현되는 영상의 색순도를 높일 수 있다.
픽셀 어레이(AA)는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이(AA)에서 라인 방향(X축 방향)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.
표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다. 표시패널(100)은 플렉시블 표시패널로 제작될 수 있다.
픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들, 그리고 전원 라인들에 연결된다. 픽셀 회로들은 도 5와 같은 회로로 구현될 수 있으나, 이에 한정되지 않는다.
픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.
전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA)와 표시패널 구동부의 구동에 필요한 직류(DC) 전압(또는 정전압)을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH). 게이트 오프 전압(VGL), 픽셀 구동 전압(EVDD), 픽셀 기준 전압(EVSS), 초기화 전압(Vinit) 기준 전압(Vref) 등의 직류 전압(또는 정전압)을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(EVDD), 픽셀 기준 전압(EVSS), 초기화 전압(Vinit), 기준 전압(Vref) 등의 정전압은 픽셀들(101)에 공통으로 연결된 전원 라인들을 통해 픽셀들(101)에 공급된다. 픽셀 회로에 인가되는 정전압들은 전압 레벨이 서로 다를 수 있다.
표시패널 구동부는 타이밍 콘트롤러(Timing controller)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.
표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.
디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 출력 단자들과 데이터 라인들(102) 사이에 배치되면, 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다.
표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 데이터 구동부(110), 또는 데이터 구동부(110)와 터치 센서 구동부는 도 3에 도시된 하나의 드라이브 IC(Integrated Circuit, DIC)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC에 집적될 수 있다.
표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동부와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 입력 받아 데이터 전압을 출력한다. 데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압된다. 계조별 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(Vdata)은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 출력된다.
게이트 구동부(120)는 픽셀 어레이(AA)의 TFT 어레이 및 배선들과 함께 표시패널(100) 상의 회로층(12)에 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나 입력 영상이 재현되는 픽셀 어레이(AA) 내에 분산 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 펄스를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 펄스를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 펄스는 스캔 펄스, 발광 제어 펄스(이하, "EM 펄스"라 함), 초기화 펄스, 센싱 펄스 등 다양한 게이트 펄스를 포함할 수 있다.
게이트 구동부(120)는 표시패널(100)의 일측 베젤 영역(BZ)에 배치되어 게이트 라인들(103)에 싱글 피딩(Single feeding) 방식으로 게이트 펄스를 공급할 수 있다. 또한, 게이트 구동부(120)는 픽셀 어레이(AA)를 사이에 두고 표시패널(100)의 양측 베젤 영역(BZ)에 배치되어 게이트 라인들(103)에 더블 피딩(Double feeding) 방식으로 게이트 펄스를 공급할 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호 등을 포함할 수 있다. 데이터 인에이블신호를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호는 1 수평 기간(1H)의 주기를 갖는다.
호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(130)에 전송할 수 있다.
타이밍 콘트롤러(130)는 노말 구동 모드(Normal driving mode)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 자연수) Hz의 프레임 주파수로 표시패널 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 저속 구동 모드에서 노말 구동 모드에 비하여 픽셀 데이터가 픽셀들에 기입되는 프레임 레이트를 주파수를 낮춘다. 예를 들어, 노말 구동 모드에서 픽셀 데이터가 픽셀들에 기입되는 데이터 리프레쉬 프레임 주파수는 60Hz 이상의 주파수 예를 들어, 60Hz, 120Hz, 144Hz 중 어느 하나의 리프레쉬 레이트로 발생할 수 있으며, 저속 구동 모드의 데이터 리프레쉬 프레임(DRF)은 노말 구동 모드의 그 것 보다 낮은 주파수의 리프레쉬 레이트로 발생 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.
타이밍 콘트롤러(130)로부터 발생된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 구동부(120)의 시프트 레지스터에 입력될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호를 입력 받아 스타트 펄스와 시프트 클럭을 발생하여 게이트 구동부(120)의 시프트 레지스터에 제공할 수 있다.
도 3은 복수의 드라이브 IC들(DIC)이 표시패널(100)에 부착된 예를 보여 주는 평면도이다. 도 4는 ESD 배선과 ESD 소자들의 일 예를 개략적으로 보여 주는 도면이다.
도 3 및 도 4를 참조하면, 드라이브 IC들(DIC) 각각은 데이터 구동부(110), 또는 데이터 구동부(110)와 터치 센서 구동부를 포함할 수 있다. 드라이브 IC들(DIC) 각각은 COF(Chip on film)의 필름 기판 상에 실장되고, COF는 Anisotropic　Conductive Film (ACF)으로 표시패널(100)의 기판 상에 접착될 수 있다. COF들의 입력 단자들은 PCB(Printed Circuit Board)에 연결된다. 적어도 하나의 COF는 표시패널(100) 상의 데이터 라인들에 전기적으로 연결된 출력 단자와, 표시패널(100) 상의 터치 센서 배선들에 전기적으로 연결된 연결된 출력 단자를 포함한다.
COF 중 적어도 하나는 게이트 구동부(120)를 구동하기 위한 스타트 펄스, 시프트 클럭, 및 게이트 전압(VGH, VGL)이 인가되는 더미 배선들을 포함한다. 더미 배선들은 COF의 출력 단자를 통해 표시패널 상의 GIP 배선들(32)에 연결되어 게이트 구동부(120)에 전기적으로 연결된다. GIP 배선들(32)은 스타트 펄스와 시프트 클럭이 인가되는 클럭 배선들과, 게이트 전압(VGH, VGL)이 인가되는 전원 배선들을 포한다.
픽셀들에 공통으로 연결된 전원 배선들 예를 들어, VDD 라인, VSS 라인, REF 라인, INIT 라인 등은 픽셀 어레이(AA) 내에서 픽셀들에 연결된다. 픽셀 기준 전압(EVSS)이 인가되는 VSS 라인들(또는 EVSS 보조 배선)(38)은 도 3에 도시된 바와 같이 표시패널(100)의 상단과 하단에 형성된 VSS 쇼팅바(Shorting bar)(34, 36)에 연결된다.
VSS 라인들(38)은 데이터 라인들(102)과 나란한 방향(Y)을 따라 긴 스트라이프(stripe) 형태의 배선들로 형성될 수 있다. VSS 라인들(38)을 공통으로 연결하는 VSS 쇼팅바들(34, 36)은 표시패널(100)의 상단과 하단에서 게이트 라인들(103)과 나란한 방향(X)을 따라 긴 스트라이프 형태의 배선들로 형성될 수 있다.
VSS 라인들(38)은 게이트 구동부(120)가 배치되는 표시패널(100)의 좌우측 베젤 영역(BZ)에 배치되지 않기 때문에 표시패널(100)의 좌우측 베젤 영역(BZ)이 작아진다. n 채널 Oxide TFT로 구현되는 픽셀 회로의 경우, VSS 라인의 IR drop으로 인한 픽셀 기준 전압(EVSS)의 라이징(rising)이 픽셀들의 휘도에 큰 영향을 준다. 따라서, VSS 라인들(38)의 합성 저항은 가능한 적게 예를 들어, 4
Figure pat00001
이하로 설계되는 것이 바람직하다.
표시패널(100)은 픽셀 어레이(AA) 밖의 베젤 영역에서 폐루프 형태로 형성된 ESD(Electrostatic Discharge) 배선(40)을 더 포함한다. ESD 배선(40)은 그라운드 전압(GND) 또는 픽셀 기준 전압(EVSS)이 인가된다. ESD 배선(40)에는 도 4에 도시된 바와 같이 복수의 ESD 소자(42)가 연결된다. ESD 소자들(42) 각각은 하나 이상의 n 채널 Oxide TFT를 포함하여 다이오드로 동작한다. ESD 소자들(42)은 데이터 라인들(102)과 ESD 배선(40) 사이에 연결된 ESD 소자들(42)과, 게이트 라인들(103)과 ESD 배선(40) 사이에 연결된 ESD 소자들(42)을 포함한다. ESD 소자들은 픽셀 어레이(AA)에 정전기가 가해질 때 턴-온되어 정전기를 ESD 배선(40)으로 방전시켜 정전기로부터 픽셀 어레이(AA)를 보호한다.
표시패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 픽셀 회로에 내부 보상 회로가 내장되거나 외부 보상 회로가 연결될 수 있다. 내부 보상 회로는 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 전기적 특성을 샘플링하여 그 전기적 특성만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다. 외부 보상 회로는 픽셀 회로에 연결된 외부 보상 회로를 이용하여 구동 소자의 전기적 특성을 센싱한 결과를 바탕으로 보상값을 생성하여 그 구동 소자의 전기적 특정 변화를 보상한다.
외부 보상 회로는 픽셀 회로에 연결된 REF 라인(또는 센싱 라인, RL)과, REF 라인(RL)에 저장된 센싱 전압을 디지털 데이터로 변환하는 ADC(Analog to Digital Converter)를 포함한다. 센싱 전압은 구동 소자의 전기적 특성 예를 들어, 문턱 전압 및/또는 이동도를 포함할 수 있다. ADC의 입력단에 적분기가 연결될 수 있다. 외부 보상 회로가 적용된 타이밍 콘트롤러(130)는 ADC로부터 입력된 센싱 데이터에 따라 구동 소자의 전기적 특성 변화를 보상하기 위한 보상값을 생성하고, 이 보상값을 입력 영상의 픽셀 데이터에 더하거나 곱하여 구동 소자의 전기적 특성 변화를 보상할 수 있다. ADC는 데이터 구동부(110)에 내장될 수 있다.
도 5는 본 발명의 표시패널에 적용 가능한 픽셀 회로의 일 예를 보여 주는 회로도이다. 본 발명의 픽셀 회로는 도 5에 한정되지 않는다는 것에 주의하여야 한다.
도 5를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 게이트 펄스(SCAN, SENSE, INIT, EM)의 전압에 따라 온/오프되는 복수의 스위치 소자들(T01~T04), 및 커패시터(Cst)를 포함한다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자들(T01~T04)은 n 채널 Oxide TFT로 구현될 수 있다.
게이트 펄스는 스캔 펄스(SCAN), 센싱 펄스(SENSE), 초기화 펄스(INIT), 및 EM 펄스(EM)를 포함한다. 게이트 구동부(120)는 스캔 펄스(SCAN)를 순차적으로 출력하는 제1 시프트 레지스터, 센싱 펄스(SENSE)를 순차적으로 출력하는 제2 시프트 레지스터, 초기화 펄스(INIT)를 순차적으로 출력하는 제3 시프트 레지스터, 및 EM 펄스(EM)를 순차적으로 출력하는 제4 시프트 레지스터를 포함할 수 있다.
픽셀 회로에는 픽셀 구동 전압(EVDD), 픽셀 기준 전압(EVSS), 기준 전압(Vref), 초기화 전압(Vinit) 등의 정전압이 인가된다. 픽셀 구동 전압(EVDD)은 픽셀 기준 전압(EVSS) 보다 높은 전압이다. 초기화 전압(Vinit)은 데이터 전압 범위 내에서 설정될 수 있다. 기준 전압(Vref)은 픽셀 기준 전압(EVSS)과 유사한 저전압으로 설정될 수 있다.
발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드 전극은 제3 노드(n3)에 연결되고, 캐소드 전극은 픽셀 기준 전압(EVSS)이 인가되는 VSS 노드에 연결된다. VSS 노드는 VSS 라인에 연결된다. 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 형성된 커패시터를 포함한다. 발광 소자(EL)의 커패시터는 도면에서 생략되어 있다. 발광 소자(EL)로 이용되는 OLED는 복수의 발광층들이 적층된 텐덤(Tandem) 구조일 수 있다. 텐덤 구조의 OLED는 픽셀의 휘도와 수명을 향상시킬 수 있다.
발광 소자(EL)의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성된다. 이 때, 발광층(EML)에서 가시광이 방출될 수 있다.
구동 소자(DT)는 제2 노드(n2)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 커패시터(Cst)는 제2 노드(n2)와 제3 노드(n3) 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다. 구동 소자(DT)는 백 게이트 바이어스를 인가하기 위한 제2 게이트 전극(또는 보텀 게이트 전극)을 더 포함한 4 단자 소자로 구현될 수 있다.
제1 스위치 소자(T01)는 스캔 펄스(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 픽셀 데이터의 데이터 전압(Vdata)을 제2 노드(n2)에 공급한다. 제1 스위치 소자(T01)는 스캔 펄스(SCAN)가 인가되는 제1 게이트 라인에 연결된 게이트 전극, 데이터 전압(Vdata)이 인가되는 데이터 라인에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(T02)는 센싱 펄스(SENSE)의 게이트 온 전압(VGH)에 따라 턴-온되어 기준 전압(Vref)을 제3 노드(n3)에 공급한다. 제2 스위치 소자(T02)는 센싱 펄스(SENSE)가 인가되는 제2 게이트 라인에 연결된 게이트 전극, 기준 전압(Vref)이 인가되는 REF 라인에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제3 스위치 소자(T03)는 초기화 펄스(INIT)의 게이트 온 전압(VGH)에 따라 턴-온되어 초기화 전압(Vinit)을 제2 노드(n2)에 인가한다. 제3 스위치 소자(T03)는 초기화 펄스(INIT)가 인가되는 제3 게이트 라인에 연결된 게이트 전극, 초기화 전압(Vinit)이 인가되는 INIT 라인에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(T04)는 EM 펄스(EM)의 게이트 온 전압(VEH)에 따라 턴-온되어 픽셀 구동 전압(EVDD)을 제1 노드(n1)에 공급한다. 제4 스위치 소자(T04)는 EM 펄스(EM)가 인가되는 제4 게이트 라인에 연결된 게이트 전극, 픽셀 구동 전압(EVDD)이 인가되는 VDD 라인에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시패널(100)의 단면 구조를 보여 주는 단면도들이다. 도 6a 및 도 6b에 도시된 표시패널(100)은 기판(SUBS)의 반대측 즉, 상부로 빛이 발산되는 상부 발광형(Top emission) 패널 구조를 갖는다.
도 6a 및 도 6b를 참조하면, 기판(SUBS)은 판상의 플라스틱 기판, 알칼리　프리 글래스(Alkali-free glass) 또는 무알칼리(Non-Alkali　glass) 글래스로 제작될 수 있다. 글래스 기판(SUBS)은 플라스틱 기판에 비하여 충격에 내성이 크고, 쉽게 변형되지 않는다.
기판(SUBS) 상에 회로층(12)이 형성된다. 회로층(12)은 적어도 제1 및 제2 TFT들(TFT1, TFT2)과, 이 TFT들(TFT1, TFT2)에 연결된 커패시터, 및 회로 배선들을 포함한다.
회로층(12)은 복수의 금속층들, 반도체층, 및 복수의 절연층들(BUF1, BUF2, GI, ILD, PAC1, PAC2)을 포함한다.
기판(SUBS) 상에 제1 금속층이 배치된다. 제1 금속층은 Cu/MoTi의 이중 금속층으로 형성될 수 있으나 이에 한정되지 않는다. 제1 금속층은 제1 금속 패턴(LS1)을 포함한다. 제1 금속 패턴(LS1)은 제1 TFT(TFT1)의 아래에서 제1 반도체 패턴(ACT1)과 중첩되는 제1-1 금속 패턴과, 제2 TFT(TFT2)의 아래에서 제2 반도체 패턴(ACT2)과 중첩되는 제1-2 금속 패턴을 포함한다. 제1 금속 패턴(LS1)은 TFT들(TF1, TFT2)의 반도체 패턴(ACT1, ACT2) 아래에 배치되어 반도체 패턴(ACT1, ACT2)으로 조사되는 빛을 차단한다.
제1 금속 패턴(LS1)은 도 6a에 도시된 바와 같이 제1 및 제2 TFT들(TFT1, TFT2) 각각의 아래에 배치될 수 있다. 제1 TFT(TFT1) 아래의 제1-1 금속 패턴은 제1 TFT(TFT1)의 제2 전극(또는 소스 전극)(SE1)과 연결될 수 있다. 다른 실시예에서, 제1-1 금속 패턴(LS1)은 도 6b에 도시된 바와 같이 제1 TFT(TFT1) 아래에 배치되지 않을 수 있다.
제1 절연층(BUF1)은 무기 절연재료로 형성되어 제1 금속층의 제1 금속 패턴(LS1)을 덮는다. 제1 절연층(BUF1)은 산화막과 질화막이 적층된 구조 예를 들어, SiO2/SiNx으로 형성될 수 있으나 이에 한정되지 않는다. 제1 절연층(BUF1)은 픽셀 회로의 커패시터(Cst)를 형성하는 유전층 역할을 하고, 제1 금속층과 제2 금속층을 절연하는 절연층 역할을 한다. 제1 절연층(BUF1)의 두께는 커패시터(Cst)의 용량을 고려하여 대략 500Å~3000Å 정도로 설정되는 것이 바람직하다.
제1 절연층(BUF1) 상에 제2 금속층이 배치된다. 제2 금속층은 MoTi으로 형성될 수 있으나 이에 한정되지 않는다. 제2 금속층은 제2 금속 패턴(LS2)을 포함한다.
제2 금속 패턴(LS2)은 제2 TFT(TFT2)의 반도체 패턴(ACT2) 아래에 배치되어 반도체 패턴(ACT2)으로 조사되는 빛을 차단한다. 제2 금속 패턴(LS2)은 제2 TFT(TFT2)의 반도체 패턴(ACT2)과 중첩되고, 제2 TFT(TFT2) 아래의 제1 금속 패턴(LS1)과 적어도 일부가 중첩될 수 있다.
제1 및 제2 금속 패턴들(LS1, LS2)에는 전압이 인가될 수 있다. 제2 TFT(TFT2)가 픽셀 회로의 트랜지스터일 때 픽셀 회로의 구동 단계에서 가변되는 전압이 인가될 수 있다. 제2 TFT(TFT2)가 4 단자 트랜지스터로 구현되는 경우, 제2 금속 패턴(LS2)은 제2 TFT(TFT2)의 문턱 전압을 0[V] 보다 높은 전압으로 시프트(Shift)하기 위한 백 바이어스(Back bias)를 인가하는 제2 게이트 전극(또는 보텀 게이트 전극)으로 이용될 수 있다.
제2 절연층(BUF2)은 무기 절연재료 예를 들어, SiO2를 포함하여 제2 금속층의 제2 금속 패턴(LS2)과 제1 절연층(BUF1)을 덮는다. 제2 절연층(BUF2)은 제2 금속층과 반도체층을 절연한다. 제2 절연층(BUF2)은 제1 절연층(BUF1)과 동일하거나 상이한 두께를 갖는다. 예를 들어, 제2 절연층(BUF2)은 대략 2500
Figure pat00002
으로 설정될 수 있으나 이에 한정되지 않는다.
제2 절연층(BUF2) 상에 반도체층이 배치된다. 반도체층은 산화물 반도체 예를 들면, IGZO(Indium gallium zinc oxide)으로 형성될 수 있으나 이에 한정되지 않는다. 반도체층은 제1 및 제2 TFT들(TFT1, TFT2) 각각의 반도체 패턴(ACT1, ACT2)을 포함한다.
제1 TFT(TFT1)의 반도체 패턴(ACT1)은 제1 및 제2 전극들(DE1, SE1)과 접촉되고, 게이트 전극(GE1)과 중첩된다. 제1 TFT(TFT1)가 턴-온될 때, 반도체 패턴(ACT1)을 통해 채널 전류가 흐른다. 제2 TFT(TFT2)의 반도체 패턴(ACT2)은 제1 및 제2 전극들(DE2, SE2)과 접촉되고, 게이트 전극(GE2)과 중첩된다. 제2 TFT(TFT2)가 턴-온될 때, 반도체 패턴(ACT2)을 통해 채널 전류가 흐른다.
산화물 반도체층은 적어도 일부 예를 들어, 제1 및 제2 전극들(DE1, SE1, DE2, SE2)과 접촉되는 부분과, 커패시터(Cst)와 연결되는 부분(MACT)에서 선택적으로 도체화될 수 있다. 산화물 반도체층 상에 위치한 박막층의 건식 식각 공정에서 산화물 반도체층의 노출 부분이 도체화될 수 있다. 다른 예로, 산화물 반도체는 도핑 방법으로 도체화될 수있다. TFT들(TFT1, TFT2)의 게이트 전극(GE1, GE2) 아래의 채널 부분에서, 산화물 반도체층은 도체화되지 않는다.
제3 절연층(GI)은 무기 절연재료로 반도체층과 제2 절연층(BUF2) 상에 형성되어 반도체층과 제2 절연층(BUF2)을 덮는다. 제3 절연층(GI)은 산화막(SiO2)으로 형성될 수 있으나 이에 한정되지 않는다. 제3 절연층(GI)은 반도체층(ACT1, ACT2, MACT)을 덮는다. 제3 절연층(GI)은 반도체층과 제3 금속층을 절연한다. 제3 절연층(GI)은 제2 절연층(BUF2) 보다 얇은 두께를 가질 수 있다. 예를 들어, 제3 절연층(GI)은 대략 1500
Figure pat00003
으로 설정될 수 있으나 이에 한정되지 않는다.
제3 절연층(GI) 상에 제3 금속층이 배치된다. 제3 금속층은 Cu/MoTi의 이중 금속층으로 형성될 수 있으나, 이에 한정되지 않는다. 제3 금속층은 적어도 게이트 라인과, 이 게이트 라인에 연결된 TFT들(TFT1, TFT2)의 게이트 전극들(GE1, GE2)을 포함한다. 제1 TFT(TFT1)의 게이트 전극(GE1)은 제3 절연층(GI)을 사이에 두고 반도체 패턴(ACT1)과 중첩된다. 제2 TFT(TFT2)의 게이트 전극(GE2)은 제3 절연층(GI)을 사이에 두고 반도체 패턴(ACT2)과 중첩된다.
제4 절연층(ILD)은 무기 절연재료로 제3 금속층과 제3 절연층(GI) 상에 형성되어 제3 금속층과 제3 절연층(GI)을 덮는다. 제4 절연층(ILD)은 질화막과 산화막이 적층된 구조 예를 들어, SiNx/SiO2로 형성될 수 있으나 이에 한정되지 않는다.
제4 절연층(ILD) 상에 제4 금속층이 배치된다. 제4 금속층은 적어도, 데이터 라인과, 그 데이터 라인에 연결된 제1 및 제2 TFT들(TFT1, TFT2)의 제1 및 제2 전극들(DE1, DE2, SE1, SE2), 그리고 커패시터(Cst)에 연결된 점핑 패턴(CE)을 포함한다.
제4 금속층은 봉지층(16)으로부터 반도체 패턴들(ACT1, ACT2)로 침투되는 수소를 차단하는 수소 캡쳐층을 포함한 이중 금속 구조 예를 들어, Ti/Al/Ti으로 형성될 수 있으나 이에 한정되지 않는다. 여기서, 제4 금속층의 상층과 하층의 타이태늄(Ti)이 수소캡쳐층 역할을 할 수 있다. 수소가 산화물 반도체에 침투되면 산화물 반도체가 도체화될 수 있다. 제4 금속층은 봉지층(16)으로부터 방출되는 수소를 차단하여 산화물 반도체에서 원치 않는 부분 예를 들어, TFT들(TFT1, TFT2)의 채널 부분이 도체화되는 현상을 방지한다.
제1 TFT(TFT1)의 제1 및 제2 전극들(DE1, SE1)은 제3 및 제4 절연층(GI, ILD)를 관통하는 제1 및 제2 콘택홀들(Contact hole)을 통해 반도체 패턴(ACT1)에 접촉된다. 제1 TFT(TFT1)의 제2 전극(SE1)은 도 6a에 도시된 바와 같이 제1 내지 제4 절연층들(BUF1, BUF2, GI, ILD)을 관통하는 제3 콘택홀을 통해 제1 금속 패턴(LS1)에 접촉될 수 있다.
제2 TFT(TFT2)의 제1 및 제2 전극들(DE2, SE2)은 제3 및 제4 절연층(GI, ILD)를 관통하는 제4 및 제5 콘택홀들을 통해 반도체 패턴(ACT2)에 접촉된다. 제2 TFT(TFT2)의 제2 전극(SE2)은 제2 내지 제4 절연층들(BUF2, GI, ILD)을 관통하는 제6 콘택홀을 통해 제2 금속 패턴(LS2)에 접촉될 수 있다.
점핑 패턴(CE)은 제3 및 제4 절연층들(GI, ILD)을 관통하는 제7-1 콘택홀을 통해 도체화된 반도체 패턴(MACT)에 접촉되고, 제1 내지 제4 절연층들(BUF1, BUF2, GI, ILD)을 관통하는 제7-2 콘택홀을 통해 제1 금속 패턴(LS1)에 접촉된다.
제5 절연층(PAC1)은 두꺼운 유기막으로 제4 절연층(ILD) 상에 배치되어 제4 금속층과 제4 절연층(ILD)을 덮는다. 제5 절연층(PAC1)은 폴리이미드(PI)로 형성될 수 있으나 이에 한정되지 않는다. 제5 절연층(PAC1)은 제4 금속층을 덮고 표면을 평탄화한다. 제5 절연층(PAC1)은 제1 내지 제4 절연층(BUF1, BUF2, GI, ILD) 각각의 두께 보다 두꺼운 두께를 갖는다. 제5 절연층(PAC1)은 유전율이 낮은 두꺼운 유기막으로 형성되기 때문에 제4 금속층과 제5 절연층 간의 기생 용량을 최소화하여 제4 금속층의 패턴들과 제5 금속층의 패턴들의 중첩을 가능하게 한다. 따라서, 제5 절연층(PAC1)은 표시패널(100)의 부하(Load)를 저감하고 고해상도 설계를 가능하게 한다.
제5 절연층(PAC1) 상에 제5 금속층이 배치된다. 제5 금속층은 적어도 제1 TFT(TFT1) 위에 배치된 제5-1 금속 패턴(SD21), 제2 TFT(TFT2) 위에 배치된 제5-2 금속 패턴(SD22), 및 발광 소자(EL)의 애노드 전극(ANO)을 제2 TFT(TFT2)의 제2 전극(SE2)에 연결하는 제5-3 금속 패턴(SD23)을 포함한다.
제5-1 금속 패턴(SD21)은 제1 TFT(TFT1)의 제1 및 제2 전극들(DE1, SE1)과 중첩되어 봉지층(16)으로부터의 수소 침투 경로를 차단하여 제1 TFT(TFT1)의 반도체 패턴(ACT1)의 도체화를 방지한다. 제5-1 금속 패턴(SD21)은 제1 TFT(TFT1)의 게이트 전극(GE1)을 노출할 수 있다. 제5-2 금속 패턴(SD22)은 제2 TFT(TFT2)의 제1 및 제2 전극들(DE2, SE2)과 중첩되어 봉지층(16)으로부터의 수소 침투 경로를 차단하여 제2 TFT(TFT2)의 반도체 패턴(ACT2)의 도체화를 방지한다.
제5-3 금속 패턴(SD23)은 제5 절연층(PAC1)을 관통하는 제8 콘택홀을 통해 제2 TFT(TFT2)의 제2 전극(SE2)이 접촉된다.
제5 금속층은 봉지층(16)으로부터 반도체 패턴들(ACT1, ACT2)로 침투되는 수소를 차단하는 수소 캡쳐층을 포함한 이중 금속 구조 예를 들어, Ti/Al/Ti으로 형성될 수 있으나 이에 한정되지 않는다. 여기서, 제5 금속층의 상층과 하층의 타이태늄(Ti)이 수소캡쳐층 역할을 할 수 있다. 따라서, 제4 및 제5 금속층은 반도체 패턴들(ACT1, ACT2)로 침투 가능한 수소를 차단하는 이중 수소 캡쳐층 역할을 한다.
표시패널(100)의 전원 라인들은 제1 내지 제5 금속층들 중 하나 이상의 금속 패턴들로 형성될 수 있다.
게이트 구동부(120)의 시프트 레지스터에는 제3 및 제4 금속층들로부터 형성된 배선들을 통해 스타트 펄스와 시프트 클럭 등 시프트 레지스터를 제어하기 위한 신호가 시프트 레지스터 옆에서 인가될 수 있다. 또한, 제4 및 5 금속층로부터 형성된 배선들을 통해 스타트 펄스와 시프트 클럭 등이 시프트 레지스터의 위에서 인가될 수 있다.
제6 절연층(PAC2)은 두꺼운 유기막으로 제5 절연층(PAC1) 상에 배치되어 제5 금속층과 제5 절연층(PAC1)을 덮는다. 제6 절연층(PAC2)은 폴리이미드(PI)로 형성될 수 있으나 이에 한정되지 않는다. 제6 절연층(PAC2)은 제5 금속층을 덮고 표면을 평탄화한다. 제6 절연층(PAC2)은 제1 내지 제4 절연층(BUF1, BUF2, GI, ILD) 각각의 두께 보다 두꺼운 두께를 갖는다. 제6 절연층(PAC2)은 유전율이 낮은 두꺼운 유기막으로 형성되기 때문에 제5 금속층과 발광 소자(EL)의 애노드 전극(ANO) 간의 기생 용량을 최소화한다. 제6 절연층(PAC2)은 표시패널(100)의 부하를 저감하고 고해상도 설계를 가능하게 한다.
발광 소자층(14)은 발광 소자(EL)의 애노드 전극(ANO), 제7 절연층, 발광층을 포함한 유기 화합물층(OE), 스페이서(Spacer, SPC), 발광 소자(EL)의 캐소드 전극(CAT), 베젤 영역(BZ)에 배치된 복수의 댐(DAM)을 포함한다.
제6 절연층(PAC2) 상에 발광 소자(EL)의 애노드 전극(ANO)이 형성된다. 애노드 전극(ANO)은 산화 인듐 주석(ITO)과 은(Ag)을 포함한 ITO/Ag/ITO의 3중 구조로 형성될 수 있으나 이에 한정되지 않는다. 애노드 전극(ANO)은 제6 절연층(PAC2)을 관통하는 제9 콘택홀을 통해 제2 TFT(TFT2)의 제2 전극(SE2)에 접촉되고 제2 TFT(TFT2)와 중첩되는 넓은 패턴으로 패터닝된다.
제7 절연층은 두꺼운 유기막으로 발광 소자(EL)의 애노드 전극(ANO)과 제6 절연층(PAC2) 상에 형성된다. 제7 절연층은 폴리이미드(PI)로 형성될 수 있으나 이에 한정되지 않는다. 제7 절연층은 뱅크 패턴(BNK)을 포함한다. 뱅크 패턴(BNK)은 애노드 전극(ANO)의 가장자리를 덮고 그 이외의 애노드 전극(ANO) 대부분을 노출하여 픽셀들 각각에서 발광 영역을 정의한다.
스페이서(SPC)는 두꺼운 유기막으로 이루어진 제8 절연층의 패터닝으로 형성된다. 스페이서(SPC)는 뱅크 패턴(BNK) 상에 배치된다. 스페이서(SPC)는 폴리이미드(PI)로 형성될 수 있으나 이에 한정되지 않는다.
발광 소자(EL)의 유기 화합물층(OE)은 뱅크 패턴(BNK)과 스페이서(SPC)를 덮는다. 발광 소자(EL)의 캐소드 전극(CAT)은 유기 화합물층(OE)을 덮는다. 픽셀들 각각에서 유기 화합물층(OE)을 사이에 두고 애노드 전극(ANO)과 캐소드 전극(CAT)이 중첩되는 부분이 빛을 발산하는 발광 영역이다.
댐(DAM)은 표시패널(100)의 가장자리에 두껍게 배치되어 봉지층(16)의 유기막 도포시에 유기막이 넘치는 것을 방지한다. 댐은 제6 절연층(PAC2), 제7 절연층 및 제8 절연층이 적층된 두께를 가진다.
발광 소자층(14)의 상면에는 픽셀들 간의 경계에 오목한 트랜치(Trench)가 형성될 수 있다. 트랜치 구조는 도면에서 생략되어 있다. 트랜치 구조는 픽셀들 간에 횡 방향으로 흐르는 누설 전류(Lateral current)의 경로를 길게 하여 누설 전류로 인한 픽셀들간 상화 작용에 의해 픽셀들의 휘도가 변동되는 현상을 방지한다.
봉지층(16)은 두꺼운 제1 유기막(EPAC1), 얇은 무기막(PCL), 및 두꺼운 제2 유기막(EPAC2)의 적층 구조로 형성되어 발광 소자층(14)을 덮는다. 봉지층(16) 상에 형성되는 터치 센서층은 도 15a 및 도 15b에서 생략되어 있다.
표시패널(100)에는 다양한 용도로 활용되는 많은 트랜지스터들을 포함한다. 본 발명은 트랜지스터들 각각을 기능적으로 최적화하기 위하여 트랜지스터의 에스-팩터(S-factor, Subthreshold Slope factor) 특성을 개선한다.
에스-팩터(S-factor)는 제2 및 제3 커패시터들(C1, C2)의 용량에 따라 결정되는 커패시터 전달률에 따라 조절될 수 있다. 커패시터 전달률의 설정값에 따라 제2 및 제3 커패시터들(C1, C2)의 단면 구조가 변경될 수 있다.
에스-팩터는 트랜지스터의 드레인 전류량을 10 배 높이기 위한 게이트 전압값으로 정의된다. 에스-팩터(S)는 구동 소자(DT)의 문턱 전압(Vth) 이하의 영역(Subthreshold region)에서, I-V 전달 커브의 기울기 값의 역수 즉,
Figure pat00004
로 표현될 수 있다. 에스-팩터가 커질수록 트랜지스터의 I-V 전달 커브의 기울기가 낮아진다. 따라서, 에스-팩터가 큰 트랜지스터는 작은 게이트 전압의 변화량에서 전류가 크게 변하지 않는 반면, 에스-팩터가 작은 트랜지스터는 작은 게이트 전압의 변화량에도 전류가 크게 변한다. 이러한 트랜지스터의 에스-팩터는 도 6a 및 도 6b에서 반도체 패턴(ACT1, ACT2)을 덮는 제3 절연층(GI)을 포함한 커패시터 용량(Cgi)과, 반도체 패턴(ACT1, ACT2) 아래의 절연층들(BUF1, BUF2)을 포함한 커패시터 용량(Cbuf)의 비율로 제어될 수 있다. 따라서, Cgi와 Cbuf의 비율을 이용하여 트랜지스터의 에스-팩터를 조정할 수 있다. Cgi는 산화물 반도체 패턴(ACT1)과 게이트 전극(GE1) 사이의 용량이다, Cbuf는 산화물 반도체 패턴(ACT1)과 제1 금속 패턴(LS1) 사이의 용량 또는, 산화물 반도체 패턴(ACT1)와 제2 금속 패턴(LS2) 사이의 용량이다.
제1 TFT(TFT1)는 제2 TFT(TFT2)에 비하여 Cbuf가 작기 때문에 에스 팩터가 작다. 제1 TFT(TFT1)의 경우, 도 6a, 도 6b, 도 7a 및 도 7b에 도시된 바와 같이 Cbuf의 유전층이 제1 및 제2 절연층(BUF1, BUF2)을 포함하여 Cbuf의 용량이 작거나 없다. 픽셀 회로의 스위치 소자(T01~T04), ESD 소자, 디멀티플렉서(112)의 스위치 소자 등은 스위칭 응답 특성이 빠른 특성이 요구된다. 따라서, 이러한 스위치 소자들이 제1 TFT(TFT1)와 동일한 적층 구조로 구현되는 것이 바람직하다. 제1 TFT(TFT1)는 스위칭 응답 특성이 빠르기 때문에 트랜지스터의 구동 전압이 낮아질 수 있으므로 소비 전력이 저감되고 트랜지스터의 크기가 감소되어 표시패널의 베젤 영역이 작아질 수 있다.
제2 TFT(TFT2)의 경우, 도 6a, 도 6b, 및 도 8에 도시된 바와 같이 Cbuf의 유전층이 제2 절연층(BUF2)만을 포함하여 Cbuf의 용량이 상대적으로 크다. 제2 TFT(TFT2)는 게이트 전압의 변화량에 따라 전류가 민감하게 변하지 않는다. 따라서, 픽셀 회로의 구동 소자(DT)는 제2 TFT(TFT2)와 동일한 적층 구조로 구현되는 것이 바람직하다. 제2 TFT(TFT2)는 표시패널(100)의 공정 편차와 사용 시간 누적에 따라 문턱 전압 편차로 인하여 발생하는 저계조의 얼룩을 개선하여 화질을 향상시킬 수 있다.
도 9는 게이트 구동부(120)를 개략적으로 보여 주는 블록도이다.
도 9를 참조하면, 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 펄스[Gout(n-1)~Gout(n+2)]를 순차적으로 출력한다. 시프트 레지스터는 종속적으로 연결된 신호 전달부들[ST(n-1)~ST(n+2)]을 포함한다.
신호 전달부들[ST(n-1)~ST(n+2)]은 시프트 클럭(CLK1~4)이 인가되는 클럭 라인들(91)에 공통으로 연결된다. 신호 전달부들[ST(n-1)~ST(n+2)]은 캐리 펄스[CAR(n-1)~CAR(n+2)]가 인가되는 캐리 라인(92)을 통해 종속적(Cascade)으로 연결된다.
신호 전달부들[ST(n-1)~ST(n+2)] 각각은 스타트 펄스(VST)가 입력되는 VST 노드, 시프트 클럭(CLK1~4)이 입력되는 CLK 노드, 게이트 펄스[Gout(n-1)~Gout(n+2)]가 출력되는 제1 출력 노드, 및 캐리 펄스[CAR(n-1)~CAR(n+2)]가 출력되는 제2 출력 노드를 포함한다. 게이트 펄스[Gout(n-1)~Gout(n+2)]와 캐리 펄스[CAR(n-1)~CAR(n+2)]는 공통의 출력 노드를 통해 출력될 수 있다. 이 경우, 제2 출력 노드와 제1 출력 노드가 하나의 공통 출력 노드에 연결될 수 있다.
스타트 펄스(VST)는 일반적으로 제1 신호 전달부에 입력된다. 도 9의 예에서, 제n-1 신호 전달부[ST(n-1)]가 제1 신호 전달부일 수 있다. 시프트 클럭(CLK1~4)은 위상이 순차적으로 시프트되는 4 상(phase) 클럭일 수 있으나 이에 한정되지 않는다. 예를 들어, 시프트 클럭(CLK1~4)은 M(M은 2 이상의 양의 정수) 상 클럭일 수 있다.
제n-1 신호 전달부[ST(n-1)]에 종속적으로 연결된 신호 전달부들[ST(n)~ST(n+2)]은 이전 신호 전달부로부터의 캐리 펄스[CAR(n-1)~CAR(n+2)]를 스타트 펄스로서 입력 받아 구동되기 시작한다. 신호 전달부들[ST(n-1)~ST(n+2)] 각각은 제1 출력 노드를 통해 게이트 펄스[Gout(n-1)~Gout(n+2)]를 출력함과 동시에 제2 출력 노드를 통해 캐리 펄스[CAR(n-1)~CAR(n+2)]를 출력한다.
신호 전달부들[ST(n-1)~ST(n+2)] 각각은 제1 제어 노드(Q), 제2 제어 노드(QB), 및 버퍼(BUF)를 포함한다. 버퍼(BUF)는 풀업 트랜지스터(Tu)와, 풀다운 트랜지스터(Td)를 통해 게이트 펄스를 출력 노드를 통해 게이트 라인(103)으로 출력한다.
버퍼(BUF)는 제1 제어 노드(Q)가 충전된 상태에서 시프트 클럭(CLK1~CLK4)이 입력될 때 시프트 클럭(CLK1~CLK4)의 전압을 출력 노드에 공급하여 제1 출력 노드의 전압을 게이트 온 전압(VGH)까지 라이징(rising)시키고, 제2 제어 노드(QB)가 충전될 때 제1 출력 노드를 방전시킴으로써 게이트 펄스[Gout(n-1)~Gout(n+2)]의 전압을 게이트 오프 전압(VGL)로 반전시킨다.
풀업 트랜지스터(Tu)는 제1 제어 노드(Q)에 연결된 게이트 전극, 시프트 클럭(CLK1~CLK4)이 입력되는 CLK 노드에 연결된 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한다. 풀다운 트랜지스터(Td)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 및 게이트 오프 전압(VGL)이 인가되는 VSS 노드에 연결된 제2 전극을 포함한다.
제1 제어 노드(Q)와 제2 제어 노드(QB) 사이에 도면에서 생략된 인버터(Inverter)가 연결된다. 따라서, 제1 제어 노드(Q)가 하이 전압일 때 제2 제어 노드(QB)는 로우 전압이고, 제1 제어 노드(Q)가 로우 전압일 때 제2 제어 노드(QB)는 하이 전압이다.
신호 전달부들[ST(n-1)~ST(n+2)] 각각은 복수의 트랜지스터들을 이용하여 제1 및 제2 제어 노드들(Q, QB)을 충방전할 수 있다. 여기서, 신호 전달부들[ST(n-1)~ST(n+2)]을 구성하는 모든 트랜지스터들은 n 채널 산화물 트랜지스터로 구현될 수 있다.
신호 전달부들[ST(n-1)~ST(n+2)]의 리셋 노드에는 다음 신호 전달부로부터의 캐리 펄스가 입력될 수 있다. 신호 전달부들[ST(n-1)~ST(n+2)]는 다음 신호 전달부로부터의 캐리 펄스에 응답하여 제1 제어 노드(Q)를 방전시킬 수 있다.
신호 전달부들[ST(n-1)~ST(n+2)]을 구성하는 모든 트랜지스터들이 도 10에 도시된 싱글 게이트를 갖는 코플라나(coplanar) 구조의 n 채널 Oxide TFT로 구현될 수 있다. 도 10b는 도 10a에서 선 A-A'을 따라 절취한 단면도이다. 도 10a 및 도 10b에 도시된 트랜지스터의 경우, 트랜지스터 아래에 금속 패턴(LS1, LS2)이 배치되지 않는다.
도 10a 및 도 10b를 참조하면, 트랜지스터(TR)는 제3 절연층(GI)을 사이에 두고 산화물 반도체 패턴(ACT) 위에 배치된 게이트 전극(GE), 및 제3 및 제4 절연층들(GI, ILD)을 사이에 두고 산화물 반도체 패턴(ACT) 위에 배치된 제1 및 제2 전극들(E1, E2)을 포함한다. 제1 전극(E1)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제1 콘택홀(CNT1)을 통해 산화물 반도체 패턴(ACT)의 일측에 접촉된다. 제2 전극(E2)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제2 콘택홀(CNT2)을 통해 산화물 반도체 패턴(ACT)의 타측에 접촉된다.
트랜지스터(TR)와 기판(SUBS) 사이에 제1 내지 제3 절연층들(BUF1, BUF2, GI)이 존재하고, 금속 패턴(LS1, LS2)이 없다.
도 10에 도시된 트랜지스터(TR)의 게이트-소스간 전압(Vgs)은 Vgs=0V일 수 있다. 도 10에 도시된 트랜지스터(TR)의 문턱 전압이 0V 보다 작은 부극성 전압으로 시프트(shift)할 때 누설 전류가 발생하여 소비 전력 증가를 초래할 수 있다. 도 10에 도시된 트랜지스터(TR)의 경우, Vgs=0V에서 에스 팩터의 급격한(steep) 기울기로 인하여 Vth=0V에서 누설 전류가 발생될 수 있다.
신호 전달부들[ST(n-1)~ST(n+2)]을 구성하는 트랜지스터들 각각의 역할별로 요구되는 이상적인(ideal) 소자 요구 특성을 충족하고, 문턱 전압이 시프트되더라도 누설 전류를 방지하여 소비 전력을 개선할 필요가 있다. 이를 위해, 신호 전달부들[ST(n-1)~ST(n+2)]을 구성하는 트랜지스터들은 그 역할별로 다른 단면 구조로 적용될 수 있다. 신호 전달부들[ST(n-1)~ST(n+2)]은 도 11 내지 도 13에 도시된 트랜지스터들 중에서 둘 이상의 트랜지스터들로 구현될 수 있다.
도 11a 내지 도 13e는 게이트 구동부(120)에 적용 가능한 트랜지스터들의 단면 구조를 보여 주는 도면들이다.
도 11a 내지 도 11d는 트랜지스터(SCTR) 아래에 배치되는 금속 패턴(LS1, LS2)이 트랜지스터(SCTR)의 일 전극에 연결된 예를 보여 주는 도면들이다. 도 11c 및 도 11d는 도 11a 및 도 11b의 평면도에서 선 B-B'을 따라 절취하여 트랜지스터(SCTR)의 단면 구조를 보여 주는 단면도들이다.
도 11a 내지 도 11d를 참조하면, 소스 콘택(Source contact) 구조의 트랜지스터(SCTR)는 제3 절연층(GI)을 사이에 두고 산화물 반도체 패턴(ACT) 위에 배치된 게이트 전극(GE), 및 제3 및 제4 절연층들(GI, ILD)을 사이에 두고 반도체 패턴(ACT) 위에 배치된 제1 및 제2 전극들(E1, E2)을 포함한다. 제1 전극(E1)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제1 콘택홀(CNT1)을 통해 산화물 반도체 패턴(ACT)의 일측에 접촉된다. 제2 전극(E2)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제2 콘택홀(CNT2)을 통해 산화물 반도체 패턴(ACT)의 타측에 접촉된다.
산화물 반도체 패턴(ACT) 아래에, 제1 금속층으로부터 패터닝된 제1 금속 패턴(LS1), 또는 제2 금속층으로부터 패터닝된 제2 금속 패턴(LS2)이 배치된다. 트랜지스터(SCTR)의 제2 전극(E2)은 제1 금속층으로부터 패터닝된 제1 금속 패턴(LS1), 또는 제2 금속층으로부터 패터닝된 제2 금속 패턴(LS2)에 연결될 수 있다. 제2 전극(E2)은 도 11c에 도시된 바와 같이 절연층들(BUF1, BUF2, GI, ILD)을 관통하는 제3-1 콘택홀(CNT31)을 통해 제1 금속 패턴(LS1)에 접촉될 수 있다. 제2 전극(E2)은 도 11d에 도시된 바와 같이 절연층들(BUF2, GI, ILD)을 관통하는 제3-2 콘택홀(CNT32)을 통해 제2 금속 패턴(LS2)에 접촉될 수 있다.
도 11c 및 도 11d에 도시된 바와 같이, 트랜지스터(SCTR)의 아래에 배치된 제1 금속 패턴(LS1) 또는 제2 금속 패턴(LS2)은 제2 전극(E2)과 연결되어 제2 전극(E2)과 등전위 전압이 인가될 수 있다. 제2 전극(E2)은 트랜지스터(SCTR)의 소스 전극일 수 있다. 제2 전극(E2)은 트랜지스터(SCTR)의 문턱 전압을 정극성 전압 쪽으로 시프트하기 위한 제2 게이트 전극 역할을 할 수 있다.
Cgi와 Cbuf의 비율에 따라 트랜지스터의 에스-팩터가 조절될 수 있다. 예를 들어, Cgi의 용량이 작을 수록 그리고, Cbuf의 용량이 클수록 트랜지스터(SCTR)의 문턱 전압이 정극성 전압 쪽으로 더 많이 시프트되고, 서브 문턱 스윙(Subthreshold swing, SS) [V/dec]가 증가한다. 제2 전극(E2)이 제1 금속 패턴(LS1) 보다 제2 금속 패턴(LS2)에 연결될 때 문턱 전압 시프트양과 서브 문턱 스윙(SS)이 더 커진다.
게이트 구동부(120)의 신호 전달부 회로는 커패시터(C)를 포함할 수 있다. 커패시터(C)는 제1 금속층으로부터 분리된 제1 전극(CE1), 제2 금속층으로부터 분리된 제2 전극(CE2), 및 제1 및 제2 전극들(CE1, CE2) 사이에 존재하는 제2 절연층(BUF1)을 포함할 수 있다. 제3 금속층으로부터 분리된 금속 패턴 또는, 제4 금속층으로부터 분리된 금속 패턴(CE3)이 절연층들(BUF2, GI, ILD)을 관통하는 제4 콘택홀(CNT4)을 통해 커패시터(C)의 제2 전극(CE2)에 연결될 수 있다.
트랜지스터(SCTR)는 제1 및 제2 전극(E1, E2) 사이에 전류가 흐르는 반도체 채널을 포함한다. 반도체 채널에서 산화물 반도체 패턴(ACT)과 게이트 전극(GE)이 중첩된다. 반도체 채널의 길이(L)와 폭(W)의 면적비를 적절히 조절하여 트랜지스터(SCTR)의 스트레스를 완화할 수 있다. 예를 들어, 반도체 채널의 길이가 도 11b에 도시된 바와 같이 L'으로 커지면, 드레인-소스간 전압(Vds)이 크게 인가될 때 트랜지스터의 스트레스(High Voltage Drain Stress, HVDS) 수준이 낮아질 수 있다. 도 11a에서 L = 2.5 ~ 8.5 μm이고, 도 11b에서 L'= 5.5 ~ 11.5 μm일 수 있으나 이에 한정되지 않는다. 산화물 반도체 패턴(ACT), 게이트 전극(GE), 및 금속 패턴(LS1, LS2)이 중첩되는 부분에서 게이트 전극(GE)의 끝단과 금속 패턴(LS1/LS2) 간의 길이(D, D1)는 0.5 ~ 3 μm일 수 있다. 반도체 채널 길이가 L'으로 길어질 때 D는 D'으로 감소된다.
도 12a 및 도 12b는 트랜지스터(BGTR) 아래에 별도의 정전압(DC)이 인가되는 금속 패턴(LS1, LS2)이 배치된 예를 보여 주는 단면도들이다. 도 12c는 도 12a 및 도 12b에 도시된 트랜지스터(BGTR)의 등가 회로도이다.
도 12a 내지 도 12c를 참조하면, 백 게이트(back gate)를 갖는 트랜지스터(BGTR)는 제3 절연층(GI)을 사이에 두고 산화물 반도체 패턴(ACT) 위에 배치된 게이트 전극(GE), 및 제3 및 제4 절연층들(GI, ILD)을 사이에 두고 반도체 패턴(ACT) 위에 배치된 제1 및 제2 전극들(E1, E2)을 포함한다. 제1 전극(E1)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제1 콘택홀(CNT1)을 통해 산화물 반도체 패턴(ACT)의 일측에 접촉된다. 제2 전극(E2)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제2 콘택홀(CNT2)을 통해 산화물 반도체 패턴(ACT)의 타측에 접촉된다.
트랜지스터(BGTR) 아래에 제1 금속층으로부터 패터닝된 제1 금속 패턴(LS1), 또는 제2 금속층으로부터 패터닝된 제2 금속 패턴(LS2)이 배치된다. 트랜지스터(BGTR)의 아래에 배치된 제1 금속 패턴(LS1) 또는 제2 금속 패턴(LS2)에는 정전압(DC)이 인가될 수 있다. 이 경우, 트랜지스터(BGTR)의 아래에 배치된 제1 금속 패턴(LS1) 또는 제2 금속 패턴(LS2)은 트랜지스터(BGTR)의 문턱 전압을 원하는 전압으로 시프트할 수 있는 제2 게이트 전극 역할을 할 수 있다.
도 12c에 도시된 바와 같이, 게이트 전극(GE)에 인가되는 전압이 Vtg, 제1 전극(E1)에 인가되는 전압이 Vd, 제2 전극(E2)에 인가되는 전압이 Vs, 그리고 트랜지스터(BGTR) 아래의 제1 금속 패턴(LS1) 또는 제2 금속 패턴(LS2)에 인가되는 정전압이 Vbg일 때, Vtg가 Vs 보다 낮은 정전압일 수 있다. 이러한 Vbg-Vs < 0인 조건에서, 트랜지스터(BGTR)의 문턱 전압을 정극성 전압 쪽으로 시프트되는 효과를 얻을 수 있다. Vbg와 Vs 간의 전압차가 클수록 Cbuf의 용량이 클수록 문턱 전압의 시프트량이 커질 수 있다.
도 13a 내지 도 13e는 더블 게이트를 갖는 트랜지스터(DGTR) 아래에 배치되는 금속 패턴(LS1, LS2)이 트랜지스터(DGTR)의 게이트 전극(GE)에 연결된 예를 보여 주는 도면들이다. 도 13b 및 도 13c는 도 13a의 평면도에서 선 C-C' 및 선 D-D'을 따라 절취하여 트랜지스터(DGTR)의 게이트 전극(GE)이 제1 금속 패턴(LS1)에 연결된 단면 구조를 보여 주는 단면도들이다. 도 13d 및 도 13e는 도 13a의 평면도에서 선 C-C' 및 선 D-D'을 따라 절취하여 트랜지스터(DGTR)의 게이트 전극(GE)이 제2 금속 패턴(LS2)에 연결된 단면 구조를 보여 주는 단면도들이다.
도 13a 내지 도 13e를 참조하면, 트랜지스터(DGTR)는 제3 절연층(GI)을 사이에 두고 산화물 반도체 패턴(ACT) 위에 배치된 게이트 전극(GE), 및 제3 및 제4 절연층들(GI, ILD)을 사이에 두고 반도체 패턴(ACT) 위에 배치된 제1 및 제2 전극들(E1, E2)을 포함한다. 제1 전극(E1)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제1 콘택홀(CNT1)을 통해 산화물 반도체 패턴(ACT)의 일측에 접촉된다. 제2 전극(E2)은 제3 및 제4 절연층(GI, ILD)을 관통하는 제2 콘택홀(CNT2)을 통해 산화물 반도체 패턴(ACT)의 타측에 접촉된다.
트랜지스터(DGTR) 아래에 제1 금속층으로부터 패터닝된 제1 금속 패턴(LS1), 또는 제2 금속층으로부터 패터닝된 제2 금속 패턴(LS2)이 배치된다. 트랜지스터(DGTR)의 아래에 배치된 제1 금속 패턴(LS1) 또는 제2 금속 패턴(LS2)은 제4 금속층으로부터 패터닝된 점핑 패턴(E2)을 통해 게이트 전극(GE)에 접촉된다. 점핑 패턴(E3)은 제4 절연층(ILD) 상에 배치될 수 있다. 점핑 패턴(E3)은 제1 및 제2 전극들(E1, E2)과 동일 평면 상에 배치된다. 점핑 패턴(E3), 제1 전극(E1) 및 제2 전극(E2)은 서로 분리되어 있다.
점핑 패턴(E3)은 도 13c에 도시된 바와 같이 제4 절연층(ILD)을 관통하는 제3-1 콘택홀(CNT33)을 통해 게이트 전극(GE)에 접촉되고, 절연층들(BUF1, BUF2, GI, ILD)을 관통하는 제3-2 콘택홀(CNT34)을 통해 제1 금속 패턴(LS1)에 접촉될 수 있다. 다른 실시예에서, 점핑 패턴(E3)은 도 13e에 도시된 바와 같이 제4 절연층(ILD)을 관통하는 제3-1 콘택홀(CNT35)을 통해 게이트 전극(GE1)에 접촉되고, 절연층들(BUF2, GI, ILD)을 관통하는 제3-2 콘택홀(CNT36)을 통해 제2 금속 패턴(LS2)에 접촉될 수 있다.
이 트랜지스터(DGTR)에서, 산화물 반도체 패턴(ACT)을 사이에 두고 중첩되는 게이트 전극(GE)과 금속 패턴(LS1, LS2)은 등 전위의 전계를 산화물 반도체 패턴(ACT)에 인가한다. 따라서, 트랜지스터(DGTR)의 온 전류(On current, Ion)이 증가된다. Cbuf의 용량이 커질수록 온 전류(Ion)가 커질 수 있다.
도 11a 내지 도 13e에 도시된 트랜지스터들(SCTR, BGTR, DGTR) 각각에서 산화물 반도체 패턴(ACT) 아래에 제1 및 제2 금속 패턴들(LS1, LS2)이 적층될 수 있다.
도 14는 게이트 구동부(120)의 신호 전달부 구성을 개략적으로 보여 주는 블록도이다.
도 14를 참조하면, 신호 전달부들[ST(n-1)~ST(n+2)] 각각은 제어 회로(CTRL), 인버터 회로(INV), 및 버퍼(BUF)를 포함한다.
제어 회로(CTRL)는 입력 신호에 응답하여 제1 및 제2 제어 노드들(Q, QB)을 충방전한다. 인버터 회로(INV)는 제1 제어 노드(Q)가 충전될 때 제2 제어 노드(QB)를 방전시키고, 제1 제어 노드(Q)가 방전될 때 제2 제어 노드(QB)를 충전시킨다.
버퍼(BUF)는 제1 출력 노드에 게이트 펄스를 출력하고, 제2 출력 노드에 캐리 펄스를 출력한다. 버퍼(BUF)는 제1 제어 노드(Q)가 게이트 온 전압(VGH) 이상으로 충전될 때 게이트 펄스(GOUT)와 캐리 펄스(CAR)를 게이트 온 전압(VGH)으로 라이징시키는 풀업 트랜지스터(Tu)와, 제2 제어 노드(QB)가 게이트 온 전압(VGH) 이상으로 충전될 때 출력 노드를 방전시켜 게이트 펄스(GOUT)와 캐리 펄스(CAR)를 게이트 오프 전압(VGL)으로 낮추는 풀다운 트랜지스터(Td)를 포함한다.
제어 회로(CTRL), 인버터 회로(INV), 및 버퍼(BUF) 각각은 다수의 n 채널 산화물 트랜지스터를 포함한다. 제어 회로(CTRL), 인버터 회로(INV), 및 버퍼(BUF) 중 적어도 하나는 단면 구조가 서로 다른 적어도 둘 이상의 n 채널 산화물 트랜지스터들을 포함한다.
신호 전달부들[ST(n-1)~ST(n+2)]에서 소스 전극이 고정되지 않고 누설 전류 경로가 없는 트랜지스터는 도 13b 내지 도 13e에 도시된 단면 구조를 갖는 트랜지스터(DGTR)로 구현되는 것이 바람직하다. 높은 온 전류가 요구되는 트랜지스터(DGTR)인 경우, 트랜지스터(DGTR)의 게이트 전극(GE)은 도 13d 및 도 13e에 도시된 바와 같이 제2 금속 패턴(LS2)에 연결될 수 있다.
신호 전달부들[ST(n-1)~ST(n+2)]에서 소스 전극이 고정된 트랜지스터의 경우, PBTS(Positive-bias temperature　stress) 조건이 좋고 누설 전류가 큰 트랜지스터는 도 12a 및 도 12b에 도시된 단면 구조를 갖는 트랜지스터(BGTR)로 구현되는 것이 바람직하다. 소스 전극이 고정된 트랜지스터의 경우, 도 12c에서 소스 전극 예를 들어, 제2 전극(E2)의 전압이 변할 때 Vbg-Vs도 변한다.
신호 전달부들[ST(n-1)~ST(n+2)]에서 소스 전극이 고정된 트랜지스터의 경우, PBTS 조건이 나쁜 트랜지스터는 도 11c 및 도 11d에 도시된 단면 구조를 갖는 트랜지스터(SCTR)로 구현되는 것이 바람직하다. 문턱 전압(Vth)이 정극성 전압으로 시프트되고 서브 문턱 스윙(Subthreshold swing, SS) [V/dec]이 큰 특성이 요구되는 경우, 도 11d에 도시된 단면 구조를 갖는 트랜지스터(SCTR)가 더 바람직하다.
신호 전달부들[ST(n-1)~ST(n+2)]에서 소스 전극이 고정된 트랜지스터의 경우, HVDS(High Voltage Drain Stress)를 많이 받는 트랜지스터는 도 11c 및 도 11d에 도시된 단면 구조를 갖는 트랜지스터(SCTR)로 구현되되, 그 채널 길이를 더 길게 하는 것이 바람직하다. 문턱 전압(Vth)이 정극성 전압으로 시프트되고 문턱 스윙(Subthreshold swing, SS) [V/dec]이 큰 특성이 요구되는 경우, 도 11d에 도시된 단면 구조를 갖는 트랜지스터(SCTR)가 더 바람직하다.
도 15는 본 발명의 제1 실시예에 따른 신호 전달부를 상세히 보여 주는 회로도이다. 도 15는 제n 신호 전달부[ST(n)]의 회로 구성을 보여 주고 있다. 제n 신호 전달부[ST(n)] 이외의 다른 신호 전달부들은 실질적으로 제n 신호 전달부[ST(n)]와 동일한 회로 구성을 갖는다.
도 15를 참조하면, 제n 신호 전달부[ST(n)]의 제어 회로(CTRL)는 제1 내지 제10 트랜지스터들(T1~T10)을 포함할 수 있다.
신호 전달부들에는 정전압이 인가되는 전원 노드들 예를 들어, 게이트 온 전압(VGH)이 인가되는 VDD 노드(GVDD)와, 게이트 오프 전압(VGL)이 인가되는 VSS 노드들(GVSS0, GVSS1, GVSS2)을 포함한다. VSS 노드들(GVSS0, GVSS1, GVSS2)에는 동일한 전압 레벨의 게이트 오프 전압(VGL)이 인가되거나 서로 다른 전압 레벨의 게이트 오프 전압(VGL)이 인가될 수 있다.
제1 트랜지스터(T1)는 제1 입력 신호[C(n-2)]의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 입력 신호[C(n-2)]의 전압을 제1 버퍼 노드(Qh)에 전달한다. 제1 입력 신호는 이전 신호 전달부 예를 들어, 제n-2 신호 전달부[ST(n-2)]로부터 출력되는 캐리 펄스일 수 있으나 이에 한정되지 않는다. 이전 신호 전달부는 제n-1 신호 전달부[ST(n-1)]일 수 있다. 제1 트랜지스터(T1)는 제1 입력 신호[C(n-2)]가 인가되는 게이트 전극 및 제1 전극과, 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제2 트랜지스터(T2)는 제1 입력 신호[C(n-2)]의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 버퍼 노드(Qh)를 제1 제어 노드(Q)에 연결한다. 제2 트랜지스터(T2)는 제1 입력 신호[C(n-2)]가 인가되는 게이트 전극, 제1 버퍼 노드(Qh)에 연결된 제1 전극, 및 제1 제어 노드(Q)에 연결된 제2 전극을 포함한다.
제1 및 제2 트랜지스터들(T1, T2)은 직렬로 연결된 TTS(Two Transistor Series) 구조로 연결된다. TTS 구조로 연결된 트랜지스터들은 누설 전류가 거의 없다. 한편, 제4 및 제5 트랜지스터들(T4, T5)도 TTS 구조로 연결되고, 제6 및 제7 트랜지스터들(T6, T7)도 TTS 구조로 연결된다. 또한, 제8 및 제9 트랜지스터들(T8, T9)과, 제12 및 제13 트랜지스터들(T12, T13)도 TTS 구조로 연결된다.
제3 트랜지스터(T3)는 제1 제어 노드(Q)가 충전될 때 턴-온되어 게이트 온 전압(VGH)이 인가되는 VDD 노드(GVDD)를 제1 버퍼 노드(Qh)에 연결함으로써 제1 제어 노드(Q)의 누설 전류를 방지한다. 제3 트랜지스터(T3)는 제1 제어 노드(Q)에 연결된 게이트 전극, VDD 노드(GVDD)에 연결된 제1 전극, 및 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제4 트랜지스터(T4)는 제2 입력 신호(VST)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 제어 노드(Q)를 제1 버퍼 노드(Qh)에 연결한다. 제2 입력 신호(VST)는 스타트 펄스 또는 이전 신호 전달부로부터의 캐리 펄스일 수 있다. 제4 트랜지스터(T4)는 제2 입력 신호(VST)가 인가되는 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T5)는 제2 입력 신호(VST)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 버퍼 노드(Qh)를 게이트 오프 전압(VGL)이 인가되는 제1 VSS 노드(GVSS2)에 연결한다. 제2 입력 신호(VST)는 스타트 펄스 또는 이전 신호 전달부로부터의 캐리 펄스일 수 있다. 제5 트랜지스터(T5)는 제2 입력 신호(VST)가 인가되는 게이트 전극, 제1 버퍼 노드(Qh)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T6)는 제3 입력 신호[C(n+2)]의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 제어 노드(Q)를 제1 버퍼 노드(Qh)에 연결한다. 제3 입력 신호[C(n+2)]는 다음 신호 전달부 예를 들어, 제n+2 신호 전달부[ST(n+2)]로부터 출력되는 캐리 펄스일 수 있으나 이에 한정되지 않는다. 다음 신호 전달부는 제n+1 신호 전달부[ST(n+1)]일 수 있다. 제6 트랜지스터(T6)는 제3 입력 신호[C(n+2)]가 인가되는 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T7)는 제3 입력 신호[C(n+2)]의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 버퍼 노드(Qh)를 제1 VSS 노드(GVSS2)에 연결한다. 제7 트랜지스터(T7)는 제3 입력 신호[C(n+2)]가 인가되는 게이트 전극, 제1 버퍼 노드(Qh)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
제8 트랜지스터(T8)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 제어 노드(Q)를 제1 버퍼 노드(Qh)에 연결한다. 제8 트랜지스터(T8)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제9 트랜지스터(T9)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제1 버퍼 노드(Qh)를 제1 VSS 노드(GVSS2)에 연결한다. 제9 트랜지스터(T9)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 버퍼 노드(Qh)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
제10 트랜지스터(T10)는 제1 입력 신호[C(n-2)]의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제2 제어 노드(QB)를 제1 VSS 노드(GVSS2)에 연결한다. 제10 트랜지스터(T10)는 제1 입력 신호[C(n-2)]가 인가되는 게이트 전극, 제2 제어 노드(QB)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
인버터 회로(INV)는 제11 내지 제14 트랜지스터들(T11~T14)과, 제1 커패시터(C1)를 포함한다.
제11 트랜지스터(T11)가 턴-온될 때 제2 제어 노드(QB)의 충전이 가능하다. 제2 버퍼 노드(NET1)의 전압이 제11 트랜지스터(T11)의 문턱 전압 보다 커질 때 제11 트랜지스터(T11)가 턴-온된다. 제1 커패시터(C1)는 제2 버퍼 노드(NET1)와 제2 제어 노드(QB) 사이에 연결된다. 제11 트랜지스터(T11)가 턴-온됨과 동시에 제1 커패시터(C1)를 통해 VDD 노드의 전압으로 제2 버퍼 노드(NET1)의 전압이 부스팅(Boosting)된다. 제1 커패시터(C1)는 도 11c, 도 11d, 도 12a, 도 12b, 도 13b 내지 도 13e에 도시된 바와 같이 제1 금속 패턴(LS1)과 제2 금속 패턴(LS2) 사이에 형성될 수 있다. 제11 트랜지스터(T11)는 제2 버퍼 노드(NET1)에 연결된 게이트 전극, VDD 노드(GVDD)에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.
제12 트랜지스터(T12)는 VDD 노드(GVDD)에 연결된 게이트 전극 및 제1 전극과, 제2 버퍼 노드(NET1)에 연결된 제2 전극을 포함한다. 제13 트랜지스터(T13)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제2 버퍼 노드(NET1)에 연결된 제1 전극, 및 게이트 오프 전압(VGL)이 인가되는 제2 VSS 노드(GVSS1)에 연결된 제2 전극을 포함한다. 제14 트랜지스터(T14)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제2 제어 노드(QB)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
버퍼(BUF)는 제15 내지 제18 트랜지스터들(T15~T18)과, 제2 커패시터(C2)를 포함한다.
제15 트랜지스터(T15)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상으로 부스팅될 때 턴-온되어 제1 시프트 클럭[SCCLK(n)]이 인가되는 제1 클럭 노드를 제1 출력 노드에 연결하여 제1 출력 노드를 충전하는 풀업 트랜지스터(Pull-up transistor)이다. 제1 출력 노드가 충전될 때, 게이트 펄스[Gout(n)]의 전압이 게이트 온 전압(VGH)으로 상승한다. 제15 트랜지스터(T15)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제1 클럭 노드에 연결된 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한다.
제2 커패시터(C2)는 제1 제어 노드(Q)와 제1 출력 노드 사이에 연결된다. 제2 커패시터(C2)는 제15 트랜지스터(T15)가 턴-온될 때 제1 시프트 클럭[SCCLK(n)]의 게이트 온 전압(VGH)으로 제1 제어 노드(Q)의 전압을 부스팅한다. 제2 커패시터(C2)는 도 11c, 도 11d, 도 12a, 도 12b, 도 13b 내지 도 13e에 도시된 바와 같이 제1 금속 패턴(LS1)과 제2 금속 패턴(LS2) 사이에 형성될 수 있다.
제16 트랜지스터(T16)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH) 일 때 턴-온되어 제1 출력 노드를 게이트 오프 전압(VGL)이 인가되는 제3 VSS 노드(GVSS0)에 연결하는 풀다운 트랜지스터(Pull-down transistor)이다. 제1 출력 노드가 방전될 때 게이트 펄스[Gout(n)]의 전압이 게이트 오프 전압(VGL)까지 낮아진다. 제16 트랜지스터(T16)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 및 제3 VSS 노드(GVSS0)에 연결된 제2 전극을 포함한다.
제17 트랜지스터(T17)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상으로 부스팅될 때 턴-온되어 제2 시프트 클럭(SC_CRCLK(n))이 인가되는 제2 클럭 노드를 제2 출력 노드에 연결하는 풀업 트랜지스터이다. 제17 트랜지스터(T17)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제2 클럭 노드에 연결된 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한다.
제18 트랜지스터(T18)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제2 출력 노드를 제1 VSS 노드(GVSS2)에 연결하여 제2 출력 노드를 방전시키는 풀다운 트랜지스터이다. 제18 트랜지스터(T18)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제2 출력 노드에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
도 15에 도시된 신호 전달부[ST(n)]를 구성하는 트랜지스터들은 각각의 기능에 최적화되도록 단면 구조가 달라질 수 있다. 예를 들어, 제1, 제2, 제4, 제6, 제8, 제11, 제12, 및 제15 트랜지스터들(T1, T2, T4, T6, T8, T11, T12, T15)는 도 13a 내지 도 13e에 도시된 트랜지스터(DGTR)로 구현될 수 있다. 제3, 제5, 제7, 제9, 제16, 제17, 및 제18 트랜지스터들(T3, T5, T7, T9, T16, T17, T18)은 도 11a 내지 도 11d에 도시된 트랜지스터(SCTR)로 구현될 수 있다. 제10, 제13, 및 제14 트랜지스터들(T10, T13, T14)은 도 12a 내지 도 12c에 도시된 트랜지스터(BGTR)로 구현될 수 있다.
도 16은 본 발명의 제2 실시예에 따른 신호 전달부를 상세히 보여 주는 회로도이다. 도 16은 제n 신호 전달부[ST(n)]의 회로 구성을 보여 주고 있다. 제n 신호 전달부[ST(n)] 이외의 다른 신호 전달부들은 실질적으로 제n 신호 전달부[ST(n)]와 동일한 회로 구성을 갖는다.
도 16을 참조하면, 제어 회로(CTRL)는 제1 내지 제7 트랜지스터들(T21~T27)을 포함할 수 있다.
신호 전달부들에는 정전압이 인가되는 전원 노드들 예를 들어, 게이트 온 전압(VGH)이 인가되는 VDD 노드(GVDD)와, 게이트 오프 전압(VGL)이 인가되는 VSS 노드들(GVSS0, GVSS1, GVSS2)을 포함한다. VSS 노드들(GVSS0, GVSS1, GVSS2)에는 동일한 전압 레벨의 게이트 오프 전압(VGL)이 인가되거나 서로 다른 전압 레벨의 게이트 오프 전압(VGL)이 인가될 수 있다.
제1 트랜지스터(T21)는 제1 입력 신호[C(n-2)]가 인가되는 게이트 전극 및 제1 전극과, 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다. 제2 트랜지스터(T22)는 제1 입력 신호[C(n-2)]가 인가되는 게이트 전극, 제1 버퍼 노드(Qh)에 연결된 제1 전극, 및 제1 제어 노드(Q)에 연결된 제2 전극을 포함한다. 제3 트랜지스터(T23)는 제1 제어 노드(Q)에 연결된 게이트 전극, VDD 노드(GVDD)에 연결된 제1 전극, 및 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제4 트랜지스터(T24)는 제2 입력 신호(VST)가 인가되는 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다. 제5 트랜지스터(T25)는 제3 입력 신호[C(n+2)]가 인가되는 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다. 제6 트랜지스터(T26)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다. 제7 트랜지스터(T27)는 제1 입력 신호[C(n-2)]가 인가되는 게이트 전극, 제2 제어 노드(QB)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
인버터 회로(INV)는 제8 내지 제11 트랜지스터들(T28~T31)과, 제1 커패시터(C11)를 포함한다.
제8 트랜지스터(T28)는 제2 버퍼 노드(NET1)에 연결된 게이트 전극, VDD 노드(GVDD)에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다. 제1 커패시터(C11)는 제2 버퍼 노드(NET1)와 제2 제어 노드(QB) 사이에 연결된다. 제1 커패시터(C11)는 제1 금속 패턴(LS1)과 제2 금속 패턴(LS2) 사이에 형성될 수 있다.
제9 트랜지스터(T29)는 VDD 노드(GVDD)에 연결된 게이트 전극 및 제1 전극과, 제2 버퍼 노드(NET1)에 연결된 제2 전극을 포함한다. 제10 트랜지스터(T30)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제2 버퍼 노드(NET1)에 연결된 제1 전극, 및 제2 VSS 노드(GVSS1)에 연결된 제2 전극을 포함한다. 제11 트랜지스터(T31)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제2 제어 노드(QB)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
버퍼(BUF)는 제12 내지 제15 트랜지스터들(T32~T35)과, 제2 커패시터(C12)를 포함한다.
제12 트랜지스터(T32)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제1 시프트 클럭[SCCLK(n)]이 인가되는 제1 클럭 노드에 연결된 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한다. 제2 커패시터(C12)는 제1 제어 노드(Q)와 제1 출력 노드 사이에 연결된다. 제2 커패시터(C12)는 제1 금속 패턴(LS1)과 제2 금속 패턴(LS2) 사이에 형성될 수 있다. 제13 트랜지스터(T33)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 및 제3 VSS 노드(GVSS0)에 연결된 제2 전극을 포함한다. 제14 트랜지스터(T34)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제2 시프트 클럭(SC_CRCLK(n))이 인가되는 제2 클럭 노드에 연결된 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한다. 제15 트랜지스터(T35)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제2 출력 노드에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
도 16에 도시된 신호 전달부[ST(n)]를 구성하는 트랜지스터들은 각각의 기능에 최적화되도록 단면 구조가 달라질 수 있다. 예를 들어, 제1, 제2, 제8, 제9, 및 제12 트랜지스터들(T21, T22, T28, T29, T32)는 도 13a 내지 도 13e에 도시된 트랜지스터(DGTR)로 구현될 수 있다. 제3, 제13, 제14 및 제15 트랜지스터들(T23, T33, T34, T35)은 도 11a 내지 도 11d에 도시된 트랜지스터(SCTR)로 구현될 수 있다. 제4, 제5, 및 제6 트랜지스터들(T24, T25, T26)은 도 11a 내지 도 11d에 도시된 트랜지스터로 구현되되, 제1, 제2, 제8, 제9, 및 제12 트랜지스터들(T21, T22, T28, T29, T32) 보다 긴 채널 길이(L')를 갖는 트랜지스터(SCTR)로 구현되는 것이 바람직하다. 제6, 제7, 및 제10 트랜지스터들(T26, T27, T30)은 도 12a 내지 도 12c에 도시된 트랜지스터(BGTR)로 구현될 수 있다.
도 17은 본 발명의 제3 실시예에 따른 신호 전달부를 상세히 보여 주는 회로도이다. 도 17은 제n 신호 전달부[ST(n)]의 회로 구성을 보여 주고 있다. 제n 신호 전달부[ST(n)] 이외의 다른 신호 전달부들은 실질적으로 제n 신호 전달부[ST(n)]와 동일한 회로 구성을 갖는다. 도 17에서 'Q(n)', 'QB(n)', 'Gout(n)'및 'CAR(n)'은 제n 신호 전달부[ST(n)]의 제1 및 제2 제어 노드들과, 제n 신호 전달부[ST(n)]로부터 출력되는 게이트 펄스와 캐리 펄스를 나타낸다.
도 17을 참조하면, 제어 회로(CTRL)는 제1 내지 제7 트랜지스터들(T41~T47)과, 제1 커패시터(C21)를 포함할 수 있다.
신호 전달부들에는 정전압이 인가되는 전원 노드들 예를 들어, 게이트 온 전압(VGH)이 인가되는 VDD 노드들(GVDD0, GVDD1)과, 게이트 오프 전압(VGL)이 인가되는 VSS 노드들(GVSS0, GVSS2)을 포함한다. VDD 노드들(GVDD0, GVDD1)에는 동일한 전압 레벨의 게이트 온 전압(VGH)이 인가되거나, 서로 다른 전압 레벨의 게이트 온 전압(VGH)이 인가될 수 있다. VSS 노드들(GVSS0, GVSS2)에는 동일한 전압 레벨의 게이트 오프 전압(VGL)이 인가되거나 서로 다른 전압 레벨의 게이트 오프 전압(VGL)이 인가될 수 있다.
제1 트랜지스터(T41)는 제1 입력 신호[C(n-1)]가 인가되는 게이트 전극, 제2 입력 신호(EMCLK)이 인가되는 제1 전극과, 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다. 제1 입력 신호[C(n-1)]는 스타트 펄스 또는 이전 신호 전달부로부터 출력되는 캐리 펄스일 수 있다. 제2 입력 신호(EMCLK)는 시프트 클럭일 수 있다. 이 시프트 클럭은 게이트 신호 예를 들면, EM 펄스와 동기되는 시프트 클럭일 수 있으나, 이에 한정되지 않는다.
제2 트랜지스터(T42)는 제2 입력 신호(EMCLK)가 인가되는 게이트 전극, 제1 버퍼 노드(Qh)에 연결된 제1 전극, 및 제1 제어 노드(Q)에 연결된 제2 전극을 포함한다. 제3 트랜지스터(T43)는 제1 제어 노드(Q)에 연결된 게이트 전극, 게이트 온 전압(VGH)이 인가되는 제1 VDD 노드(GVDD1)에 연결된 제1 전극, 및 제1 버퍼 노드(Qh)에 연결된 제2 전극을 포함한다.
제4 트랜지스터(T44)는 제3 입력 신호[QB(n-1)]가 인가되는 게이트 전극, 제1 VDD 노드(GVDD1)에 연결된 제1 전극, 및 제2 버퍼 노드(NET1)과 연결된 제2 전극을 포함한다. 제3 입력 신호[QB(n-1)]는 이전 신호 전달부 예를 들면, 제n-1 신호 전달부[ST(n-1)]의 제2 제어 노드(QB)의 전압일 수 있다.
제5 트랜지스터(T45)는 제2 버퍼 노드(NET1)에 연결된 게이트 전극, 제1 VDD 노드(GVDD1)에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다. 제1 커패시터(C21)는 제2 버퍼 노드(NET1)와 제2 제어 노드(QB) 사이에 연결된다. 제1 커패시터(C21)는 제1 금속 패턴(LS1)과 제2 금속 패턴(LS2) 사이에 형성될 수 있다.
제6 트랜지스터(T46)는 제1 버퍼 노드(Qh)에 연결된 게이트 전극, 제2 버퍼 노드(NET1)에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다. 제7 트랜지스터(T47)는 제1 버퍼 노드(Qh)에 연결된 게이트 전극, 제2 제어 노드(QB)에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
버퍼(BUF)는 제8 내지 제11 트랜지스터들(T48~T49)과, 제2 커패시터(C22)를 포함한다.
제8 트랜지스터(T48)는 제1 제어 노드(Q)에 연결된 게이트 전극, 게이트 온 전압(VGH)이 인가되는 제2 VDD 노드(GVDD0)에 연결된 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한다. 제2 커패시터(C22)는 제1 제어 노드(Q)와 제1 출력 노드 사이에 연결된다. 제2 커패시터(C22)는 제1 금속 패턴(LS1)과 제2 금속 패턴(LS2) 사이에 형성될 수 있다. 제9 트랜지스터(T49)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 및 제2 VSS 노드(GVSS0)에 연결된 제2 전극을 포함한다. 제10 트랜지스터(T50)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제1 VDD 노드(GVDD1)에 연결된 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한다. 제11 트랜지스터(T51)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제2 출력 노드에 연결된 제1 전극, 및 제1 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
도 17에 도시된 신호 전달부[ST(n)]를 구성하는 트랜지스터들은 각각의 기능에 최적화되도록 단면 구조가 달라질 수 있다. 예를 들어, 제1, 제2, 제4, 제5, 제6, 및 제8 트랜지스터들(T41, T42, T44, T45, T46, T48)는 도 13a 내지 도 13e에 도시된 트랜지스터(DGTR)로 구현될 수 있다. 제3, 제9, 제10, 및 제11 트랜지스터들(T43, T49, T50, T51)은 도 11a 내지 도 11d에 도시된 트랜지스터(SCTR)로 구현될 수 있다. 제7 트랜지스터(T47)는 도 12a 내지 도 12c에 도시된 트랜지스터(BGTR)로 구현될 수 있다.
본 발명의 표시장치는 스타트 게이트 펄스가 미리 설정된 시퀀스에 따라 발생되는 라인 선택 펄스를 이용하여 픽셀 라인을 선택할 수 있다. 게이트 구동부(120)의 신호 전달부들[ST(n-1)~ST(n+2)]은 스타트 펄스나 캐리 펄스가 입력되지 않더라도 라인 선택 펄스에 응답하여 게이트 펄스를 출력하는 픽셀 라인 선택 회로를 포함할 수 있다.
픽셀 라인 선택 회로는 다양한 구동 방법에 응용될 수 있다. 일 예로, 외부 보상 회로를 이용하여 서브 픽셀들 각각에서 구동 소자의 전기적 특성을 실시간 센싱하는 방법에서, 미리 설정된 픽셀 라인에서 매 프레임 기간마다 1 또는 n(n은 0 보다 큰 양의 정수) 개의 픽셀 라인을 선택하여 그 픽셀 라인의 서브 픽셀들에 배치된 구동 소자들의 전기적 특성을 센싱할 수 있다. 일 예로, 제1 프레임 기간에 제10 픽셀 라인의 서브 픽셀들에 센싱용 게이트 펄스가 인가된 후, 제2 프레임 기간에 제11 픽셀 라인의 서브 픽셀들에 센싱용 게이트 펄스가 인가될 수 있다.
도 18은 픽셀 라인 선택 회로의 일 예를 보여 주는 도면이다.
도 18을 참조하면, 신호 전달부들[ST(n-1)~ST(n+2)] 중 적어도 하나의 제어 회로는 픽셀 라인 선택 회로를 포함할 수 있다. 픽셀 라인 선택 회로는 도 15 내지 도 17에 도시된 신호 전달부 또는 공지의 신호 전달부 회로에 적용 가능하다.
픽셀 라인 선택 회로는 적어도 제1 내지 제4 트랜지스터들(T51~T54)과, 커패시터(C3)를 포함한다.
구동 소자들의 전기적 특성을 센싱하는 방법에서, 라인 선택 펄스(LSP)가 센싱 대상 픽셀 라인의 게이트 라인들을 구동하는 신호 전달부에 입력될 수 있다. 라인 선택 펄스(LSP)는 타이밍 콘트롤러(130)에 설정된 시퀀스에 따라 1 프레임 기간에서 픽셀 데이터가 없는 버티컬 블랭크 타임(Vertical blank time)에 1 회 또는 n 회 발생될 수 있다. 라인 선택 펄스(LSP)가 입력되는 신호 전달부는 라인 선택 펄스(LSP)에 응답하여 센싱 대상 픽셀 라인의 서브 픽셀들에 연결된 게이트 라인에 센싱용 게이트 펄스를 인가한다.
라인 선택 펄스(LSP)가 버티컬 블랭크 타임에 발생되면, 제1 노드(M)이 충전되어 제2 트랜지스터(T52)가 턴-온된다. 이 때, 타이밍 콘트롤러(130)로부터 리셋 펄스(RST)가 발생되면 제3 트랜지스터(T53)가 턴-온되어 제1 제어 노드(Q)가 충전되어 버퍼(BUF)를 통해 출력될 수 있다. 버티컬 블랭크 타임이 끝난 직후, 다음 프레임 기간이 시작될 때 스타트 펄스(VST)와 라인 선택 펄스(LSP)가 발생되어 노드들(M, Q)이 초기화된다.
제1 트랜지스터(T51)는 게이트 온 전압(VGH)의 라인 선택 펄스(LSP)에 응답하여 턴-온된다. 제1 트랜지스터(T51)는 라인 선택 펄스(LSP)가 인가되는 게이트 전극, 입력 신호[C(n-2)]가 인가되는 제1 전극, 및 제1 노드(M)에 연결된 제2 전극을 포함한다. 제1 입력 신호는 이전 신호 전달부 예를 들어, 제n-2 신호 전달부[ST(n-2)]로부터 출력되는 캐리 펄스일 수 있으나 이에 한정되지 않는다.
커패시터(C3)는 제1 노드(M)와 VSS 노드(GVSS2) 사이에 연결된다. 커패시터(C3)는 제1 금속 패턴(LS1)과 제2 금속 패턴(LS2) 사이에 형성될 수 있다.
제2 트랜지스터(T52)는 제1 노드(M)의 전압이 게이트 온 전압(VGH)으로 충전될 때 턴-온되어 VDD 노드를 제2 노드(N1)에 연결한다. 제2 트랜지스터(T52)는 제1 노드(M)에 연결된 게이트 전극, 게이트 온 전압(VGH)이 인가되는 VDD 노드(GVDD)에 연결된 제1 전극, 및 제2 노드(N1)에 연결된 제2 전극을 포함한다.
제3 트랜지스터(T53)는 게이트 온 전압(VGH)의 리셋 펄스(RST)에 응답하여 턴-온되어 제2 노드(N1)를 제1 제어 노드(Q)에 연결한다. 제3 트랜지스터(T53)는 리셋 펄스(RST)가 인가되는 게이트 전극, 제2 노드(N1)에 연결된 제1 전극, 및 제1 제어 노드(Q)에 연결된 제2 전극을 포함한다.
제4 트랜지스터(T54)는 게이트 온 전압(VGH)의 스타트 펄스(VST)에 응답하여 턴-온되어 제1 제어 노드(Q)를 VSS 노드(GVSS2)에 연결한다. 제4 트랜지스터(T54)는 스타트 펄스(VST)가 인가되는 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 VSS 노드(GVSS2)에 연결된 제2 전극을 포함한다.
도 18에 도시된 픽셀 라인 선택 회로를 구성하는 트랜지스터들은 각각의 기능에 최적화되도록 단면 구조가 달라질 수 있다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T51, T52, T53)은 도 13a 내지 도 13e에 도시된 트랜지스터(DGTR)로 구현될 수 있다. 제4 트랜지스터(T54)는 도 11a 내지 도 11d에 도시된 트랜지스터(SCTR)로 구현될 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10, GLS: 표시패널의 기판 12: 회로층
14: 발광 소자층 16: 봉지층
34, 36: VSS 쇼팅바 38: VSS 배선(EVSS 보조 배선)
40: ESD 배선 42: ESD 소자
100 : 표시패널 101 : 픽셀
102 : 데이터 라인 103 : 게이트 라인
110 : 데이터 구동부 120 : 게이트 구동부
130 : 타이밍 콘트롤러 140: 전원부
BZ: 베젤 영역 EL: 발광 소자
DT: 픽셀 회로의 구동 소자 T01~T04: 픽셀 회로의 스위치 소자
Cst: 픽셀 회로의 커패시터 TFT1: 제1 TFT
TFT2: 제2 TFT ACT1, ACT2: 반도체 패턴
LS1: 제1 금속 패턴 LS2: 제2 금속 패턴
GE1, GE2: 게이트 전극 DE1, DE2: 제1 전극
SE1, SE2: 제2 전극 BUF: 제1 절연층
BUF2: 제2 절연층 GI: 제3 절연층
ILD: 제4 절연층 PAC1: 제5 절연층
PAC2: 제6 절연층 DAM: 댐

Claims (30)

  1. 복수의 트랜지스터들을 포함하여 기판 상에 배치된 회로층;
    복수의 발광 소자들을 포함하여 상기 회로층 상에 배치된 발광 소자층; 및
    상기 발광 소자층을 덮는 봉지층을 포함하고,
    상기 회로층의 모든 트랜지스터들은 n 채널 산화물 트랜지스터이고,
    상기 회로층은 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴과 중첩되는 제1-1 게이트 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 일측과 접촉되는 제1-1 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 타측과 접촉되는 제1-2 전극, 및 상기 기판 상에 배치되어 상기 제1 산화물 반도체 패턴과 중첩되는 제1-1 금속 패턴을 포함하고,
    상기 제2 트랜지스터는,
    제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴과 중첩되는 제2-1 게이트 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 일측과 접촉되는 제2-1 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 타측과 접촉되는 제2-2 전극, 상기 기판 상에 배치되어 상기 제2 산화물 반도체 패턴과 중첩되는 제1-2 금속 패턴, 및 상기 제2 산화물 반도체 패턴과 상기 제1-2 금속 패턴 사이에 배치된 제2 금속 패턴을 포함하는 표시패널.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 트랜지스터들의 위에 배치된 제5 금속층을 더 포함하고,
    상기 제5 금속층은,
    상기 제1 트랜지스터 위에 배치된 제5-1 금속 패턴;
    상기 제2 트랜지스터 위에 배치된 제5-2 금속 패턴; 및
    상기 발광 소자들의 애노드 전극을 상기 제2 트랜지스터의 제2 전극에 연결하는 제5-3 금속 패턴을 포함하는 표시패널.
  3. 제 2 항에 있어서,
    상기 제5 금속층은 타이태늄을 포함하는 표시패널.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 트랜지스터들의 제1 및 제2 전극들은 타이태늄을 포함하는 표시패널.
  5. 제 2 항에 있어서,
    상기 기판 상에 배치되어 상기 제1-1 및 제1-2 금속 패턴들을 덮는 제1 절연층;
    상기 제1 절연층 상에 배치되어 상기 제2 금속 패턴과 상기 제1 절연층을 덮는 제2 절연층;
    상기 제2 절연층 상에 배치되어 상기 제1 및 제2 산화물 반도체 패턴들과, 상기 제2 절연층을 덮는 제3 절연층;
    상기 제3 절연층 상에 배치되어 상기 제1 및 제2 트랜지스터들의 게이트 전극들과, 상기 제3 절연층을 덮는 제4 절연층;
    상기 제4 절연층 상에 배치되어 상기 제1 및 제2 트랜지스터들의 제1 및 제2 전극들과 상기 제4 절연층을 덮는 제5 절연층; 및
    상기 제5 절연층 상에 배치되어 상기 제5 금속층과 상기 제5 절연층을 덮는 제6 절연층을 포함하고,
    상기 제1 내지 제4 절연층들 각각은 무기막이고,
    상기 제5 및 제6 절연층들 각각은 상기 제1 내지 제4 절연층들 각각의 두께 보다 두꺼운 두께를 갖는 유기막인 표시패널.
  6. 제 5 항에 있어서,
    상기 제1 절연층은 500Å~3000Å사이의 두께를 갖는 표시패널.
  7. 제 1 항에 있어서,
    상기 회로층은,
    데이터 전압이 인가되는 데이터 라인들, 게이트 펄스가 인가되는 게이트 라인들; 및 정전압이 인가되는 전원 라인들에 연결되는 픽셀들; 및
    상기 게이트 펄스를 발생하는 게이트 구동부를 포함하고,
    상기 픽셀들 각각은 픽셀 회로를 포함하고,
    상기 픽셀 회로는,
    상기 발광 소자를 구동하는 구동 소자; 및
    상기 게이트 펄스에 응답하여 턴-온/오프되는 스위치 소자를 포함하고,
    상기 게이트 구동부는 복수의 트랜지스터들을 포함하고,
    상기 구동 소자, 상기 스위치 소자, 및 상기 게이트 구동부의 트랜지스터들 각각이 상기 n 채널 산화물 트랜지스터인 표시패널.
  8. 제 7 항에 있어서,
    상기 스위치 소자가 상기 제1 트랜지스터와 동일한 적층 구조를 갖는 표시패널.
  9. 제 1 항에 있어서,
    상기 제1 트랜지스터의 제2 전극이 상기 제1-1 금속 패턴에 접촉되는 표시패널.
  10. 제 7 항에 있어서,
    상기 구동 소자는,
    상기 제2 트랜지스터와 동일한 적층 구조를 갖는 표시패널.
  11. 제 1 항에 있어서,
    상기 제2 트랜지스터의 제2 전극이 상기 제2 금속 패턴에 접촉되는 표시패널.
  12. 제 5 항에 있어서,
    상기 제1 및 제2 트랜지스터들의 제1 및 제2 전극과 동일층 상에 배치되고, 상기 제3 및 제4 절연층들을 관통하는 콘택홀을 통해 도체화된 반도체 패턴에 접촉되고, 상기 제1 내지 제4 절연층들을 관통하는 콘택홀을 통해 상기 제1-2 금속 패턴에 접촉되는 점핑 패턴을 더 포함하는 표시패널.
  13. 제 7 항에 있어서,
    상기 게이트 구동부의 적어도 일부는 상기 표시패널에서 상기 픽셀들이 배치된 픽셀 어레이 밖의 베젤 영역에 배치되고,
    상기 회로층은,
    상기 픽셀 어레이 내에 배치되어 픽셀 기준 전압이 인가되는 복수의 VSS 라인들; 및
    상기 VSS 라인들을 연결하는 쇼팅바를 포함하는 표시패널.
  14. 제 13 항에 있어서,
    상기 회로층은,
    상기 베젤 영역에 배치된 폐루프 형태의 정전기 방전 배선;
    상기 데이터 라인들과 상기 정전기 방전 배선 사이에 연결된 복수의 정전기 방전 소자들;
    상기 게이트 라인들과 상기 정전기 방전 배선 사이에 연결된 복수의 정전기 방전 소자들을 더 포함하고,
    상기 정전기 방전 소자들이 상기 제1 트랜지스터와 동일한 적층 구조를 갖는 표시패널.
  15. 제 7 항에 있어서,
    상기 회로층은,
    상기 데이터 라인들에 연결된 디멀티플렉서를 포함하고,
    상기 디멀티플렉서의 스위치 소자들이 상기 제1 트랜지스터와 동일한 적층 구조를 갖는 표시패널.
  16. 제 1 항에 있어서,
    상기 회로층은,
    시프트 레지스터를 포함한 게이트 구동부를 포함하고,
    상기 시프트 레지스터의 신호 전달부들 각각은,
    제1 제어 노드, 제2 제어 노드, 및 입력 신호들에 응답하여 상기 제1 및 제2 제어 노드들을 충방전하는 제어 회로. 및 제1 출력 노드에 게이트 펄스를 출력하고 제2 출력 노드에 캐리 펄스를 출력하는 버퍼를 포함하고,
    상기 제어 회로와 상기 버퍼 중 적어도 하나는 단면 구조가 서로 다른 적어도 둘 이상의 트랜지스터들을 포함하는 표시패널.
  17. 제 16 항에 있어서,
    상기 제어 회로는,
    상기 제2 제어 노드에 연결된 게이트 전극, 상기 제1 제어 노드에 연결된 제1 전극, 및 제1 버퍼 노드에 연결된 제2 전극을 포함한 트랜지스터; 및
    상기 제2 제어 노드에 연결된 게이트 전극, 상기 제1 버퍼 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터를 포함하는 표시패널.
  18. 제 16 항에 있어서,
    상기 신호 전달부들 각각은,
    상기 제1 제어 노드가 충전될 때 상기 제2 제어 노드를 방전시키고 상기 제1 제어 노드가 방전될 때 상기 제2 제어 노드를 충전시키는 인버터 회로를 더 포함하고,
    상기 인버터 회로는,
    제2 버퍼 노드에 연결된 게이트 전극, VDD 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함한 트랜지스터;
    상기 VDD 노드에 연결된 게이트 전극 및 제1 전극과, 상기 제2 버퍼 노드에 연결된 제2 전극을 포함한 트랜지스터;
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 버퍼 노드에 연결된 제1 전극, 및 제2 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터; 및
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 제어 노드에 연결된 제1 전극, 및 제1 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터를 포함하는 표시패널.
  19. 제 16 항에 있어서,
    상기 제어 회로는,
    라인 선택 펄스가 인가되는 게이트 전극, 입력 신호가 인가되는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함한 트랜지스터;
    상기 제1 노드와 VSS 노드 사이에 연결된 커패시터;
    상기 제1 노드에 연결된 게이트 전극, VDD 노드에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함한 트랜지스터;
    리셋 펄스가 인가되는 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 제1 제어 노드에 연결된 제2 전극을 포함한 트랜지스터; 및
    스타트 펄스가 인가되는 게이트 전극, 상기 제1 제어 노드에 연결된 제1 전극, 및 상기 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터를 포함하는 표시패널.
  20. 복수의 트랜지스터들을 포함하여 기판 상에 배치된 회로층;
    복수의 발광 소자들을 포함하여 상기 회로층 상에 배치된 발광 소자층; 및
    상기 발광 소자층을 덮는 봉지층을 포함하고,
    상기 회로층의 모든 트랜지스터들은 n 채널 산화물 트랜지스터이고,
    상기 회로층은 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴과 중첩되는 제1-1 게이트 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 일측과 접촉되는 제1-1 전극, 및 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 타측과 접촉되는 제1-2 전극을 포함하고,
    상기 제2 트랜지스터는,
    제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴과 중첩되는 제2-1 게이트 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 일측과 접촉되는 제2-1 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 타측과 접촉되는 제2-2 전극, 상기 기판 상에 배치되어 상기 제2 산화물 반도체 패턴과 중첩되는 제1 금속 패턴, 및 상기 제2 산화물 반도체 패턴과 상기 제1 금속 패턴 사이에 배치된 제2 금속 패턴을 포함하는 표시패널.
  21. 제 20 항에 있어서,
    상기 회로층은,
    시프트 레지스터를 포함한 게이트 구동부를 포함하고,
    상기 시프트 레지스터의 신호 전달부들 각각은,
    제1 제어 노드, 제2 제어 노드, 및 입력 신호들에 응답하여 상기 제1 및 제2 제어 노드들을 충방전하는 제어 회로. 및 제1 출력 노드에 게이트 펄스를 출력하고 제2 출력 노드에 캐리 펄스를 출력하는 버퍼를 포함하고,
    상기 제어 회로, 및 상기 버퍼 중 적어도 하나는 소스 콘택 구조의 트랜지스터, 백 게이트를 갖는 트랜지스터, 및 더블 게이트를 갖는 트랜지스터 중 적어도 두 개의 트랜지스터를 포함하고,
    상기 소스 콘택 구조의 트랜지스터는, 제1-1 게이트 전극, 제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제1 산화물 반도체 패턴의 타측에 접촉된 제1-2 전극, 및 상기 제1 산화물 반도체 패턴 아래에 배치되고 상기 제1-2 전극과 접촉되는 금속 패턴을 포함하고,
    상기 백 게이트를 갖는 트랜지스터는 제2-1 게이트 전극, 제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제2 산화물 반도체 패턴의 타측에 접촉된 제2 전극, 및 상기 제2 산화물 반도체 패턴 아래에 배치되고 정전압이 인가되는 금속 패턴을 포함하고,
    상기 더블 게이트를 갖는 트랜지스터는 제3-1 게이트 전극, 제3 산화물 반도체 패턴, 상기 제3 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제3 산화물 반도체 패턴의 타측에 접촉된 제2 전극, 및 상기 제3 산화물 반도체 패턴 아래에 배치되고 상기 제3-1 게이트 전극과 접촉되는 금속 패턴을 포함하는 상기 제어 회로, 및 상기 버퍼 중 적어도 하나는 소스 콘택 구조의 트랜지스터, 백 게이트를 갖는 트랜지스터, 및 더블 게이트를 갖는 트랜지스터 중 적어도 두 개의 트랜지스터를 포함하는 표시패널.
  22. 제 20 항에 있어서,
    상기 제어 회로는,
    상기 제2 제어 노드에 연결된 게이트 전극, 상기 제1 제어 노드에 연결된 제1 전극, 및 제1 버퍼 노드에 연결된 제2 전극을 포함한 트랜지스터; 및
    상기 제2 제어 노드에 연결된 게이트 전극, 상기 제1 버퍼 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터를 포함하는 표시패널.
  23. 제 21 항에 있어서,
    상기 신호 전달부들 각각은,
    상기 제1 제어 노드가 충전될 때 상기 제2 제어 노드를 방전시키고 상기 제1 제어 노드가 방전될 때 상기 제2 제어 노드를 충전시키는 인버터 회로를 더 포함하고,
    상기 인버터 회로는,
    제2 버퍼 노드에 연결된 게이트 전극, VDD 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함한 트랜지스터;
    상기 VDD 노드에 연결된 게이트 전극 및 제1 전극과, 상기 제2 버퍼 노드에 연결된 제2 전극을 포함한 트랜지스터;
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 버퍼 노드에 연결된 제1 전극, 및 제2 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터; 및
    상기 제1 제어 노드에 연결된 게이트 전극, 상기 제2 제어 노드에 연결된 제1 전극, 및 제1 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터를 포함하는 표시패널.
  24. 제 20 항에 있어서,
    상기 제어 회로는,
    라인 선택 펄스가 인가되는 게이트 전극, 입력 신호가 인가되는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함한 트랜지스터;
    상기 제1 노드와 VSS 노드 사이에 연결된 커패시터;
    상기 제1 노드에 연결된 게이트 전극, VDD 노드에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함한 트랜지스터;
    리셋 펄스가 인가되는 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 제1 제어 노드에 연결된 제2 전극을 포함한 트랜지스터; 및
    스타트 펄스가 인가되는 게이트 전극, 상기 제1 제어 노드에 연결된 제1 전극, 및 상기 VSS 노드에 연결된 제2 전극을 포함한 트랜지스터를 포함하는 표시패널.
  25. 복수의 트랜지스터들을 포함하여 기판 상에 배치된 회로층;
    복수의 발광 소자들을 포함하여 상기 회로층 상에 배치된 발광 소자층; 및
    상기 발광 소자층을 덮는 봉지층을 포함하고,
    상기 회로층의 모든 트랜지스터들은 n 채널 산화물 트랜지스터이고,
    상기 회로층은,
    시프트 레지스터를 포함한 게이트 구동부를 포함하고,
    상기 시프트 레지스터의 신호 전달부들 각각은,
    제1-1 게이트 전극, 제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제1 산화물 반도체 패턴의 타측에 접촉된 제1-2 전극, 및 상기 제1 산화물 반도체 패턴 아래에 배치되고 상기 제1-2 전극과 접촉되는 금속 패턴을 포함한 소스 콘택 구조의 트랜지스터;
    제2-1 게이트 전극, 제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제2 산화물 반도체 패턴의 타측에 접촉된 제2 전극, 및 상기 제2 산화물 반도체 패턴 아래에 배치되고 정전압이 인가되는 금속 패턴을 포함한 백 게이트를 갖는 트랜지스터; 및
    제3-1 게이트 전극, 제3 산화물 반도체 패턴, 상기 제3 산화물 반도체 패턴의 일측에 접촉된 제1 전극, 상기 제3 산화물 반도체 패턴의 타측에 접촉된 제2 전극, 및 상기 제3 산화물 반도체 패턴 아래에 배치되고 상기 제3-1 게이트 전극과 접촉되는 금속 패턴을 포함한 더블 게이트를 갖는 트랜지스터를 포함하는 표시패널.
  26. 제 25 항에 있어서,
    상기 금속 패턴은,
    제1 절연층과 제2 절연층을 사이에 두고 산화물 반도체 패턴과 적어도 일부가 중첩되는 제1 금속 패턴과, 상기 제2 절연층을 사이에 두고 상기 산화물 반도체 패턴과 적어도 일부가 중첩되는 제2 금속 패턴 중 하나 이상을 포함하는 표시패널.
  27. 입력 영상이 재현되는 표시장치; 및
    상기 표시장치에 입력 영상의 픽셀 데이터를 전송하는 호스트 시스템을 포함하고,
    상기 표시장치의 표시패널은,
    복수의 트랜지스터들을 포함하여 기판 상에 배치된 회로층;
    복수의 발광 소자들을 포함하여 상기 회로층 상에 배치된 발광 소자층; 및
    상기 발광 소자층을 덮는 봉지층을 포함하고,
    상기 회로층의 모든 트랜지스터들은 n 채널 산화물 트랜지스터이고,
    상기 회로층은 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    제1 산화물 반도체 패턴, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 및 상기 제1 산화물 반도체 패턴 위에서 상기 제1 산화물 반도체 패턴의 타측과 접촉되는 제2 전극을 포함하고,
    상기 제2 트랜지스터는,
    제2 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴과 중첩되는 게이트 전극, 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 일측과 접촉되는 제1 전극, 및 상기 제2 산화물 반도체 패턴 위에서 상기 제2 산화물 반도체 패턴의 타측과 접촉되는 제2 전극을 포함하고,
    상기 제1 트랜지스터 아래에 제1-1 금속 패턴이 배치되거나 상기 제1 트랜지스터 아래에 금속 패턴이 없고,
    상기 제2 트랜지스터 아래에 절연층을 사이에 두고 중첩되는 제1-2 금속 패턴과 제2 금속 패턴이 배치되는 전자장치.
  28. 제 27 항에 있어서,
    상기 표시패널은,
    상기 제1 및 제2 트랜지스터들의 위에 배치된 제5 금속층;
    상기 기판 상에 배치되어 적어도 상기 제1-2 금속 패턴을 덮는 제1 절연층;
    상기 제1 절연층 상에 배치되어 상기 제2 금속 패턴과 상기 제1 절연층을 덮는 제2 절연층;
    상기 제2 절연층 상에 배치되어 상기 제1 및 제2 산화물 반도체 패턴들과, 상기 제2 절연층을 덮는 제3 절연층;
    상기 제3 절연층 상에 배치되어 상기 제1 및 제2 트랜지스터들의 게이트 전극들과, 상기 제3 절연층을 덮는 제4 절연층;
    상기 제4 절연층 상에 배치되어 상기 제1 및 제2 트랜지스터들의 제1 및 제2 전극들과 상기 제4 절연층을 덮는 제5 절연층; 및
    상기 제5 절연층 상에 배치되어 상기 제5 금속층과 상기 제5 절연층을 덮는 제6 절연층을 포함하고,
    상기 제5 금속층은 타이태늄을 포함하는 전자장치.
  29. 제 27 항에 있어서,
    상기 회로층은,
    데이터 전압이 인가되는 데이터 라인들, 게이트 펄스가 인가되는 게이트 라인들; 및 정전압이 인가되는 전원 라인들에 연결되는 픽셀들; 및
    상기 게이트 펄스를 발생하는 게이트 구동부를 포함하고,
    상기 픽셀들 각각은 픽셀 회로를 포함하고,
    상기 픽셀 회로는,
    상기 발광 소자를 구동하는 구동 소자; 및
    상기 게이트 펄스에 응답하여 턴-온/오프되는 스위치 소자를 포함하고,
    상기 게이트 구동부는 복수의 트랜지스터들을 포함하고,
    상기 구동 소자, 상기 스위치 소자, 및 상기 게이트 구동부의 트랜지스터들 각각이 상기 n 채널 산화물 트랜지스터이고,
    상기 스위치 소자가 상기 제1 트랜지스터와 동일한 적층 구조를 가지며,
    상기 구동 소자는,
    상기 제2 트랜지스터와 동일한 적층 구조를 가지며,
    상기 제1 트랜지스터의 제2 전극이 상기 제1-1 금속 패턴에 접촉되고,
    상기 제2 트랜지스터의 제2 전극이 상기 제2 금속 패턴에 접촉되는 전자장치.
  30. 제 29 항에 있어서,
    상기 게이트 구동부의 적어도 일부는 상기 표시패널에서 상기 픽셀들이 배치된 픽셀 어레이 밖의 베젤 영역에 배치되고,
    상기 회로층은,
    상기 픽셀 어레이 내에 배치되어 픽셀 기준 전압이 인가되는 복수의 VSS 라인들; 및
    상기 VSS 라인들을 연결하는 쇼팅바;
    상기 베젤 영역에 배치된 폐루프 형태의 정전기 방전 배선;
    상기 데이터 라인들과 상기 정전기 방전 배선 사이에 연결된 복수의 정전기 방전 소자들;
    상기 게이트 라인들과 상기 정전기 방전 배선 사이에 연결된 복수의 정전기 방전 소자들을 더 포함하고,
    상기 정전기 방전 소자들이 상기 제1 트랜지스터와 동일한 적층 구조를 갖는 전자장치.
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