JP2023037619A - 表示パネルとこれを含む電子装置 - Google Patents

表示パネルとこれを含む電子装置 Download PDF

Info

Publication number
JP2023037619A
JP2023037619A JP2022140281A JP2022140281A JP2023037619A JP 2023037619 A JP2023037619 A JP 2023037619A JP 2022140281 A JP2022140281 A JP 2022140281A JP 2022140281 A JP2022140281 A JP 2022140281A JP 2023037619 A JP2023037619 A JP 2023037619A
Authority
JP
Japan
Prior art keywords
transistor
oxide semiconductor
electrode
node
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022140281A
Other languages
English (en)
Inventor
キミン ソン，
Kimin Son
ソク ノ，
Seok Noh
ギボク パク，
Ki Bok Park
イェウォン ホン，
Ye Won Hong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020210188351A external-priority patent/KR20230034832A/ko
Priority claimed from KR1020220088215A external-priority patent/KR20230035203A/ko
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of JP2023037619A publication Critical patent/JP2023037619A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】表示パネルとこれを含む電子装置が開示される。【解決手段】第１トランジスタと第２トランジスタは、第１及び第２酸化物半導体パターン、前記第１及び第２酸化物半導体パターンの上で前記第１及び第２酸化物半導体パターンに重畳されるゲート電極、前記第１及び第２酸化物半導体パターンの上で前記第１及び第２酸化物半導体パターンの一方の側と接触する第１電極、前記第１及び第２酸化物半導体パターンの上で前記第１及び第２酸化物半導体パターンの他方の側と接触する第２電極、及び、前記基板上に配置されて、前記第１及び第２酸化物半導体パターンに重畳される第１－１及び第１－２金属パターンを含む。【選択図】図６ａ

Description

本発明は、表示パネルとこれを含む電子装置に関する。
電界発光表示装置（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）は、発光層の材料に応じて無機発光表示装置と有機発光表示装置とに分けられ得る。アクティブマトリックス方式の有機発光表示装置は、自ら発光する有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ： 以下、「ＯＬＥＤ」という。）を含み、応答速度が速く、発光効率、輝度及び視野角が大きいというメリットがある。有機発光表示装置は、ＯＬＥＤがピクセルの各々に形成される。有機発光表示装置は、応答速度が速く、発光効率、輝度、視野角などに優れるだけでなく、ブラック階調を完全なブラックで表現できるため、コントラスト比と色再現性に優れている。
有機発光表示装置は、ウエアラブル機器やスマートフォンのような小型／携帯端末機だけでなく、テレビシステム、タブレット型コンピュータ、ノートブック型コンピュータ、ナビゲーションシステム、車両システムなど様々な電子装置においてビデオコンテンツを再現するか、情報を視覚的に表示する表示装置として利用されている。
有機発光表示装置の表示パネルは、ピクセル回路と、このピクセル回路を駆動するための駆動回路を構成する多くのトランジスタと、を含む。表示パネルの製造工程数を減らすべく、一般的に表示パネルに形成されるトランジスタは、同じ構造で作製される。その結果、表示パネルに形成されるトランジスタは、不要な消費電力を消費してしまい、余計に大きさが大きくなってしまうことがあり得る。
本発明は、前述の必要性及び／又は問題点を解決することを目的とする。本発明は、用途に応じて、トランジスタのＳファクタ（Ｓ－ｆａｃｔｏｒ、サブスレッショルド係数）を最適化して消費電力を改善し、表示パネルのベゼル（Ｂｅｚｅｌ）領域を減らすことができ、画質を改善することができる、表示パネルとこれを含む電子装置を提供する。
本発明の課題は、以上で言及した課題に制限されず、言及されていないさらなる課題は、以下の記載から当業者にとって明確に理解できるであろう。
本発明の一実施例による表示パネルは、複数のトランジスタを含み、基板上に配置された回路層と、複数の発光素子を含み、前記回路層上に配置された発光素子層と、前記発光素子層を覆う封止層と、を含む。
前記回路層の全てのトランジスタは、ｎチャネル酸化物トランジスタである。
前記回路層は、少なくとも第１トランジスタと第２トランジスタとを含む。
前記第１トランジスタは、第１酸化物半導体パターン、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンに重畳されるゲート電極、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの一方の側と接触する第１電極、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの他方の側と接触する第２電極、及び、前記基板上に配置されて、前記第１酸化物半導体パターンに重畳される第１－１金属パターンと、を含む。
前記第２トランジスタは、第２酸化物半導体パターン、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンに重畳されるゲート電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの一方の側と接触する第１電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの他方の側と接触する第２電極、前記基板上に配置されて、前記第２酸化物半導体パターンに重畳される第１－２金属パターン、及び、前記第２酸化物半導体パターンと前記第１－２金属パターンとの間に配置された第２金属パターンを含む。
本発明の他の実施例による表示パネルにおいて、前記第１トランジスタは、第１酸化物半導体パターン、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンに重畳されるゲート電極、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの一方の側と接触する第１電極、及び、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの他方の側と接触する第２電極を含む。
前記第２トランジスタは、第２酸化物半導体パターン、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンに重畳されるゲート電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの一方の側と接触する第１電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの他方の側と接触する第２電極、前記基板上に配置されて、前記第２酸化物半導体パターンに重畳される第１金属パターン、及び、前記第２酸化物半導体パターンと前記第１金属パターンとの間に配置された第２金属パターンを含む。
本発明のさらに他の実施例による表示パネルは、複数のトランジスタを含み、基板上に配置された回路層と、複数の発光素子を含み、前記回路層上に配置された発光素子層と、前記発光素子層を覆う封止層とを含む。
前記回路層の全てのトランジスタは、ｎチャネル酸化物トランジスタである。前記回路層は、シフトレジスタを含んだゲート駆動部を含む。
前記シフトレジスタの信号伝達部の各々は、第１－１ゲート電極、第１酸化物半導体パターン、前記第１酸化物半導体パターンの一方の側に接触した第１電極、前記第１酸化物半導体パターンの他方の側に接触した第１－２電極、及び、前記第１酸化物半導体パターンの下に配置され、前記第１－２電極と接触する金属パターンを含んだ、ソースコンタクト構造のトランジスタと、第２－１ゲート電極、第２酸化物半導体パターン、前記第２酸化物半導体パターンの一方の側に接触した第１電極、前記第２酸化物半導体パターンの他方の側に接触した第２電極、及び、前記第２酸化物半導体パターンの下に配置され、定電圧が印加される金属パターンを含んだ、バックゲートを有するトランジスタと、第３－１ゲート電極、第３酸化物半導体パターン、前記第３酸化物半導体パターンの一方の側に接触した第１電極、前記第３酸化物半導体パターンの他方の側に接触した第２電極、及び、前記第３酸化物半導体パターンの下に配置されて前記第３－１ゲート電極と接触する金属パターンを含んだ、ダブルゲートを有するトランジスタとを含む。
本発明の一実施例による電子装置は、前記表示パネルを含む。
本発明の表示パネルにおいて全てのトランジスタは、ｎチャネルＯｘｉｄｅＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で具現される。ｎチャネルＯｘｉｄｅＴＦＴは、その下に配置された２つの金属層と絶縁層を利用して、トランジスタの用途に最適化されたＳファクタ（Ｓ－ｆａｃｔｏｒ、Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｆａｃｔｏｒ）特性を有する。その結果、本発明は、表示パネルの消費電力を減らし、表示パネルのベゼル領域を減らすことができ、低階調むらを改善して画質を改善することができる。
本発明は、表示パネルにおいて、ピクセル基準電圧ＥＶＳＳが印加されるＶＳＳラインをゲート駆動部が配置されるベゼル領域から取り除き、ピクセルアレイ内に配置して表示パネルのベゼル領域をさらに減らすことができる。また、本発明は、ＶＳＳラインの抵抗を減らすことにより、ＶＳＳラインに印加されるピクセル基準電圧の立ち上がり（ｒｉｓｉｎｇ）によるピクセルの輝度変動を防止することができる。
本発明の効果は、以上で言及した効果に制限されず、言及されていないさらなる効果は、請求の範囲の記載から当業者にとって明確に理解できるであろう。
本発明の一実施例による表示装置を示すブロック図である。 図１に示された表示パネルの断面構造を示す断面図である。 複数のドライブＩＣが表示パネルに取り付けられた例を示す平面図である。 ＥＳＤ配線とＥＳＤ素子の一例を概略的に示す図である。 本発明の表示パネルに適用可能なピクセル回路を示す回路図である。 本発明の一実施例による表示パネルの断面構造を示す断面図である。 本発明の一実施例による表示パネルの断面構造を示す断面図である。 図６ａにおいて第１及び第２電極を省略し、第１ＴＦＴの下部構造を拡大した断面図である。 図６ｂにおいて第１及び第２電極を省略し、第１ＴＦＴの下部構造を拡大した断面図である。 図６ａ及び図６ｂにおいて第１及び第２電極を省略し、第２ＴＦＴの下部構造を拡大した断面図である。 ゲート駆動部を概略的に示すブロック図である。 コプレーナ（ｃｏｐｌａｎａｒ）構造のトランジスタを示す図である。 コプレーナ（ｃｏｐｌａｎａｒ）構造のトランジスタを示す図である。 トランジスタの下に配置される金属パターンがトランジスタの一電極に連結された例を示す図である。 トランジスタの下に配置される金属パターンがトランジスタの一電極に連結された例を示す図である。 トランジスタの下に配置される金属パターンがトランジスタの一電極に連結された例を示す図である。 トランジスタの下に配置される金属パターンがトランジスタの一電極に連結された例を示す図である。 トランジスタの下に別の定電圧が印加される金属パターンが配置された例を示す断面図である。 トランジスタの下に別の定電圧が印加される金属パターンが配置された例を示す断面図である。 図１２ａ及び図１２ｂに示されたトランジスタの等価回路図である。 トランジスタの下に配置される金属パターンがトランジスタのゲート電極に連結された例を示す図である。 トランジスタの下に配置される金属パターンがトランジスタのゲート電極に連結された例を示す図である。 トランジスタの下に配置される金属パターンがトランジスタのゲート電極に連結された例を示す図である。 トランジスタの下に配置される金属パターンがトランジスタのゲート電極に連結された例を示す図である。 トランジスタの下に配置される金属パターンがトランジスタのゲート電極に連結された例を示す図である。 ゲート駆動部の信号伝達部の構成を概略的に示すブロック図である。 本発明の第１実施例による信号伝達部を詳細に示す回路図である。 本発明の第２実施例による信号伝達部を詳細に示す回路図である。 本発明の第３実施例による信号伝達部を詳細に示す回路図である。 ピクセルライン選択回路の一例を示す図である。
本発明の利点及び特徴、並びにそれらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すれば明確になるであろう。本発明は、以下で開示する実施例に限定されるものではなく、互いに異なる様々な形態で具現されるものであり、単に実施例は、本発明の開示が完全になるようにし、本発明の属する技術分野において通常の知識を有する者に発明の内容を説明するために提供されるものであり、本発明は特許請求の範囲により定義されるものである。
本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数などは例示的なものであるから、本発明は図面に示された事項に限定されるものではない。明細書の全体に亘って、同一の参照符号は実質的に同一の構成要素を指し示す。また、本発明を説明するにあたり、関連する公知技術についての具体的な説明が本発明の要旨を不要に分かりにくくすると判断される場合は、その詳細な説明を省略する。
本明細書上で言及された「備える」、「含む」、「有する」、「からなる」などが使用される場合は、「～だけ」が使用されない以上、他の部分が追加され得る。構成要素を単数で表現した場合に、特に明示的な記載事項がない限り、複数でもよいと解釈され得る。
構成要素を解釈するにあたり、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。
位置関係についての説明である場合、例えば、「～の上に」、「～の上部に」、「～の下部に」、「～の側方に」などのように２つの構成要素の間で位置関係が説明される場合、「すぐに」又は「直接」が使用されないそれらの構成要素の間に１つ以上の他の構成要素が介在され得る。
構成要素を区分するために、第１、第２などが使用され得るが、これらの構成要素は構成要素の前に付いた序数や構成要素の名称によりその機能や構造が制限されない。
以下の実施例は、部分的に又は全体的に互いに結合或いは組み合わせ可能であり、技術的に様々な連動及び駆動が可能である。各実施例が互いに対して独立的に実施することもでき、連関関係をもって一緒に実施することもできる。
ピクセルの各々は、色（カラー）の具現のために、色が互いに異なる複数のサブピクセルに分けられ、サブピクセルの各々は、スイッチ素子又は駆動素子として用いられるトランジスタを含む。このようなトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で具現され得る。
表示装置の駆動回路は、入力映像のピクセルデータをピクセルに書き込む。平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）の駆動回路は、データ信号をデータラインに供給するデータ駆動部と、ゲート信号をゲートラインに供給するゲート駆動部などを含む。
本発明の表示パネルは、複数のトランジスタを含むことができる。トランジスタは基本的に、ゲート、ソース及びドレインを含んだ３端子素子である。ソースは、キャリアをトランジスタに供給する電極である。本発明のトランジスタは、しきい値電圧を所望の電圧にシフトするために、バックゲートバイアスが印加される４端子素子で具現され得る。トランジスタ内において、キャリアはソースから流れ出す。ドレインは、トランジスタからキャリアが外部へ出る電極である。トランジスタにおいてキャリアの流れは、ソースからドレインへと流れる。ｎチャネルトランジスタの場合、キャリアが電子であるため、ソースからドレインへと電子が流れ得るように、ソース電圧がドレイン電圧よりも低い電圧を有する。ｎチャネルトランジスタにおいて、電流の方向は、ドレインからソース側へと流れる。ｐチャネルトランジスタの場合、キャリアが正孔であるため、ソースからドレインへと正孔が流れ得るように、ソース電圧がドレイン電圧よりも高い。ｐチャネルトランジスタにおいて正孔がソースからドレイン側へと流れるため、電流がソースからドレイン側へと流れる。トランジスタのソースとドレインとは、固定されたものではないことに注意すべきである。例えば、ソースとドレインとは、印加電圧に応じて変更され得る。したがって、トランジスタのソースとドレインとによって発明が制限されない。以下の説明では、トランジスタのソースとドレインとを、第１及び第２電極であると称することにする。
ゲート信号は、ゲートオン電圧（Ｇａｔｅ Ｏｎ Ｖｏｌｔａｇｅ）とゲートオフ電圧（Ｇａｔｅ Ｏｆｆ Ｖｏｌｔａｇｅ）との間でスイングすることができる。ゲートオン電圧は、トランジスタのしきい値電圧よりも高い電圧に設定される。ゲートオフ電圧は、トランジスタのしきい値電圧よりも低い電圧に設定される。
トランジスタは、ゲートオン電圧に応答してターンオン（ｔｕｒｎ－ｏｎ）される反面、ゲートオフ電圧に応答してターンオフ（ｔｕｒｎ－ｏｆｆ）される。ｎチャネルトランジスタの場合に、ゲートオン電圧はゲートハイ電圧（Ｇａｔｅ Ｈｉｇｈ Ｖｏｌｔａｇｅ）ＶＧＨであり、ゲートオフ電圧はゲートロー電圧（Ｇａｔｅ Ｌｏｗ Ｖｏｌｔａｇｅ）ＶＧＬであり得る。
以下、添付の図面を参照して本発明の様々な実施例を詳細に説明する。以下の実施例において、表示装置は有機発光表示装置を中心として説明するが、本発明はこれに限定されない。
本発明の電子装置は、入力映像が再現される表示パネルを含んだ表示装置と、表示装置へ入力映像のピクセルデータを伝送するホストシステムとを含む。
図１及び図２を参照すれば、本発明の実施例による表示装置は、表示パネル１００、表示パネル１００のピクセルにピクセルデータを書き込むための表示パネル駆動部、及び、ピクセルと表示パネル駆動部の駆動に必要な電源を発生する電源部１４０を含む。
表示パネル１００は、Ｘ軸方向の長さ、Ｙ軸方向の幅及びＺ軸方向の厚さを有する長方形構造のパネルであり得る。表示パネル１００は、画面上で入力映像を表示するピクセルアレイＡＡを含む。ピクセルアレイＡＡは、複数のデータライン１０２、データライン１０２と交差する複数のゲートライン１０３、及び、マトリックス状に配置されるピクセルを含む。表示パネル１００は、ピクセルに共通に連結された電源ラインをさらに含むことができる。電源ラインは、ピクセル１０１の駆動に必要な定電圧をピクセル１０１に供給する。例えば、表示パネル１００には、ピクセル駆動電圧ＥＶＤＤが印加されるＶＤＤラインと、ピクセル基準電圧ＥＶＳＳが印加されるＶＳＳラインを含むことができる。また、電源ラインは、基準電圧Ｖｒｅｆが印加されるＲＥＦラインと、初期化電圧Ｖｉｎｉｔが印加されるＩＮＩＴラインをさらに含むことができる。
表示パネル１００の断面構造は、図２に示されたように、基板１０上に積層された回路層１２、発光素子層１４、及び封止層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）１６を含むことができる。
回路層１２は、データライン、ゲートライン、電源ラインなどの配線に連結されたピクセル回路を含んだＴＦＴアレイ、デマルチプレクサアレイ１１２、ゲート駆動部１２０などを含むことができる。回路層１２の配線と回路素子とは、複数の絶縁層と、絶縁層を挟んで分離された２つ以上の金属層と、半導体物質を含んだアクティブ層とを含むことができる。回路層１２に形成された全てのトランジスタは、コプレーナ（ｃｏｐｌａｎａｒ）構造のｎチャネルＯｘｉｄｅＴＦＴで具現され得る。
発光素子層１４は、ピクセル回路により駆動される発光素子ＥＬを含むことができる。発光素子ＥＬは、赤色（Ｒ）発光素子、緑色（Ｇ）発光素子、及び青色（Ｂ）発光素子を含むことができる。他の実施例において、発光素子層１４は、白色発光素子とカラーフィルタとを含むことができる。発光素子層１４の発光素子ＥＬは、有機膜及び保護膜を含んだ保護層により覆われることができる。
封止層１６は、回路層１２と発光素子層１４とを密封するように、発光素子層１４を覆う。封止層１６は、有機膜と無機膜とが交互に積層された多重積層膜の構造でもあり得る。無機膜は、水分や酸素の浸透を遮断する。有機膜は、無機膜の表面を平坦化する。有機膜と無機膜とが複数の層で積層されると、単一層に比べて水分や酸素の移動経路が長くなって、発光素子層１４に影響を与える水分と酸素との浸透が効果的に遮断されることができる。
封止層１６上に、図面において省略されたタッチセンサ層が形成され、その上に偏光板やカラーフィルタ層が配置され得る。タッチセンサ層は、タッチ入力の前後で容量の変化を基にタッチ入力をセンシングする静電容量方式のタッチセンサを含むことができる。タッチセンサ層は、タッチセンサの容量を形成する金属配線パターンと絶縁膜とを含むことができる。絶縁膜は、金属配線パターンで交差する部分を絶縁し、タッチセンサ層の表面を平坦化することができる。偏光板は、タッチセンサ層と回路層の金属により反射された外部光の偏光を変換して、視認性とコントラスト比とを向上させることができる。偏光板は、線偏光板と位相遅延フィルムとが接合された偏光板又は円偏光板で具現され得る。偏光板上にカバーガラスが接着され得る。カラーフィルタ層は、赤色、緑色及び青色カラーフィルタを含むことができる。カラーフィルタ層は、ブラックマトリックスパターンをさらに含むことができる。カラーフィルタ層は、回路層とタッチセンサ層から反射された光の波長の一部を吸収し、偏光板の役割を代わりにして、ピクセルアレイＡＡで再現される映像の色純度を高めることができる。
ピクセルアレイＡＡは、複数のピクセルラインＬ１～Ｌｎを含む。ピクセルラインＬ１～Ｌｎの各々は、表示パネル１００のピクセルアレイＡＡにおいて、ライン方向（Ｘ軸方向）に沿って配置された１ラインのピクセルを含む。１ピクセルラインに配置されたピクセルは、ゲートライン１０３を共有する。データライン方向に沿ってカラム方向Ｙに配置されたサブピクセルは、同一のデータライン１０２を共有する。１水平期間は、１フレーム期間をピクセルラインＬ１～Ｌｎの総本数で割った時間である。
表示パネル１００は、不透過型表示パネル又は透過型表示パネルで具現され得る。透過型表示パネルは、画面上に映像が表示され背景の実物が見える透明表示装置に適用されることができる。表示パネル１００は、フレキシブル表示パネルで製作されることができる。
ピクセル１０１の各々は、色（カラー）の具現のために、赤色サブピクセル、緑色サブピクセル及び青色サブピクセルに分けられ得る。ピクセルの各々は、白色サブピクセルをさらに含むことができる。サブピクセルの各々は、ピクセル回路を含む。以下で、ピクセルは、サブピクセルと同じ意味であると解釈され得る。ピクセル回路の各々は、データラインとゲートラインと電源ラインとに連結される。ピクセル回路は、図５のような回路で具現され得るが、これに限定されない。
ピクセルは、リアル（ｒｅａｌ）カラーピクセルと、ペンタイル（ｐｅｎｔｉｌｅ）ピクセルとして配置され得る。ペンタイルピクセルは、予め設定されたピクセルレンダリングアルゴリズム（ｐｉｘｅｌ ｒｅｎｄｅｒｉｎｇ ａｌｇｏｒｉｔｈｍ）を用いて、色の異なる２つのサブピクセルを１つのピクセル１０１で駆動して、リアルカラーピクセルよりも高い解像度を具現することができる。ピクセルレンダリングアルゴリズムは、ピクセルの各々において不足する色表現を、隣接するピクセルより発光された光の色で補償することができる。
電源部１４０は、直流－直流変換器を用いて、表示パネル１００のピクセルアレイＡＡと表示パネル駆動部の駆動に必要な直流（ＤＣ）電圧（又は定電圧）を発生する。直流－直流変換器は、チャージポンプ、レギュレータ、バックコンバータ、ブーストコンバータなどを含むことができる。電源部１４０は、図示せぬホストシステムから印加される直流入力電圧のレベルを調整して、ガンマ基準電圧ＶＧＭＡ、ゲートオン電圧ＶＧＨ、ゲートオフ電圧ＶＧＬ、ピクセル駆動電圧ＥＶＤＤ、ピクセル基準電圧ＥＶＳＳ、初期化電圧Ｖｉｎｉｔ、基準電圧Ｖｒｅｆなどの直流電圧（又は定電圧）を発生することができる。ガンマ基準電圧ＶＧＭＡは、データ駆動部１１０に供給される。ゲートオン電圧ＶＧＨとゲートオフ電圧ＶＧＬとは、ゲート駆動部１２０に供給される。ピクセル駆動電圧ＥＶＤＤ、ピクセル基準電圧ＥＶＳＳ、初期化電圧Ｖｉｎｉｔ、基準電圧Ｖｒｅｆなどの定電圧は、ピクセル１０１に共通に連結された電源ラインを通してピクセル１０１へ供給される。ピクセル回路に印加される定電圧は、電圧レベルが互いに異なり得る。
表示パネル駆動部は、タイミングコントローラ１３０の制御下に、表示パネル１００のピクセルに入力映像のピクセルデータを書き込む。
表示パネル駆動部は、データ駆動部１１０とゲート駆動部１２０とを含む。表示パネル駆動部は、データ駆動部１１０とデータライン１０２との間に配置されたデマルチプレクサアレイ１１２をさらに含むことができる。
デマルチプレクサアレイ１１２は、複数のデマルチプレクサＤＥＭＵＸを用いて、データ駆動部１１０のチャネルから出力されたデータ電圧をデータライン１０２へ順次に供給する。デマルチプレクサは、表示パネル１００上に配置された多数のスイッチ素子を含むことができる。デマルチプレクサがデータ駆動部１１０の出力端子とデータライン１０２との間に配置されると、データ駆動部１１０のチャネル数が減少できる。デマルチプレクサアレイ１１２は省略され得る。
表示パネル駆動部は、タッチセンサを駆動するためのタッチセンサ駆動部をさらに含むことができる。タッチセンサ駆動部は、図１において省略されている。データ駆動部１１０、又はデータ駆動部１１０とタッチセンサ駆動部は、図３に示された１つのドライブＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＤＩＣ）に集積されることができる。モバイル機器やウエアラブル機器において、タイミングコントローラ１３０、電源部１４０、データ駆動部１１０などは、１つのドライブＩＣに集積されることができる。
表示パネル駆動部は、タイミングコントローラ１３０の制御下に、低速駆動モードで動作することができる。低速駆動モードは、入力映像を分析して、入力映像が予め設定されたフレーム数だけ変化のないとき、表示装置の消費電力を減らすために設定され得る。低速駆動モードは、静止映像が一定の時間以上入力されるとき、ピクセルのリフレッシュレートを下げることにより、表示パネル駆動部と表示パネル１００との消費電力を減らすことができる。低速駆動モードは、静止映像が入力されるときに限定されない。例えば、表示装置が待機モードで動作するか、ユーザコマンド又は入力映像が所定の時間以上表示パネル駆動回路に入力されないとき、表示パネル駆動回路は低速駆動モードで動作することができる。
データ駆動部１１０は、タイミングコントローラ１３０からデジタル信号として受信される入力映像のピクセルデータを入力されて、データ電圧を出力する。データ駆動部１１０は、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を用いて、毎フレーム期間ごとに入力映像のピクセルデータをガンマ補償電圧に変換して、データ電圧Ｖｄａｔａを発生する。ガンマ基準電圧ＶＧＭＡは、分圧回路を通して階調別のガンマ補償電圧に分圧される。階調別のガンマ補償電圧は、データ駆動部１１０のＤＡＣに提供される。データ電圧Ｖｄａｔａは、データ駆動部１１０のチャネルの各々から出力バッファを通して出力される。
ゲート駆動部１２０は、ピクセルアレイＡＡのＴＦＴアレイ及び配線と共に、表示パネル１００上の回路層１２に形成されるＧＩＰ（Ｇａｔｅ ｉｎ ｐａｎｅｌ）回路で具現され得る。ゲート駆動部１２０は、表示パネル１００の非表示領域であるベゼル領域ＢＺ上に配置されるか、入力映像が再現されるピクセルアレイＡＡ内に分散配置され得る。ゲート駆動部１２０は、タイミングコントローラ１３０の制御下に、ゲート信号をゲートライン１０３へ順次に出力する。ゲート駆動部１２０は、シフトレジスタを用いてゲート信号をシフトさせることにより、それらの信号をゲートライン１０３へ順次に供給することができる。ゲート信号は、スキャンパルス、発光制御パルス（以下、「ＥＭパルス」という。）、初期化パルス、センシングパルスなど様々なゲートパルスを含むことができる。
ゲート駆動部１２０は、表示パネル１００の一方の側のベゼル領域ＢＺに配置されて、ゲートライン１０３へシングルフィーディング方式でゲートパルスを供給することができる。また、ゲート駆動部１２０は、ピクセルアレイＡＡを挟んで表示パネル１００の両側のベゼル領域ＢＺに配置されて、ゲートライン１０３へダブルフィーディング方式でゲートパルスを供給することができる。
タイミングコントローラ１３０は、ホストシステムから入力映像のデジタルビデオデータＤＡＴＡと、それに同期するタイミング信号とを受信する。タイミング信号は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、クロックＣＬＫ及びデータイネーブル信号などを含むことができる。データイネーブル信号をカウントする方法から垂直期間と水平期間とが分かるため、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとは省略され得る。データイネーブル信号は、１水平期間１Ｈの周期を有する。
ホストシステムは、テレビシステム、タブレット型コンピュータ、ノートブック型コンピュータ、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、モバイル機器、ウエアラブル機器、車両システムのうちのいずれか１つであり得る。ホストシステムは、ビデオソースからの映像信号を表示パネル１００の解像度に合わせてスケーリングし、タイミング信号と共にタイミングコントローラ１３０へ伝送することができる。
タイミングコントローラ１３０は、ノーマル駆動モード（Ｎｏｒｍａｌ ｄｒｉｖｉｎｇ ｍｏｄｅ）において入力フレーム周波数をｉ倍逓倍して、入力フレーム周波数×ｉ（ｉは自然数）Ｈｚのフレーム周波数で表示パネル駆動部の動作タイミングを制御することができる。入力フレーム周波数は、ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式において６０Ｈｚであり、ＰＡＬ（Ｐｈａｓｅ－Ａｌｔｅｒｎａｔｉｎｇ Ｌｉｎｅ）方式において５０Ｈｚである。
タイミングコントローラ１３０は、低速駆動モードにおいて、ノーマル駆動モードに比べてピクセルデータがピクセルに書き込まれるフレームレートの周波数を下げる。例えば、ノーマル駆動モードにおいてピクセルデータがピクセルに書き込まれるデータリフレッシュフレームの周波数は６０Ｈｚ以上の周波数、例えば６０Ｈｚ、１２０Ｈｚ、１４４Ｈｚのうちのいずれか１つのリフレッシュレートで発生することができ、低速駆動モードのデータリフレッシュフレームＤＲＦは、低速駆動モードのそれよりも低い周波数のリフレッシュレートで発生することができる。
タイミングコントローラ１３０は、ホストシステムから受信されたタイミング信号Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥを基に、データ駆動部１１０の動作タイミングを制御するためのデータタイミング制御信号、デマルチプレクサアレイ１１２の動作タイミングを制御するための制御信号、ゲート駆動部１２０の動作タイミングを制御するためのゲートタイミング制御信号を発生する。タイミングコントローラ１３０は、表示パネル駆動部の動作タイミングを制御して、データ駆動部１１０、デマルチプレクサアレイ１１２、タッチセンサ駆動部、及びゲート駆動部１２０を同期させる。
タイミングコントローラ１３０から発生したゲートタイミング制御信号は、図示せぬレベルシフターを通してゲート駆動部１２０のシフトレジスタに入力され得る。レベルシフターは、ゲートタイミング制御信号を入力されて、スタートパルスとシフトクロックとを発生し、ゲート駆動部１２０のシフトレジスタに提供することができる。
図３は、複数のドライブＩＣ（ＤＩＣ）が表示パネル１００に取り付けられた例を示す平面図である。図４は、ＥＳＤ配線とＥＳＤ素子の一例を概略的に示す図である。
図３及び図４を参照すれば、ドライブＩＣ（ＤＩＣ）のそれぞれは、データ駆動部１１０、又はデータ駆動部１１０とタッチセンサ駆動部とを含むことができる。ドライブＩＣ（ＤＩＣ）のそれぞれは、ＣＯＦ（Ｃｈｉｐ ｏｎ ｆｉｌｍ）のフィルム基板上に実装され、ＣＯＦはＡｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ（ＡＣＦ）で表示パネル１００の基板上に接着されることができる。ＣＯＦの入力端子は、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）に連結される。少なくとも１つのＣＯＦは、表示パネル１００上のデータラインに電気的に連結された出力端子と、表示パネル１００上のタッチセンサ配線に電気的に連結された出力端子とを含む。
ＣＯＦのうちの少なくとも１つは、ゲート駆動部１２０を駆動するためのスタートパルス、シフトクロック、及びゲート電圧ＶＧＨ、ＶＧＬが印加されるダミー配線を含む。ダミー配線は、ＣＯＦの出力端子を通して表示パネル上のＧＩＰ配線３２に連結されて、ゲート駆動部１２０に電気的に連結される。ＧＩＰ配線３２は、スタートパルスとシフトクロックとが印加されるクロック配線と、ゲート電圧ＶＧＨ、ＶＧＬが印加される電源配線とを含む。
ピクセルに共通に連結された電源配線、例えばＶＤＤライン、ＶＳＳライン、ＲＥＦライン、ＩＮＩＴラインなどは、ピクセルアレイＡＡ内においてピクセルに連結される。ピクセル基準電圧ＥＶＳＳが印加されるＶＳＳライン（又はＥＶＳＳ補助配線）３８は、図３に示されたように、表示パネル１００の上端と下端に形成されたＶＳＳショートバー（Ｓｈｏｒｔｉｎｇ ｂａｒ）３４、３６に連結される。
ＶＳＳライン３８は、データライン１０２と平行な方向Ｙに沿って長いストライプ（ｓｔｒｉｐｅ）状の配線で形成され得る。ＶＳＳライン３８を共通に連結するＶＳＳショートバー３４、３６は、表示パネル１００の上端と下端においてゲートライン１０３と平行な方向Ｘに沿って長いストライプ状の配線で形成され得る。
ＶＳＳライン３８は、ゲート駆動部１２０が配置される表示パネル１００の左右側のベゼル領域ＢＺに配置されないため、表示パネル１００の左右側のベゼル領域ＢＺが小さくなる。ｎチャネルＯｘｉｄｅＴＦＴで具現されるピクセル回路の場合、ＶＳＳラインのＩＲｄｒｏｐによるピクセル基準電圧ＥＶＳＳの立ち上がり（ｒｉｓｉｎｇ）がピクセルの輝度に大きな影響を与える。したがって、ＶＳＳライン３８の合成抵抗は、できるだけ少なく、例えば４Ω以下に設計されることが好ましい。
表示パネル１００は、ピクセルアレイＡＡ外のベゼル領域において閉ループ状に形成されたＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）配線４０をさらに含む。ＥＳＤ配線４０には、接地電圧ＧＮＤ又はピクセル基準電圧ＥＶＳＳが印加される。ＥＳＤ配線４０には、図４に示されたように、複数のＥＳＤ素子４２が連結される。ＥＳＤ素子４２の各々は、１つ以上のｎチャネルＯｘｉｄｅＴＦＴを含み、ダイオードとして動作する。ＥＳＤ素子４２は、データライン１０２とＥＳＤ配線４０との間に連結されたＥＳＤ素子４２と、ゲートライン１０３とＥＳＤ配線４０との間に連結されたＥＳＤ素子４２とを含む。ＥＳＤ素子は、ピクセルアレイＡＡに静電気が加えられるときにターンオンされ、静電気をＥＳＤ配線４０へ放電させて静電気からピクセルアレイＡＡを保護する。
表示パネル１００の製造工程で生じる工程ばらつきと素子特性ばらつきによって、ピクセル間で駆動素子の電気的特性に差があり得、このような差はピクセルの駆動時間が経つにつれてより大きくなり得る。ピクセル間における駆動素子の電気的特性ばらつきを補償するため、ピクセル回路に内部補償回路が内蔵されるか、外部補償回路が連結され得る。内部補償回路は、ピクセル回路の各々に具現された内部補償回路を利用して、サブピクセル別に駆動素子の電気的特性をサンプリングし、その電気的特性だけ駆動素子のゲート－ソース間電圧Ｖｇｓを補償する。外部補償回路は、ピクセル回路に連結された外部補償回路を利用して、駆動素子の電気的特性をセンシングした結果を基に補償値を生成し、その駆動素子の電気的特性の変化を補償する。
外部補償回路は、ピクセル回路に連結されたＲＥＦライン（又はセンシングライン）ＲＬと、ＲＥＦラインＲＬに貯蔵されたセンシング電圧をデジタルデータに変換するＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）とを含む。センシング電圧は、駆動素子の電気的特性、例えばしきい値電圧及び／又は移動度を含むことができる。ＡＤＣの入力端に積分器が連結され得る。外部補償回路が適用されたタイミングコントローラ１３０は、ＡＤＣから入力されたセンシングデータに応じて駆動素子の電気的特性の変化を補償するための補償値を生成し、この補償値を入力映像のピクセルデータに加えたり掛けたりして、駆動素子の電気的特性の変化を補償することができる。ＡＤＣは、データ駆動部１１０に内蔵され得る。
図５は、本発明の表示パネルに適用可能なピクセル回路の一例を示す回路図である。本発明のピクセル回路は、図５に限定されないことに注意すべきである。
図５を参照すれば、ピクセル回路は、発光素子ＥＬ、発光素子ＥＬへ電流を供給する駆動素子ＤＴ、ゲートパルスＳＣＡＮ、ＳＥＮＳＥ、ＩＮＩＴ、ＥＭの電圧に応じてオン／オフされる複数のスイッチ素子Ｔ０１～Ｔ０４、及びキャパシタＣｓｔを含む。このピクセル回路において、駆動素子ＤＴとスイッチ素子Ｔ０１～Ｔ０４はｎチャネルＯｘｉｄｅＴＦＴで具現され得る。
ゲート信号は、スキャンパルスＳＣＡＮ、センシングパルスＳＥＮＳＥ、初期化パルスＩＮＩＴ、及びＥＭパルスＥＭを含む。ゲート駆動部１２０は、スキャンパルスＳＣＡＮを順次に出力する第１シフトレジスタ、センシングパルスＳＥＮＳＥを順次に出力する第２シフトレジスタ、初期化パルスＩＮＩＴを順次に出力する第３シフトレジスタ、及び、ＥＭパルスＥＭを順次に出力する第４シフトレジスタを含むことができる。
ピクセル回路には、ピクセル駆動電圧ＥＶＤＤ、ピクセル基準電圧ＥＶＳＳ、基準電圧Ｖｒｅｆ、初期化電圧Ｖｉｎｉｔなどの定電圧が印加される。ピクセル駆動電圧ＥＶＤＤは、ピクセル基準電圧ＥＶＳＳよりも高い電圧である。初期化電圧Ｖｉｎｉｔは、データ電圧の範囲内で設定され得る。基準電圧Ｖｒｅｆは、ピクセル基準電圧ＥＶＳＳと類似した低電圧に設定され得る。ＶＤＤラインと第３ノードｎ３との間にキャパシタＣ２０が連結される。
発光素子ＥＬはＯＬＥＤで具現され得る。ＯＬＥＤは、アノード電極とカソード電極との間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）ＨＩＬ、正孔輸送層（Ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）ＨＴＬ、発光層（Ｅｍｉｓｓｉｏｎ ｌａｙｅｒ）ＥＭＬ、電子輸送層（Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）ＥＴＬ及び電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）ＥＩＬを含み得るが、これに限定されない。発光素子ＥＬのアノード電極は第３ノードｎ３に連結され、カソード電極はピクセル基準電圧ＥＶＳＳが印加されるＶＳＳノードに連結される。ＶＳＳノードはＶＳＳラインに連結される。発光素子ＥＬは、アノード電極とカソード電極との間に形成されたキャパシタを含む。発光素子ＥＬのキャパシタは、図面において省略されている。
発光素子ＥＬのアノード電極とカソード電極とに電圧が印加されると、正孔輸送層ＨＴＬを通過した正孔と電子輸送層ＥＴＬを通過した電子とが、発光層ＥＭＬへ移動して励起子が形成される。このとき、発光層ＥＭＬから可視光が放出され得る。
駆動素子ＤＴは、第２ノードｎ２に連結されたゲート電極、第１ノードｎ１に連結された第１電極、及び、第３ノードｎ３に連結された第２電極を含む。キャパシタＣｓｔは、第２ノードｎ２と第３ノードｎ３との間に連結されて、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓを貯蔵する。駆動素子ＤＴは、バックゲートバイアスを印加するための第２ゲート電極（又はボトムゲート電極）をさらに含んだ４端子素子で具現され得る。
第１スイッチ素子Ｔ０１は、スキャンパルスＳＣＡＮのゲートオン電圧ＶＧＨに応じてターンオンされて、ピクセルデータのデータ電圧Ｖｄａｔａを第２ノードｎ２に供給する。第１スイッチ素子Ｔ０１は、スキャンパルスＳＣＡＮが印加される第１ゲートラインに連結されたゲート電極、データ電圧Ｖｄａｔａが印加されるデータラインに連結された第１電極、及び、第２ノードｎ２に連結された第２電極を含む。
第２スイッチ素子Ｔ０２は、センシングパルスＳＥＮＳＥのゲートオン電圧ＶＧＨに応じてターンオンされて、基準電圧Ｖｒｅｆを第３ノードｎ３に供給する。第２スイッチ素子Ｔ０２は、センシングパルスＳＥＮＳＥが印加される第２ゲートラインに連結されたゲート電極、基準電圧Ｖｒｅｆが印加されるＲＥＦラインに連結された第１電極、及び、第３ノードｎ３に連結された第２電極を含む。
第３スイッチ素子Ｔ０３は、初期化パルスＩＮＩＴのゲートオン電圧ＶＧＨに応じてターンオンされて、初期化電圧Ｖｉｎｉｔを第２ノードｎ２に印加する。第３スイッチ素子Ｔ０３は、初期化パルスＩＮＩＴが印加される第３ゲートラインに連結されたゲート電極、初期化電圧Ｖｉｎｉｔが印加されるＩＮＩＴラインに連結された第１電極、及び、第２ノードｎ２に連結された第２電極を含む。
第４スイッチ素子Ｔ０４は、ＥＭパルスＥＭのゲートオン電圧ＶＧＨに応じてターンオンされて、ピクセル駆動電圧ＥＶＤＤを第１ノードｎ１に供給する。第４スイッチ素子Ｔ０４は、ＥＭパルスＥＭが印加される第４ゲートラインに連結されたゲート電極、ピクセル駆動電圧ＥＶＤＤが印加されるＶＤＤラインに連結された第１電極、及び、第１ノードｎ１に連結された第２電極を含む。
図６ａ及び図６ｂは、本発明の一実施例による表示パネル１００の断面構造を示す断面図である。図６ａ及び図６ｂに示された表示パネル１００は、基板ＳＵＢＳの反対側、即ち上部へ光が発散される上部発光型のパネル構造を有する。
図６ａ及び図６ｂを参照すれば、基板ＳＵＢＳは、板状のプラスチック基板、アルカリフリーガラス又は無アルカリガラスで製作されることができる。ガラス基板ＳＵＢＳは、プラスチック基板に比べて衝撃に耐性が大きく、容易に変形しない。
基板ＳＵＢＳの上に回路層１２が形成される。回路層１２は、少なくとも第１及び第２ＴＦＴ（ＴＦＴ１、ＴＦＴ２）と、これらのＴＦＴ（ＴＦＴ１、ＴＦＴ２）に連結されたキャパシタ、及び回路配線を含む。
回路層１２は、複数の金属層、半導体層、及び複数の絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩ、ＩＬＤ、ＰＡＣ１、ＰＡＣ２を含む。
基板ＳＵＢＳ上に第１金属層が配置される。第１金属層は、Ｃｕ／ＭｏＴｉの二重中金属層で形成され得るが、これに限定されない。第１金属層は第１金属パターンＬＳ１を含む。第１金属パターンＬＳ１は、第１ＴＦＴ（ＴＦＴ１）の下で第１半導体パターンＡＣＴ１に重畳される第１－１金属パターンと、第２ＴＦＴ（ＴＦＴ２）の下で第２半導体パターンＡＣＴ２に重畳される第１－２金属パターンとを含む。第１金属パターンＬＳ１は、ＴＦＴ（ＴＦT１、ＴＦＴ２）の半導体パターンＡＣＴ１、ＡＣＴ２の下に配置されて、半導体パターンＡＣＴ１、ＡＣＴ２に照射される光を遮断する。
第１金属パターンＬＳ１は、図６ａに示されたように、第１及び第２ＴＦＴ（ＴＦＴ１、ＴＦＴ２）の各々の下に配置され得る。第１ＴＦＴ（ＴＦＴ１）の下の第１－１金属パターンは、第１ＴＦＴ（ＴＦＴ１）の第２電極（又はソース電極）ＳＥ１に連結され得る。他の実施例において、第１－１金属パターンＬＳ１は、図６ｂに示されたように、第１ＴＦＴ（ＴＦＴ１）の下に配置されないこともあり得る。
第１絶縁層ＢＵＦ１は、無機絶縁材料で形成されて、第１金属層の第１金属パターンＬＳ１を覆う。第１絶縁層ＢＵＦ１は、酸化膜と窒化膜とが積層された構造、例えばＳｉＯ２／ＳｉＮｘで形成され得るが、これに限定されない。第１絶縁層ＢＵＦ１は、ピクセル回路のキャパシタＣｓｔを形成する誘電層の役割を果たし、第１金属層と第２金属層とを絶縁する絶縁層の役割を果たす。第１絶縁層ＢＵＦ１の厚さは、キャパシタＣｓｔの容量を考慮して、５００Å～３０００Åに設定されることが好ましい。
第１絶縁層ＢＵＦ１上に第２金属層が配置される。第２金属層はＭｏＴｉで形成され得るが、これに限定されない。第２金属層は、第２金属パターンＬＳ２を含む。
第２金属パターンＬＳ２は、第２ＴＦＴ（ＴＦＴ２）の半導体パターンＡＣＴ２の下に配置されて、半導体パターンＡＣＴ２に照射される光を遮断する。第２金属パターンＬＳ２は、第２ＴＦＴ（ＴＦＴ２）の半導体パターンＡＣＴ２に重畳され、第２ＴＦＴ（ＴＦＴ２）の下の第１金属パターンＬＳ１と少なくとも一部が重畳され得る。
第１及び第２金属パターンＬＳ１、ＬＳ２には、電圧が印加され得る。第２ＴＦＴ（ＴＦＴ２）がピクセル回路のトランジスタであるとき、ピクセル回路の駆動段階において可変する電圧が印加され得る。第２ＴＦＴ（ＴＦＴ２）が４端子トランジスタで具現される場合、第２金属パターンＬＳ２は、第２ＴＦＴ（ＴＦＴ２）のしきい値電圧を０［Ｖ］よりも高い電圧にシフトするためのバックバイアスを印加する第２ゲート電極（又はボトムゲート電極）として利用され得る。
第２絶縁層ＢＵＦ２は無機絶縁材料、例えばＳｉＯ２を含み、第２金属層の第２金属パターンＬＳ２と第１絶縁層ＢＵＦ１とを覆う。第２絶縁層ＢＵＦ２は、第２金属層と半導体層とを絶縁する。第２絶縁層ＢＵＦ２は、第１絶縁層ＢＵＦ１と同一であるか、異なる厚さを有する。例えば、第２絶縁層ＢＵＦ２の厚さは、おおよそ２５００Åに設定され得るが、これに限定されない。
第２絶縁層ＢＵＦ２上に半導体層が配置される。半導体層は、酸化物半導体、例えばＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ Ｏｘｉｄｅ）で形成され得るが、これに限定されない。半導体層は、第１及び第２ＴＦＴ（ＴＦＴ１、ＴＦＴ２）の各々の半導体パターンＡＣＴ１、ＡＣＴ２を含む。
第１ＴＦＴ（ＴＦＴ１）の半導体パターンＡＣＴ１は、第１及び第２電極ＤＥ１、ＳＥ１と接触し、ゲート電極ＧＥ１に重畳される。第１ＴＦＴ（ＴＦＴ１）がターンオンされるとき、半導体パターンＡＣＴ１を通してチャネル電流が流れる。第２ＴＦＴ（ＴＦＴ２）の半導体パターンＡＣＴ２は、第１及び第２電極ＤＥ２、ＳＥ２と接触し、ゲート電極ＧＥ２に重畳される。第２ＴＦＴ（ＴＦＴ２）がターンオンされるとき、半導体パターンＡＣＴ２を通してチャネル電流が流れる。
酸化物半導体層は少なくとも一部、例えば第１及び第２電極ＤＥ１、ＳＥ１、ＤＥ２、ＳＥ２と接触する部分と、キャパシタＣｓｔに連結される部分ＭＡＣＴにおいて選択的に導体化され得る。酸化物半導体層上に位置する薄膜層の乾式エッチング工程において、酸化物半導体層の露出部分が導体化され得る。他の例として、酸化物半導体は、ドーピング方法で導体化され得る。ＴＦＴ（ＴＦＴ１、ＴＦＴ２）のゲート電極ＧＥ１、ＧＥ２の下のチャネル部分において、酸化物半導体層は導体化されない。
第３絶縁層ＧＩは、無機絶縁材料で半導体層と第２絶縁層ＢＵＦ２との上に形成されて、半導体層と第２絶縁層ＢＵＦ２とを覆う。第３絶縁層ＧＩは酸化膜（ＳｉＯ２）で形成され得るが、これに限定されない。第３絶縁層ＧＩは半導体層ＡＣＴ１、ＡＣＴ２、ＭＡＣＴを覆う。第３絶縁層ＧＩは、半導体層と第３金属層とを絶縁する。第３絶縁層ＧＩは、第２絶縁層ＢＵＦ２よりも薄い厚さを有してもよい。例えば、第３絶縁層ＧＩは、おおよそ１５００Åに設定され得るが、これに限定されない。
第３絶縁層ＧＩ上に第３金属層が配置される。第３金属層はＣｕ／ＭｏＴｉの二重金属層で形成され得るが、これに限定されない。第３金属層は、少なくともゲートラインと、このゲートラインに連結されたＴＦＴ（ＴＦＴ１、ＴＦＴ２）のゲート電極ＧＥ１、ＧＥ２を含む。第１ＴＦＴ（ＴＦＴ１）のゲート電極ＧＥ１は、第３絶縁層ＧＩを挟んで半導体パターンＡＣＴ１に重畳される。第２ＴＦＴ（ＴＦＴ２）のゲート電極ＧＥ２は、第３絶縁層ＧＩを挟んで半導体パターンＡＣＴ２に重畳される。
第４絶縁層ＩＬＤは、無機絶縁材料で第３金属層と第３絶縁層ＧＩとの上に形成されて、第３金属層と第３絶縁層ＧＩとを覆う。第４絶縁層ＩＬＤは、窒化膜と酸化膜とが積層された構造、例えばＳｉＮｘ／ＳｉＯ２で形成され得るが、これに限定されない。
第４絶縁層ＩＬＤ上に、第４金属層が配置される。第４金属層は、少なくともデータラインと、そのデータラインに連結された第１及び第２ＴＦＴ（ＴＦＴ１、ＴＦＴ２）の第１及び第２電極ＤＥ１、ＤＥ２、ＳＥ１、ＳＥ２と、キャパシタＣｓｔに連結されたジャンピングパターンＣＥとを含む。
第４金属層は、封止層１６から半導体パターンＡＣＴ１、ＡＣＴ２に浸透する水素を遮断する水素取り込み層を含んだ二重金属の構造、例えばＴｉ／Ａｌ／Ｔｉで形成され得るが、これに限定されない。ここで、第４金属層の上層と下層のチタン（Ｔｉ）が水素取り込み層の役割を果たすことができる。水素が酸化物半導体に浸透すると、酸化物半導体が導体化され得る。第４金属層は、封止層１６から放出される水素を遮断して、酸化物半導体で不所望な部分、例えばＴＦＴ（ＴＦＴ１、ＴＦＴ２）のチャネル部分が導体化される現象を防止する。
第１ＴＦＴ（ＴＦＴ１）の第１及び第２電極ＤＥ１、ＳＥ１は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第１及び第２コンタクトホールを通して半導体パターン（ＡＣＴ１）に接触する。第１ＴＦＴ（ＴＦＴ１）の第２電極ＳＥ１は、図６ａに示されたように、第１乃至第４絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第３コンタクトホールを通して第１金属パターンＬＳ１に接触し得る。
第２ＴＦＴ（ＴＦＴ２）の第１及び第２電極ＤＥ２、ＳＥ２は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第４及び第５コンタクトホールを通して半導体パターンＡＣＴ２に接触する。第２ＴＦＴ（ＴＦＴ２）の第２電極ＳＥ２は、第２乃至第４絶縁層ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第６コンタクトホールを通して第２金属パターンＬＳ２に接触し得る。
ジャンピングパターンＣＥは、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第７－１のコンタクトホールを通して導体化された半導体パターンＭＡＣＴに接触し。第１乃至第４絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第７－２のコンタクトホールを通して第１金属パターンＬＳ１に接触する。
第５絶縁層ＰＡＣ１は、肉厚の有機膜であって、第４絶縁層ＩＬＤ上に配置されて第４金属層と第４絶縁層ＩＬＤとを覆う。第５絶縁層ＰＡＣ１はポリイミド（ＰＩ）で形成され得るが、これに限定されない。第５絶縁層ＰＡＣ１は、第４金属層を覆って表面を平坦化する。第５絶縁層ＰＡＣ１は、第１乃至第４絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩ、ＩＬＤの各々の厚さよりも厚い厚さを有する。第５絶縁層ＰＡＣ１は、誘電率が低い肉厚の有機膜で形成されるため、第４金属層と第５金属層との間の寄生容量を最小化して、第４金属層のパターンと第５金属層のパターンとの重畳を可能にする。したがって、第５絶縁層ＰＡＣ１は、表示パネル１００の負荷（Ｌｏａｄ）を低減して、高解像度の設計を可能にする。
第５絶縁層ＰＡＣ１上に第５金属層が配置される。第５金属層は、少なくとも第１ＴＦＴ（ＴＦＴ１）上に配置された第５－１金属パターンＳＤ２１、第２ＴＦＴ（ＴＦＴ２）上に配置された第５－２金属パターンＳＤ２２、及び発光素子ＥＬのアノード電極ＡＮＯを、第２ＴＦＴ（ＴＦＴ２）の第２電極ＳＥ２に連結する第５－３金属パターンＳＤ２３を含む。
第５－１金属パターンＳＤ２１は、第１ＴＦＴ（ＴＦＴ１）の第１及び第２電極ＤＥ１、ＳＥ１に重畳され、封止層１６からの水素の浸透経路を遮断して、第１ＴＦＴ（ＴＦＴ１）の半導体パターンＡＣＴ１の導体化を防止する。第５－１金属パターンＳＤ２１は、第１ＴＦＴ（ＴＦＴ１）のゲート電極ＧＥ１を露出することができる。第５－２金属パターンＳＤ２２は、第２ＴＦＴ（ＴＦＴ２）の第１及び第２電極ＤＥ２、ＳＥ２に重畳され、封止層１６からの水素浸透経路を遮断して、第２ＴＦＴ（ＴＦＴ２）の半導体パターンＡＣＴ２の導体化を防止する。
第５－３金属パターンＳＤ２３は、第５絶縁層ＰＡＣ１を貫通する第８コンタクトホールを通して第２ＴＦＴ（ＴＦＴ２）の第２電極ＳＥ２に接触する。
第５金属層は、封止層１６から半導体パターンＡＣＴ１、ＡＣＴ２に浸透される水素を遮断する水素取り込み層を含んだ二重金属の構造、例えばＴｉ／Ａｌ／Ｔｉで形成され得るが、これに限定されない。ここで、第５金属層の上層と下層のチタン（Ｔｉ）が水素取り込み層の役割を果たすことができる。したがって、第４及び第５金属層は、半導体パターンＡＣＴ１、ＡＣＴ２に浸透可能な水素を遮断する二重水素取り込み層の役割を果たす。
表示パネル１００の電源ラインは、第１乃至第５金属層のうちの１つ以上の金属パターンで形成され得る。
ゲート駆動部１２０のシフトレジスタには、第３及び第４金属層から形成された配線を通して、スタートパルスとシフトクロック等シフトレジスタを制御するための信号が、シフトレジスタの側方から印加され得る。また、第４及び第５金属層から形成された配線を通して、スタートパルスとシフトクロック等が、シフトレジスタの上方から印加され得る。
第６絶縁層ＰＡＣ２は、肉厚の有機膜であって、第５絶縁層ＰＡＣ１上に配置されて、第５金属層と第５絶縁層ＰＡＣ１とを覆う。第６絶縁層ＰＡＣ２はポリイミド（ＰＩ）で形成され得るが、これに限定されない。第６絶縁層ＰＡＣ２は、第５金属層を覆って表面を平坦化する。第６絶縁層ＰＡＣ２は、第１乃至第４絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩ、ＩＬＤの各々の厚さよりも厚い厚さを有する。第６絶縁層ＰＡＣ２は、誘電率が低い肉厚の有機膜で形成されるため、第５金属層と発光素子ＥＬのアノード電極ＡＮＯとの間の寄生容量を最小化する。第６絶縁層ＰＡＣ２は、表示パネル１００の負荷を低減して、高解像度の設計を可能にする。
発光素子層１４は、発光素子ＥＬのアノード電極ＡＮＯ、第７絶縁層、発光層を含んだ有機化合物層ＯＥ、スペーサＳＰＣ、発光素子ＥＬのカソード電極ＣＡＴ、及び、ベゼル領域ＢＺに配置された複数のダムＤＡＭを含む。
第６絶縁層ＰＡＣ２上に、発光素子ＥＬのアノード電極ＡＮＯが形成される。アノード電極ＡＮＯは、酸化インジウムスズ（ＩＴＯ）と銀（Ａｇ）とを含んだＩＴＯ／Ａｇ／ＩＴＯの三重構造で形成され得るが、これに限定されない。アノード電極ＡＮＯは、第６絶縁層ＰＡＣ２を貫通する第９コンタクトホールを通して、第２ＴＦＴ（ＴＦＴ２）の第２電極ＳＥ２に接触し、第２ＴＦＴ（ＴＦＴ２）に重畳される広いパターンにパターニングされる。
第７絶縁層は、肉厚の有機膜であって、発光素子ＥＬのアノード電極ＡＮＯと第６絶縁層ＰＡＣ２との上に形成される。第７絶縁層はポリイミド（ＰＩ）で形成され得るが、これに限定されない。第７絶縁層はバンクパターンＢＮＫを含む。バンクパターンＢＮＫは、アノード電極ＡＮＯの縁部を覆い、それ以外のアノード電極ＡＮＯの大部分を露出して、ピクセルの各々において発光領域を定義する。
スペーサＳＰＣは、肉厚の有機膜からなる第８絶縁層のパターニングにより形成される。スペーサＳＰＣは、バンクパターンＢＮＫ上に配置される。スペーサＳＰＣはポリイミド（ＰＩ）で形成され得るが、これに限定されない。
発光素子ＥＬの有機化合物層ＯＥは、バンクパターンＢＮＫとスペーサＳＰＣとを覆う。発光素子ＥＬのカソード電極ＣＡＴは、有機化合物層ＯＥを覆う。ピクセルの各々において、有機化合物層ＯＥを挟んでアノード電極ＡＮＯとカソード電極ＣＡＴとが重畳される部分が、光を発散する発光領域である。
ダムＤＡＭは、表示パネル１００の縁部に厚く配置されて、封止層１６の有機膜塗布の際に有機膜が溢れることを防止する。ダムは、第６絶縁層ＰＡＣ２、第７絶縁層及び第８絶縁層が積層された厚さを有する。
発光素子層１４の上面には、ピクセル間の境界に凹状のトレンチが形成され得る。トレンチ構造は、図面において省略されている。トレンチ構造は、ピクセル間で横方向に流れる漏れ電流（Ｌａｔｅｒａｌ ｃｕｒｒｅｎｔ）の経路を長くして、漏れ電流によるピクセル間の相互作用によりピクセルの輝度が変動される現象を防止する。
封止層１６は、肉厚の第１有機膜ＥＰＡS１、肉薄の無機膜ＰＣＬ、及び肉厚の第２有機膜ＥＰＡS２の積層構造で形成されて、発光素子層１４を覆う。封止層１６上に形成されるタッチセンサ層は、図１５ａ及び図１５ｂにおいて省略されている。
表示パネル１００には、様々な用途に活用される多くのトランジスタを含む。本発明は、トランジスタの各々を機能的に最適化するために、トランジスタのＳファクタ（Ｓ－ｆａｃｔｏｒ、Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｆａｃｔｏｒ）特性を改善する。
Ｓファクタは、第1及び第2キャパシタＣ１、Ｃ２の容量に応じて決定されるキャパシタ伝達率によって調節され得る。キャパシタ伝達率の設定値に応じて、第1及び第2キャパシタＣ１、Ｃ２の断面構造が変更され得る。
Ｓファクタは、トランジスタのドレイン電流量を１０倍高めるためのゲート電圧値により定義される。ＳファクタＳは、駆動素子ＤＴのしきい値電圧Ｖｔｈ以下の領域（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｒｅｇｉｏｎ）において、Ｉ－Ｖ伝達カーブの傾き値の逆数、即ち
Figure 2023037619000002
で表現され得る。Ｓファクタが大きくなるほどトランジスタのＩ－Ｖ伝達カーブの傾きが低くなる。したがって、Ｓファクタの大きいトランジスタは小さなゲート電圧の変化量で電流が大きく変わらない反面、Ｓファクタの小さいトランジスタは小さなゲート電圧の変化量にも電流が大きく変わる。このようなトランジスタのＳファクタは、図６ａ及び図６ｂにおいて、半導体パターンＡＣＴ１、ＡＣＴ２を覆う第３絶縁層ＧＩを含んだキャパシタ容量Ｃｇｉと、半導体パターンＡＣＴ１、ＡＣＴ２の下の第１及び第２絶縁層ＢＵＦ１、ＢＵＦ２を含んだキャパシタ容量Ｃｂｕｆとの比率で制御され得る。ＳファクタはＣｂｕｆに比例し、Ｃｇｉに反比例する。したがって、ＣｇｉとＣｂｕｆとの比率を用いてトランジスタのＳファクタを調整することができる。Ｃｇｉは、酸化物半導体パターンＡＣＴ１とゲート電極ＧＥ１との間の容量である。Ｃｂｕｆは、酸化物半導体パターンＡＣＴ１と第１金属パターンＬＳ１との間の容量、又は、酸化物半導体パターンＡＣＴ2と第２金属パターンＬＳ２との間の容量である。
第１ＴＦＴ（ＴＦＴ１）は、第２ＴＦＴ（ＴＦＴ２）に比べてＣｂｕｆが小さいため、Ｓファクタが小さい。第１ＴＦＴ（ＴＦＴ１）の場合、図６ａ、図６ｂ、図７ａ及び図７ｂに示されたように、Ｃｂｕｆの誘電層が第１及び第２絶縁層ＢＵＦ１、ＢＵＦ２を含み、Ｃｂｕｆの容量が小さいか無い。ピクセル回路のスイッチ素子Ｔ０１～Ｔ０４、ＥＳＤ素子、デマルチプレクサ１１２のスイッチ素子などは、スイッチング応答特性の速い特性が要求される。したがって、このようなトランジスタが第１ＴＦＴ（ＴＦＴ１）と同じ積層構造で具現されることが好ましい。第１ＴＦＴ（ＴＦＴ１）は、スイッチング応答特性が速いため、トランジスタの駆動電圧が低くなり得るので、消費電力が低減され、トランジスタの大きさが減少されて、表示パネルのベゼル領域が小さくなり得る。
第２ＴＦＴ（ＴＦＴ２）の場合、図６ａ、図６ｂ及び図８に示されたように、Ｃｂｕｆの誘電層が第２絶縁層ＢＵＦ２のみを含んで、Ｃｂｕｆの容量が相対的に大きい。第２ＴＦＴ（ＴＦＴ２）は、ゲート電圧の変化量に応じて電流が敏感に変わらない。したがって、ピクセル回路の駆動素子ＤＴは、第２ＴＦＴ（ＴＦＴ２）と同じ積層構造で具現されることが好ましい。第２ＴＦＴ（ＴＦＴ２）は、表示パネル１００の工程ばらつきと使用時間の累積に応じて、しきい値電圧ばらつきによって発生する低階調のむらを改善して画質を向上させることができる。
図９は、ゲート駆動部１２０を概略的に示すブロック図である。
図９を参照すれば、ゲート駆動部１２０は、シフトレジスタを利用してゲートパルスＧｏｕｔ（ｎ－１）～Ｇｏｕｔ（ｎ＋２）を順次に出力する。シフトレジスタは、従属的（Ｃａｓｃａｄｅ）に連結された信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）を含む。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）は、シフトクロックＣＬＫ１～ＣＬＫ４が印加されるクロックライン９１に共通に連結される。信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）は、キャリーパルスＣＡＲ（ｎ－１）～ＣＡＲ（ｎ＋1）が印加されるキャリーライン９２を通して従属的に連結される。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）の各々は、スタートパルスＶＳＴが入力されるＶＳＴノード、シフトクロックＣＬＫ１～ＣＬＫ４が入力されるＣＬＫノード、ゲートパルスＧｏｕｔ（ｎ－１）～Ｇｏｕｔ（ｎ＋２）が出力される第１出力ノード、及び、キャリーパルスＣＡＲ（ｎ－１）～ＣＡＲ（ｎ＋２）が出力される第２出力ノードを含む。ゲートパルスＧｏｕｔ（ｎ－１）～Ｇｏｕｔ（ｎ＋２）とキャリーパルスＣＡＲ（ｎ－１）～ＣＡＲ（ｎ＋２）とは、共通の出力ノードを通して出力され得る。この場合、第２出力ノードと第１出力ノードとが１つの共通出力ノードに連結され得る。
スタートパルスＶＳＴは、一般に第１信号伝達部へ入力される。図９の例において、第ｎ－１信号伝達部ＳＴ（ｎ－１）が第１信号伝達部であり得る。シフトクロックＣＬＫ１～ＣＬＫ４は、位相が順次にシフトされる４相クロックであり得るが、これに限定されない。例えば、シフトクロックＣＬＫ１～ＣＬＫ４は、Ｍ（Ｍは２以上の正の整数）相のクロックであり得る。
第ｎ－１信号伝達部ＳＴ（ｎ－１）に従属的に連結された信号伝達部ＳＴ（ｎ）～ＳＴ（ｎ＋２）は、前の信号伝達部からのキャリーパルスＣＡＲ（ｎ－１）～ＣＡＲ（ｎ＋２）をスタートパルスとして入力されて駆動され始める。信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）の各々は、第１出力ノードを通してゲートパルスＧｏｕｔ（ｎ－１）～Ｇｏｕｔ（ｎ＋２）を出力すると共に、第２出力ノードを通してキャリーパルスＣＡＲ（ｎ－１）～ＣＡＲ（ｎ＋２）を出力する。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）の各々は、第１制御ノードＱ、第２制御ノードＱＢ、及びバッファＢＵＦを含む。バッファＢＵＦは、プルアップトランジスタＴｕとプルダウントランジスタＴｄとによって、ゲートパルスを出力ノードを通してゲートライン１０３へ出力する。
バッファＢＵＦは、第１制御ノードＱが充電された状態でシフトクロックＣＬＫ１～ＣＬＫ４が入力されるとき、シフトクロックＣＬＫ１～ＣＬＫ４の電圧を出力ノードに供給して、第１出力ノードの電圧をゲートオン電圧ＶＧＨまで立ち上げ、第２制御ノードＱＢが充電されるとき、第１出力ノードを放電させることで、ゲートパルスＧｏｕｔ（ｎ－１）～Ｇｏｕｔ（ｎ＋２）の電圧をゲートオフ電圧ＶＧＬに反転させる。
プルアップトランジスタＴｕは、第１制御ノードＱに連結されたゲート電極、シフトクロックＣＬＫ１～ＣＬＫ４が入力されるＣＬＫノードに連結された第１電極、及び、第１出力ノードに連結された第２電極を含む。プルダウントランジスタＴｄは、第２制御ノードＱＢに連結されたゲート電極、第１出力ノードに連結された第１電極、及び、ゲートオフ電圧ＶＧＬが印加されるＶＳＳノードに連結された第２電極を含む。
第１制御ノードＱと第２制御ノードＱＢとの間に、図面において省略されたインバータが連結される。したがって、第１制御ノードＱがハイ電圧であるときに、第２制御ノードＱＢはロー電圧であり、第１制御ノードＱがロー電圧であるときに、第２制御ノードＱＢはハイ電圧である。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）の各々は、複数のトランジスタを利用して第１及び第２制御ノードＱ、ＱＢを充放電することができる。ここで、信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）を構成する全てのトランジスタは、ｎチャネル酸化物トランジスタで具現され得る。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）のリセットノードには、次の信号伝達部からのキャリーパルスが入力され得る。信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）は、次の信号伝達部からのキャリーパルスに応答して第１制御ノードＱを放電させることができる。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）を構成する全てのトランジスタが、図１０に示されたシングルゲートを有するコプレーナ（ｃｏｐｌａｎａｒ）構造のｎチャネルＯｘｉｄｅＴＦＴで具現され得る。図１０ｂは、図１０ａにおいて線Ａ－Ａ’に沿って切断した断面図である。図１０ａ及び図１０ｂに示されたトランジスタの場合、トランジスタの下には金属パターンＬＳ１、ＬＳ２が配置されない。
図１０ａ及び図１０ｂを参照すれば、トランジスタＴＲは、第３絶縁層ＧＩを挟んで酸化物半導体パターンＡＣＴの上に配置されたゲート電極ＧＥと、第３及び第４絶縁層ＧＩ、ＩＬＤを挟んで酸化物半導体パターンＡＣＴの上に配置された第１及び第２電極Ｅ１、Ｅ２とを含む。第１電極Ｅ１は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第１コンタクトホールＣＮＴ１を通して、酸化物半導体パターンＡＣＴの一方の側に接触する。第２電極Ｅ２は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第２コンタクトホールＣＮＴ２を通して、酸化物半導体パターンＡＣＴの他方の側に接触する。
トランジスタＴＲと基板ＳＵＢＳとの間に、第１乃至第３絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩが存在し、金属パターンＬＳ１、ＬＳ２はない。
図１０aおよび図１０bに示されたトランジスタＴＲのゲート－ソース間電圧Ｖｇｓは、Ｖｇｓ＝０Ｖであり得る。図１０aおよび図１０bに示されたトランジスタＴＲのしきい値電圧が０Ｖよりも小さい負極性電圧にシフトするとき、漏れ電流が発生して消費電力の増加をもたらし得る。図１０aおよび図１０bに示されたトランジスタＴＲの場合、Ｖｇｓ＝０ＶでのＳファクタの急峻な傾きによって、Ｖｔｈ＝０Ｖで漏れ電流が発生され得る。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）を構成するトランジスタの各々の役割別に要求される理想的な素子要求特性を満たし、しきい値電圧がシフトされても漏れ電流を防止して消費電力を改善する必要がある。このために、信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）を構成するトランジスタは、それらの役割別に異なる断面構造に適用されることができる。信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）は、図１１a乃至図１３eに示されたトランジスタのうちで、２つ以上のトランジスタで具現され得る。
図１１ａ乃至図１３ｅは、ゲート駆動部１２０に適用可能なトランジスタの断面構造を示す図である。
図１１ａ乃至図１１ｄは、トランジスタＳＣＴＲの下に配置される金属パターンＬＳ１、ＬＳ２が、トランジスタＳＣＴＲの一電極に連結された例を示す図である。図１１ｃ及び図１１ｄは、図１１ａ及び図１１ｂの平面図において線Ｂ－Ｂ’に沿って切断してトランジスタＳＣＴＲの断面構造を示す断面図である。
図１１ａ乃至図１１ｄを参照すれば、ソースコンタクト構造のトランジスタＳＣＴＲは、第３絶縁層ＧＩを挟んで酸化物半導体パターンＡＣＴの上に配置されたゲート電極ＧＥと、第３及び第４絶縁層ＧＩ、ＩＬＤを挟んで半導体パターンＡＣＴの上に配置された第１及び第２電極Ｅ１、Ｅ２とを含む。第１電極Ｅ１は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第１コンタクトホールＣＮＴ１を通して、酸化物半導体パターンＡＣＴの一方の側に接触する。第２電極Ｅ２は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第２コンタクトホールＣＮＴ２を通して、酸化物半導体パターンＡＣＴの他方の側に接触する。
酸化物半導体パターンＡＣＴの下に、第１金属層からパターニングされた第１金属パターンＬＳ１、又は、第２金属層からパターニングされた第２金属パターンＬＳ２が配置される。トランジスタＳＣＴＲの第２電極Ｅ２は、第１金属層からパターニングされた第１金属パターンＬＳ１、又は、第２金属層からパターニングされた第２金属パターンＬＳ２に連結され得る。第２電極Ｅ２は、図１１ｃに示されたように、絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第３－１のコンタクトホールＣＮＴ３１を通して、第１金属パターンＬＳ１に接触し得る。第２電極Ｅ２は、図１１ｄに示されたように、絶縁層ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第３－２のコンタクトホールＣＮＴ３２を通して、第２金属パターンＬＳ２に接触し得る。
図１１ｃ及び図１１ｄに示されたように、トランジスタＳＣＴＲの下に配置された第１金属パターンＬＳ１又は第２金属パターンＬＳ２は、第２電極Ｅ２に連結されて、第２電極Ｅ２と同電位の電圧が印加され得る。第２電極Ｅ２は、トランジスタＳＣＴＲのソース電極であり得る。これはトランジスタＳＣＴＲのしきい値電圧を正極性電圧の方へシフトするための第２ゲート電極の役割を果たすことができる。
ＣｇｉとＣｂｕｆとの比率に応じて、トランジスタのＳファクタが調節されることができる。例えば、Ｃｇｉの容量が小さいほど、そしてＣｂｕｆの容量が大きいほど、トランジスタＳＣＴＲのしきい値電圧が正極性電圧の方へさらにシフトされ、サブスレッショルドスイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ、ＳＳ）［Ｖ／ｄｅｃ］が増加する。第２電極Ｅ２は、第１金属パターンＬＳ１よりも第２金属パターンＬＳ２に連結されるとき、しきい値電圧のシフト量とサブスレッショルドスイング（ＳＳ）がさらに大きくなる。
ゲート駆動部１２０の信号伝達部回路は、キャパシタＣを含み得る。キャパシタＣは、第１金属層から分離された第１電極ＣＥ１と、第２金属層から分離された第２電極ＣＥ２と、第１及び第２電極ＣＥ１、ＣＥ２の間に存在する第２絶縁層ＢＵＦ１とを含み得る。第３金属層から分離された金属パターン又は第４金属層から分離された金属パターンＣＥ３が、絶縁層ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第４コンタクトホールＣＮＴ４を通して、キャパシタＣの第２電極ＣＥ２に連結されることができる。
トランジスタＳＣＴＲは、第１及び第２電極Ｅ１、Ｅ２の間に電流が流れる半導体チャネルを含む。半導体チャネルで酸化物半導体パターンＡＣＴとゲート電極ＧＥとが重畳される。半導体チャネルの長さＬと幅Ｗとの面積比を適切に調節して、トランジスタＳＣＴＲのストレスを緩和することができる。例えば、半導体チャネルの長さが、図１１ｂに示されたようにＬ’に大きくなると、ドレーン－ソース間電圧Ｖｄｓが大きく印加されるとき、トランジスタのストレス（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｒａｉｎ Ｓｔｒｅｓｓ、ＨＶＤＳ）水準が低くなり得る。図１１ａにおいてＬ＝２．５～８．５μｍであり、図１１ｂにおいてＬ’＝５．５～１１．５μｍであり得るが、これに限定されない。酸化物半導体パターンＡＣＴ、ゲート電極ＧＥ、及び金属パターンＬＳ１、ＬＳ２が重畳される部分において、ゲート電極ＧＥの端部と金属パターンＬＳ１／ＬＳ２との間の長さＤ、Ｄ１は、０．５～３μｍであり得る。半導体チャネル長さがＬ’に長くなるとき、ＤはＤ’に減少される。
図１２ａ及び図１２ｂは、トランジスタＢＧＴＲの下に、別の定電圧ＤＣが印加される金属パターンＬＳ１、ＬＳ２が配置された例を示す断面図である。図１２ｃは、図１２ａ及び図１２ｂに示されたトランジスタＢＧＴＲの等価回路図である。
図１２ａ乃至図１２ｃを参照すれば、バックゲートを有するトランジスタＢＧＴＲは、第３絶縁層ＧＩを挟んで酸化物半導体パターンＡＣＴの上に配置されたゲート電極ＧＥと、第３及び第４絶縁層ＧＩ、ＩＬＤを挟んで半導体パターンＡＣＴの上に配置された第１及び第２電極Ｅ１、Ｅ２とを含む。第１電極Ｅ１は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第１コンタクトホールＣＮＴ１を通して、酸化物半導体パターンＡＣＴの一方の側に接触する。第２電極Ｅ２は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第２コンタクトホールＣＮＴ２を通して、酸化物半導体パターンＡＣＴの他方の側に接触する。
トランジスタＢＧＴＲの下に、第１金属層からパターニングされた第１金属パターンＬＳ１、又は、第２金属層からパターニングされた第２金属パターンＬＳ２が配置される。トランジスタＢＧＴＲの下に配置された第１金属パターンＬＳ１ 又は第２金属パターンＬＳ２には、定電圧ＤＣが印加されることができる。絶縁層を貫通するコンタクトホールＣＮＴ４を通じて第１金属パターンＬＳ１または第２金属パターンＬＳ２に接続された金属パターンＥ３１に定電圧ＤＣが印加される。この場合、トランジスタＢＧＴＲの下に配置された第１金属パターンＬＳ１又は第２金属パターンＬＳ２は、トランジスタＢＧＴＲのしきい値電圧を所望の電圧にシフトできる第２ゲート電極の役割を果たすことができる。
図１２ｃに示されたように、ゲート電極ＧＥに印加される電圧がＶｔｇ、第１電極Ｅ１に印加される電圧がＶｄ、第２電極Ｅ２に印加される電圧がＶｓ、そしてトランジスタＢＧＴＲの下の第１金属パターンＬＳ１又は第２金属パターンＬＳ２に印加される定電圧がＶｂｇであるときに、ＶｔｇがＶｓよりも低い定電圧であり得る。このようなＶｂｇ－Ｖｓ＜０である条件で、トランジスタＢＧＴＲのしきい値電圧を正極性電圧の方へシフトされる効果を得ることができる。ＶｂｇとＶｓ 間の電圧差が大きいほど、Ｃｂｕｆの容量が大きいほど、しきい値電圧のシフト量が大きくなり得る。
図１３ａ乃至図１３ｅは、ダブルゲートを有するトランジスタＤＧＴＲの下に配置される金属パターンＬＳ１、ＬＳ２が、トランジスタＤＧＴＲのゲート電極ＧＥに連結された例を示す図である。図１３ｂ及び図１３ｃは、図１３ａの平面図において線Ｃ－Ｃ’及び線Ｄ－Ｄ’に沿って切断して、トランジスタＤＧＴＲのゲート電極ＧＥが第１金属パターンＬＳ１に連結された断面構造を示す断面図である。 図１３ｄ及び図１３ｅは、図１３ａの平面図において線Ｃ－Ｃ’及び線Ｄ－Ｄ’に沿って切断して、トランジスタＤＧＴＲのゲート電極ＧＥが第２金属パターンＬＳ２に連結された断面構造を示す断面図である。
図１３ａ乃至図１３ｅを参照すれば、トランジスタＤＧＴＲは、第３絶縁層ＧＩを挟んで酸化物半導体パターンＡＣＴの上に配置されたゲート電極ＧＥと、第３及び第４絶縁層ＧＩ、ＩＬＤを挟んで半導体パターンＡＣＴの上に配置された第１及び第２電極Ｅ１、Ｅ２とを含む。第１電極Ｅ１は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第１コンタクトホールＣＮＴ１を通して、酸化物半導体パターンＡＣＴの一方の側に接触する。第２電極Ｅ２は、第３及び第４絶縁層ＧＩ、ＩＬＤを貫通する第２コンタクトホールＣＮＴ２を通して、酸化物半導体パターンＡＣＴの他方の側に接触する。
トランジスタＤＧＴＲの下に、第１金属層からパターニングされた第１金属パターンＬＳ１、又は、第２金属層からパターニングされた第２金属パターンＬＳ２が配置される。トランジスタＤＧＴＲの下に配置された第１金属パターンＬＳ１ 又は第２金属パターンＬＳ２は、第４金属層からパターニングされたジャンピングパターンＥ３を通して、ゲート電極ＧＥに接触する。ジャンピングパターンＥ３は、第４絶縁層ＩＬＤ上に配置されることができる。ジャンピングパターンＥ３は、第１及び第２電極Ｅ１、Ｅ２と同一の平面上に配置される。ジャンピングパターンＥ３、第１電極Ｅ１及び第２電極Ｅ２は、互いに分離されている。
ジャンピングパターンＥ３は、図１３ｃに示されたように、第４絶縁層ＩＬＤを貫通する第３－１のコンタクトホールＣＮＴ３３を通してゲート電極ＧＥに接触し、絶縁層ＢＵＦ１、ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第３－２のコンタクトホールＣＮＴ３４を通して第１金属パターンＬＳ１に接触し得る。他の実施例において、ジャンピングパターンＥ３は、図１３ｅに示されたように第４絶縁層ＩＬＤを貫通する第３－１のコンタクトホールＣＮＴ３５を通してゲート電極ＧＥ１に接触し、絶縁層ＢＵＦ２、ＧＩ、ＩＬＤを貫通する第３－２のコンタクトホールＣＮＴ３６を通して第２金属パターンＬＳ２に接触し得る。
このトランジスタＤＧＴＲにおいて、酸化物半導体パターンＡＣＴを挟んで重畳されるゲート電極ＧＥと金属パターンＬＳ１、ＬＳ２とは、等電位の電界を酸化物半導体パターンＡＣＴに印加する。したがって、トランジスタＤＧＴＲのオン電流（Ｏｎ ｃｕｒｒｅｎｔ）Ｉｏｎが増加される。Ｃｂｕｆの容量が大きくなるほど、オン電流Ｉｏｎが大きくなり得る。
図１１ａ乃至図１３ｅに示されたトランジスタＳＣＴＲ、ＢＧＴＲ、ＤＧＴＲ のそれぞれにおいて、酸化物半導体パターンＡＣＴの下に、第１及び第２金属パターンＬＳ１、ＬＳ２が積層されることができる。
図１４は、ゲート駆動部１２０の信号伝達部の構成を概略的に示すブロック図である。
図１４を参照すれば、信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）の各々は、制御回路ＣＴＲＬ、インバータ回路ＩＮＶ、及びバッファＢＵＦを含む。
制御回路ＣＴＲＬは、入力信号に応答して第１及び第２制御ノードＱ、ＱＢを充放電する。インバータ回路ＩＮＶは、第１制御ノードＱが充電されるときに第２制御ノードＱＢを放電させ、第１制御ノードＱが放電されるときに第２制御ノードＱＢを充電させる。
バッファＢＵＦは、第１出力ノードにゲートパルスを出力し、第２出力ノードにキャリーパルスを出力する。バッファＢＵＦは、第１制御ノードＱがゲートオン電圧ＶＧＨ以上に充電されるとき、ゲートパルスＧｏｕｔとキャリーパルスＣＡＲとをゲートオン電圧ＶＧＨに立ち上げるプルアップトランジスタＴｕと、第２制御ノードＱＢがゲートオン電圧ＶＧＨ以上に充電されるとき、出力ノードを放電させてゲートパルスＧｏｕｔとキャリーパルスＣＡＲとをゲートオフ電圧ＶＧＬに立ち下げるプルダウントランジスタＴｄとを含む。
制御回路ＣＴＲＬ、インバータ回路ＩＮＶ、及びバッファＢＵＦのそれぞれは、多数のｎチャネル酸化物トランジスタを含む。制御回路ＣＴＲＬ、インバータ回路ＩＮＶ、及びバッファＢＵＦのうちの少なくとも１つは、断面構造が互いに異なる少なくとも２つ以上のｎチャネル酸化物トランジスタを含む。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）においてソース電極が固定されなく漏れ電流経路がないトランジスタは、図１３ｂ乃至図１３ｅに示された断面構造を有するトランジスタＤＧＴＲで具現されることが好ましい。高いオン電流が要求されるトランジスタＤＧＴＲの場合、トランジスタＤＧＴＲのゲート電極ＧＥは、図１３ｄ及び図１３ｅに示されたように第２金属パターンＬＳ２に連結されることができる。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）においてソース電極が固定されたトランジスタの場合、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ－ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｓｔｒｅｓｓ）条件が良く漏れ電流が大きいトランジスタは、図１２ａ及び図１２ｂに示された断面構造を有するトランジスタＢＧＴＲで具現されることが好ましい。ソース電極が固定されたトランジスタの場合、図１２ｃにおいてソース電極、例えば第２電極Ｅ２の電圧が変わるときにＶｂｇ－Ｖｓも変わる。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）においてソース電極が固定されたトランジスタの場合、ＰＢＴＳ条件が悪いトランジスタは、図１１ｃ及び図１１ｄに示された断面構造を有するトランジスタＳＣＴＲで具現されることが好ましい。しきい値電圧Ｖｔｈが正極性電圧にシフトされ、サブスレッショルドスイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ、ＳＳ）［Ｖ／ｄｅｃ］の大きい特性が要求される場合、図１１ｄに示された断面構造を有するトランジスタＳＣＴＲがより好ましい。
信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）においてソース電極が固定されたトランジスタの場合、ＨＶＤＳ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｒａｉｎ Ｓｔｒｅｓｓ）を多く受けるトランジスタは、図１１ｃ及び図１１ｄに示された断面構造を有するトランジスタＳＣＴＲで具現されるが、そのチャネル長さをより長くすることが好ましい。しきい値電圧Ｖｔｈが正極性電圧にシフトされ、サブスレッショルドスイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ、ＳＳ）［Ｖ／ｄｅｃ］の大きい特性が要求される場合、図１１ｄに示された断面構造を有するトランジスタＳＣＴＲがより好ましい。
図１５は、本発明の第１実施例による信号伝達部を詳細に示す回路図である。 図１５は、第ｎの信号伝達部ＳＴ（ｎ）の回路構成を示している。第ｎの信号伝達部ＳＴ（ｎ）以外の他の信号伝達部は、実質的に第ｎの信号伝達部ＳＴ（ｎ）と同一の回路構成を有する。
図１５を参照すれば、第ｎの信号伝達部ＳＴ（ｎ）の制御回路ＣＴＲＬは、第１乃至第１０トランジスタＴ１～Ｔ１０を含み得る。
信号伝達部には、定電圧が印加される電源ノード、例えばゲートオン電圧ＶＧＨが印加されるＶＤＤノードＧＶＤＤと、ゲートオフ電圧ＶＧＬが印加されるＶＳＳノードＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２とを含む。ＶＳＳノードＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２には、同じ電圧レベルのゲートオフ電圧ＶＧＬが印加されるか、互いに異なる電圧レベルのゲートオフ電圧ＶＧＬが印加され得る。
第１トランジスタＴ１は、第１入力信号Ｃ（ｎ－２）の電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１入力信号Ｃ（ｎ－２）の電圧を第１バッファノードＱｈに伝達する。第１入力信号は、前の信号伝達部、例えば第ｎ－２信号伝達部ＳＴ（ｎ－２）から出力されるキャリーパルスであり得るが、これに限定されない。前の信号伝達部は、第ｎ－１信号伝達部ＳＴ（ｎ－１）であり得る。第１トランジスタＴ１は、第１入力信号Ｃ（ｎ－２）が印加されるゲート電極及び第１電極と、第１バッファノードＱｈに連結された第２電極とを含む。
第２トランジスタＴ２は、第１入力信号Ｃ（ｎ－２）の電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１バッファノードＱｈを第１制御ノードＱに連結する。第２トランジスタＴ２は、第１入力信号Ｃ（ｎ－２）が印加されるゲート電極、第１バッファノードＱｈに連結された第１電極、及び、第１制御ノードＱに連結された第２電極を含む。
第１及び第２トランジスタＴ１、Ｔ２は、直列に連結されたＴＴＳ（Ｔｗｏ Ｔｒａｎｓｉｓｔｏｒ Ｓｅｒｉｅｓ）構造で連結される。ＴＴＳ構造で連結されたトランジスタは、漏れ電流がほとんど無い。一方、第４及び第５トランジスタＴ４、Ｔ５もＴＴＳ構造で連結され、第６及び第７トランジスタＴ６、Ｔ７もＴＴＳ構造で連結される。また、第８及び第９トランジスタＴ８、Ｔ９と、第１２及び第１３トランジスタＴ１２、Ｔ１３も、ＴＴＳ構造で連結される。
第３トランジスタＴ３は、第１制御ノードＱが充電されるときにターンオンされて、ゲートオン電圧ＶＧＨが印加されるＶＤＤノードＧＶＤＤを第１バッファノードＱｈに連結することで、第１制御ノードＱの漏れ電流を防止する。第３トランジスタＴ３は、第１制御ノードＱに連結されたゲート電極、ＶＤＤノードＧＶＤＤに連結された第１電極、及び、第１バッファノードＱｈに連結された第２電極を含む。
第４トランジスタＴ４は、第２入力信号ＶＳＴの電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１制御ノードＱを第１バッファノードＱｈに連結する。第２入力信号ＶＳＴは、スタートパルス又は前の信号伝達部からのキャリーパルスであり得る。第４トランジスタＴ４は、第２入力信号ＶＳＴが印加されるゲート電極、第１制御ノードＱに連結された第１電極、及び、第１バッファノードＱｈに連結された第２電極を含む。
第５トランジスタＴ５は、第２入力信号ＶＳＴの電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１バッファノードＱｈをゲートオフ電圧ＶＧＬが印加される第１ＶＳＳノードＧＶＳＳ２に連結する。第２入力信号ＶＳＴは、スタートパルス又は前の信号伝達部からのキャリーパルスであり得る。第５トランジスタＴ５は、第２入力信号ＶＳＴが印加されるゲート電極、第１バッファノードＱｈに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
第６トランジスタＴ６は、第３入力信号Ｃ（ｎ＋２）の電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１制御ノードＱを第１バッファノードＱｈに連結する。第３入力信号Ｃ（ｎ＋２）は、次の信号伝達部、例えば第ｎ＋２信号伝達部ＳＴ（ｎ＋２）から出力されるキャリーパルスであり得るが、これに限定されない。次の信号伝達部は、第ｎ＋１信号伝達部ＳＴ（ｎ＋１）であり得る。第６トランジスタＴ６は、第３入力信号Ｃ（ｎ＋２）が印加されるゲート電極、第１制御ノードＱに連結された第１電極、及び、第１バッファノードＱｈに連結された第２電極を含む。
第７トランジスタＴ７は、第３入力信号Ｃ（ｎ＋２）の電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１バッファノードＱｈを第１ＶＳＳノードＧＶＳＳ２に連結する。第７トランジスタＴ７は、第３入力信号Ｃ（ｎ＋２）が印加されるゲート電極、第１バッファノードＱｈに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
第８トランジスタＴ８は、第２制御ノードＱＢの電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１制御ノードＱを第１バッファノードＱｈに連結する。第８トランジスタＴ８は、第２制御ノードＱＢに連結されたゲート電極、第１制御ノードＱに連結された第１電極、及び、第１バッファノードＱｈに連結された第２電極を含む。
第９トランジスタＴ９は、第２制御ノードＱＢの電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１バッファノードＱｈを第１ＶＳＳノードＧＶＳＳ２に連結する。第９トランジスタＴ９は、第２制御ノードＱＢに連結されたゲート電極、第１バッファノードＱｈに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
第１０トランジスタＴ１０は、第１入力信号Ｃ（ｎ－２）の電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第２制御ノードＱＢを第１ＶＳＳノードＧＶＳＳ２に連結する。第１０トランジスタＴ１０は、第１入力信号Ｃ（ｎ－２）が印加されるゲート電極、第２制御ノードＱＢに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
インバータ回路ＩＮＶは、第１１乃至第１４トランジスタＴ１１～Ｔ１４と、第１キャパシタＣ１とを含む。
第１１トランジスタＴ１１がターンオンされるとき、第２制御ノードＱＢの充電が可能である。第２バッファノードＮＥＴ１の電圧が第１１トランジスタＴ１１のしきい値電圧よりも大きくなるとき、第１１トランジスタＴ１１がターンオンされる。第１キャパシタＣ１は、第２バッファノードＮＥＴ１と第２制御ノードＱＢ との間に連結される。第１１トランジスタＴ１１がターンオンされると同時に、第１キャパシタＣ１を通してＶＤＤノードの電圧に第２バッファノードＮＥＴ１の電圧がブーストされる。第１キャパシタＣ１は、図１１ｃ、図１１ｄ、図１２ａ、図１２ｂ、図１３ｂ乃至図１３ｅに示されたように、第１金属パターンＬＳ１と第２金属パターンＬＳ２との間に形成され得る。第１１トランジスタＴ１１は、第２バッファノードＮＥＴ１に連結されたゲート電極、ＶＤＤノードＧＶＤＤに連結された第１電極、及び、第２制御ノードＱＢに連結された第２電極を含む。
第１２トランジスタＴ１２は、ＶＤＤノードＧＶＤＤに連結されたゲート電極及び第１電極と、第２バッファノードＮＥＴ１に連結された第２電極とを含む。第１３トランジスタＴ１３は、第１制御ノードＱに連結されたゲート電極、第２バッファノードＮＥＴ１に連結された第１電極、及び、ゲートオフ電圧ＶＧＬが印加される第２ＶＳＳノードＧＶＳＳ１に連結された第２電極を含む。第１４トランジスタＴ１４は、第１制御ノードＱに連結されたゲート電極、第２制御ノードＱＢに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
バッファＢＵＦは、第１５乃至第１８トランジスタＴ１５～Ｔ１８と、第２キャパシタＣ２とを含む。
第１５トランジスタＴ１５は、第１制御ノードＱの電圧がゲートオン電圧ＶＧＨ以上にブーストされるときにターンオンされて、第１シフトクロックＳＣＣＬＫ（ｎ）が印加される第１クロックノードを第１出力ノードに連結して、第１出力ノードを充電するプルアップトランジスタ（Ｐｕｌｌ－ｕｐ ｔｒａｎｓｉｓｔｏｒ）である。第１出力ノードが充電されるとき、ゲートパルスＧｏｕｔ（ｎ）の電圧がゲートオン電圧ＶＧＨに上昇する。第１５トランジスタＴ１５は、第１制御ノードＱに連結されたゲート電極、第１クロックノードに連結された第１電極、及び、第１出力ノードに連結された第２電極を含む。
第２キャパシタＣ２は、第１制御ノードＱと第１出力ノードとの間に連結される。第２キャパシタＣ２は、第１５トランジスタＴ１５がターンオンされるとき、第１シフトクロックＳＣＣＬＫ（ｎ）のゲートオン電圧ＶＧＨに第１制御ノードＱの電圧をブーストする。第２キャパシタＣ２は、図１１ｃ、図１１ｄ、図１２ａ、図１２ｂ、図１３ｂ乃至図１３ｅに示されたように、第１金属パターンＬＳ１と第２金属パターンＬＳ２との間に形成され得る。
第１６トランジスタＴ１６は、第２制御ノードＱＢの電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第１出力ノードをゲートオフ電圧ＶＧＬが印加される第３ＶＳＳノードＧＶＳＳ０に連結するプルダウントランジスタ（Ｐｕｌｌ－ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ）である。第１出力ノードが放電されるとき、ゲートパルスＧｏｕｔ（ｎ）の電圧がゲートオフ電圧ＶＧＬまで低くなる。第１６トランジスタＴ１６は、第２制御ノードＱＢに連結されたゲート電極、第１出力ノードに連結された第１電極、及び、第３ＶＳＳノードＧＶＳＳ０に連結された第２電極を含む。
第１７トランジスタＴ１７は、第１制御ノードＱの電圧がゲートオン電圧ＶＧＨ以上にブーストされるときにターンオンされて、第２シフトクロックＳＣ＿ＣＲＣＬＫ（ｎ）が印加される第２クロックノードを第２出力ノードに連結するプルアップトランジスタである。第１７トランジスタＴ１７は、第１制御ノードＱに連結されたゲート電極、第２クロックノードに連結された第１電極、及び、第２出力ノードに連結された第２電極を含む。
第１８トランジスタＴ１８は、第２制御ノードＱＢの電圧がゲートオン電圧ＶＧＨであるときにターンオンされて、第２出力ノードを第１ＶＳＳノードＧＶＳＳ２に連結して、第２出力ノードを放電させるプルダウントランジスタである。第１８トランジスタＴ１８は、第２制御ノードＱＢに連結されたゲート電極、第２出力ノードに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
図１５に示された信号伝達部ＳＴ（ｎ）を構成するトランジスタは、それぞれの機能に最適化されるように断面構造が変わり得る。例えば、第１、第２、第４、第６、第８、第１１、第１２、及び第１５トランジスタＴ１、Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１１、Ｔ１２、Ｔ１５は、図１３ａ乃至図１３ｅに示されたトランジスタＤＧＴＲで具現され得る。第３、第５、第７、第９、第１６、第１７及び第１８トランジスタＴ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１６、Ｔ１７、Ｔ１８は、図１１ａ乃至図１１ｄに示されたトランジスタＳＣＴＲで具現され得る。第１０、第１３及び第１４トランジスタＴ１０、Ｔ１３、Ｔ１４は、図１２ａ乃至図１２ｃに示されたトランジスタＢＧＴＲで具現され得る。
図１６は、本発明の第２実施例による信号伝達部を詳細に示す回路図である。 図１６は、第ｎの信号伝達部ＳＴ（ｎ）の回路構成を示している。第ｎの信号伝達部ＳＴ（ｎ）以外の他の信号伝達部は、実質的に第ｎの信号伝達部ＳＴ（ｎ）と同じ回路構成を有する。
図１６を参照すれば、制御回路ＣＴＲＬは、第１乃至第７トランジスタＴ２１～Ｔ２７を含み得る。
信号伝達部には、定電圧が印加される電源ノード、例えばゲートオン電圧ＶＧＨが印加されるＶＤＤノードＧＶＤＤと、ゲートオフ電圧ＶＧＬが印加されるＶＳＳノードＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２とを含む。ＶＳＳノードＧＶＳＳ０、ＧＶＳＳ１、ＧＶＳＳ２には、同じ電圧レベルのゲートオフ電圧ＶＧＬが印加されるか、互いに異なる電圧レベルのゲートオフ電圧ＶＧＬが印加され得る。
第１トランジスタＴ２１は、第１入力信号Ｃ（ｎ－２）が印加されるゲート電極及び第１電極と、第１バッファノードＱｈに連結された第２電極とを含む。第２トランジスタＴ２２は、第１入力信号Ｃ（ｎ－２）が印加されるゲート電極、第１バッファノードＱｈに連結された第１電極、及び、第１制御ノードＱに連結された第２電極を含む。第３トランジスタＴ２３は、第１制御ノードＱに連結されたゲート電極、ＶＤＤノードＧＶＤＤに連結された第１電極、及び、第１バッファノードＱｈに連結された第２電極を含む。
第４トランジスタＴ２４は、第２入力信号ＶＳＴが印加されるゲート電極、第１制御ノードＱに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。第５トランジスタＴ２５は、第３入力信号Ｃ（ｎ＋２）が印加されるゲート電極、第１制御ノードＱに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。第６トランジスタＴ２６は、第２制御ノードＱＢに連結されたゲート電極、第１制御ノードＱに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。第７トランジスタＴ２７は、第１入力信号Ｃ（ｎ－２）が印加されるゲート電極、第２制御ノードＱＢに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
インバータ回路ＩＮＶは、第８乃至第１１トランジスタＴ２８～Ｔ３１と、第１キャパシタＣ１１とを含む。
第８トランジスタＴ２８は、第２バッファノードＮＥＴ１に連結されたゲート電極、ＶＤＤノードＧＶＤＤに連結された第１電極、及び、第２制御ノードＱＢに連結された第２電極を含む。第１キャパシタＣ１１は、第２バッファノードＮＥＴ１と第２制御ノードＱＢとの間に連結される。第１キャパシタＣ１１は、第１金属パターンＬＳ１と第２金属パターンＬＳ２との間に形成され得る。
第９トランジスタＴ２９は、ＶＤＤノードＧＶＤＤに連結されたゲート電極及び第１電極と、第２バッファノードＮＥＴ１に連結された第２電極とを含む。第１０トランジスタＴ３０は、第１制御ノードＱに連結されたゲート電極、第２バッファノードＮＥＴ１に連結された第１電極、及び、第２ＶＳＳノードＧＶＳＳ１に連結された第２電極を含む。第１１トランジスタＴ３１は、第１制御ノードＱに連結されたゲート電極、第２制御ノードＱＢに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
バッファＢＵＦは、第１２乃至第１５トランジスタＴ３２～Ｔ３５と、第２キャパシタＣ１２とを含む。
第１２トランジスタＴ３２は、第１制御ノードＱに連結されたゲート電極、第１シフトクロックＳＣＣＬＫ（ｎ）が印加される第１クロックノードに連結された第１電極、及び、第１出力ノードに連結された第２電極を含む。第２キャパシタＣ１２は、第１制御ノードＱと第１出力ノードとの間に連結される。第２キャパシタＣ１２は、第１金属パターンＬＳ１と第２金属パターンＬＳ２との間に形成され得る。第１３トランジスタＴ３３は、第２制御ノードＱＢに連結されたゲート電極、第１出力ノードに連結された第１電極、及び、第３ＶＳＳノードＧＶＳＳ０に連結された第２電極を含む。第１４トランジスタＴ３４は、第１制御ノードＱに連結されたゲート電極、第２シフトクロックＳＣ＿ＣＲＣＬＫ（ｎ）が印加される第２クロックノードに連結された第１電極、及び、第２出力ノードに連結された第２電極を含む。第１５トランジスタＴ３５は、第２制御ノードＱＢに連結されたゲート電極、第２出力ノードに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
図１６に示された信号伝達部ＳＴ（ｎ）を構成するトランジスタは、それぞれの機能に最適化されるように断面構造が変わり得る。例えば、第１、第２、第８、第９及び第１２トランジスタＴ２１、Ｔ２２、Ｔ２８、Ｔ２９、Ｔ３２は、図１３ａ乃至図１３ｅに示されたトランジスタＤＧＴＲで具現され得る。第３、第１３、第１４及び第１５トランジスタＴ２３、Ｔ３３、Ｔ３４、Ｔ３５は、図１１ａ乃至図１１ｄに示されたトランジスタＳＣＴＲ（Ｌ）で具現され得る。第４、第５及び第６トランジスタＴ２４、Ｔ２５、Ｔ２６は、図１１ａ乃至図１１ｄに示されたトランジスタで具現されるが、第１、第２、第８、第９及び第１２トランジスタＴ２１、Ｔ２２、Ｔ２８、Ｔ２９、Ｔ３２よりも長いチャネル長さＬ’を有するトランジスタＳＣＴＲ（Ｌ’）で具現されることが好ましい。第６、第７及び第１０トランジスタＴ２６、Ｔ２７、Ｔ３０は、図１２ａ乃至図１２ｃに示されたトランジスタＢＧＴＲで具現され得る。
図１７は、本発明の第３実施例による信号伝達部を詳細に示す回路図である。 図１７は、第ｎの信号伝達部ＳＴ（ｎ）の回路構成を示している。第ｎの信号伝達部ＳＴ（ｎ）以外の他の信号伝達部は、実質的に第ｎの信号伝達部ＳＴ（ｎ）と同じ回路構成を有する。図１７において「Ｑ（ｎ）」、「ＱＢ（ｎ）」、「Ｇｏｕｔ（ｎ）」及び「ＣＡＲ（ｎ）」は、第ｎの信号伝達部ＳＴ（ｎ）の第１及び第２制御ノードと、第ｎの信号伝達部ＳＴ（ｎ）から出力されるゲートパルス及びキャリーパルスを示す。
図１７を参照すれば、制御回路ＣＴＲＬは、第１乃至第７トランジスタＴ４１～Ｔ４７と、第１キャパシタＣ２１とを含み得る。
信号伝達部には、定電圧が印加される電源ノード、例えばゲートオン電圧ＶＧＨが印加されるＶＤＤノードＧＶＤＤ０、ＧＶＤＤ１と、ゲートオフ電圧ＶＧＬが印加されるＶＳＳノードＧＶＳＳ０、ＧＶＳＳ２とを含む。ＶＤＤノードＧＶＤＤ０、ＧＶＤＤ１には、同じ電圧レベルのゲートオン電圧ＶＧＨが印加されるか、互いに異なる電圧レベルのゲートオン電圧ＶＧＨが印加され得る。ＶＳＳノードＧＶＳＳ０、ＧＶＳＳ２には、同じ電圧レベルのゲートオフ電圧ＶＧＬが印加されるか、互いに異なる電圧レベルのゲートオフ電圧ＶＧＬが印加され得る。
第１トランジスタＴ４１は、第２入力信号ＥＭＣＬＫが印加されるゲート電極、 第１入力信号Ｃ（ｎ－１）が印加される第１電極と、第１バッファノードＱｈに連結された第２電極を含む。第１入力信号Ｃ（ｎ－１）は、スタートパルス又は前の信号伝達部から出力されるキャリーパルスであり得る。第２入力信号ＥＭＣＬＫは、シフトクロックであり得る。このシフトクロックはゲート信号、例えばＥＭパルスと同期するシフトクロックであり得るが、ここに限定されない。
第２トランジスタＴ４２は、第２入力信号ＥＭＣＬＫが印加されるゲート電極、第１バッファノードＱｈに連結された第１電極、及び、第１制御ノードＱ（ｎ）に連結された第２電極を含む。第３トランジスタＴ４３は、第１制御ノードＱに連結されたゲート電極、ゲートオン電圧ＶＧＨが印加される第１ＶＤＤノードＧＶＤＤ１に連結された第１電極、及び、第１バッファノードＱｈに連結された第２電極を含む。
第４トランジスタＴ４４は、第３入力信号ＱＢ（ｎ－１）が印加されるゲート電極、第１ＶＤＤノードＧＶＤＤ１に連結された第１電極、及び、第２バッファノードＮＥＴ１に連結された第２電極を含む。第３入力信号ＱＢ（ｎ－１）は、前の信号伝達部、例えば第ｎ－１信号伝達部ＳＴ（ｎ－１）の第２制御ノードＱＢの電圧であり得る。
第５トランジスタＴ４５は、第２バッファノードＮＥＴ１に連結されたゲート電極、第１ＶＤＤノードＧＶＤＤ１に連結された第１電極、及び、第２制御ノードＱＢ（ｎ）に連結された第２電極を含む。第１キャパシタＣ２１は、第２バッファノードＮＥＴ１と第２制御ノードＱＢ（ｎ）との間に連結される。第１キャパシタＣ２１は、第１金属パターンＬＳ１と第２金属パターンＬＳ２との間に形成され得る。
第６トランジスタＴ４６は、第１バッファノードＱｈに連結されたゲート電極、第２バッファノードＮＥＴ１に連結された第１電極、及び、第２制御ノードＱＢ（ｎ）に連結された第２電極を含む。第７トランジスタＴ４７は、第１バッファノードＱｈに連結されたゲート電極、第２制御ノードＱＢ（ｎ）に連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
バッファＢＵＦは、第８乃至第１１トランジスタＴ４８～Ｔ４９と、第２キャパシタＣ２２とを含む。
第８トランジスタＴ４８は、第１制御ノードＱ（ｎ）に連結されたゲート電極、ゲートオン電圧ＶＧＨが印加される第２ＶＤＤノードＧＶＤＤ０に連結された第１電極、及び、第１出力ノードに連結された第２電極を含む。第２キャパシタＣ２２は、第１制御ノードＱ（ｎ）と第１出力ノードとの間に連結される。第２キャパシタＣ２２は、第１金属パターンＬＳ１と第２金属パターンＬＳ２との間に形成され得る。第９トランジスタＴ４９は、第２制御ノードＱＢ（ｎ）に連結されたゲート電極、第１出力ノードに連結された第１電極、及び、第２ＶＳＳノードＧＶＳＳ０に連結された第２電極を含む。第１０トランジスタＴ５０は、第１制御ノードＱ（ｎ）に連結されたゲート電極、第１ＶＤＤノードＧＶＤＤ１に連結された第１電極、及び、第２出力ノードに連結された第２電極を含む。第１１トランジスタＴ５１は、第２制御ノードＱＢ（ｎ）に連結されたゲート電極、第２出力ノードに連結された第１電極、及び、第１ＶＳＳノードＧＶＳＳ２に連結された第２電極を含む。
図１７に示された信号伝達部ＳＴ（ｎ）を構成するトランジスタは、それぞれの機能に最適化されるように断面構造が変わり得る。例えば、第１、第２、第４、第５、第６及び第８トランジスタＴ４１、Ｔ４２、Ｔ４４、Ｔ４５、Ｔ４６、Ｔ４８は、図１３ａ乃至図１３ｅに示されたトランジスタＤＧＴＲで具現され得る。第３、第９、第１０及び第１１トランジスタＴ４３、Ｔ４９、Ｔ５０、Ｔ５１は、図１１ａ乃至図１１ｄに示されたトランジスタＳＣＴＲで具現され得る。第７トランジスタＴ４７は、図１２ａ乃至図１２ｃに示されたトランジスタＢＧＴＲで具現され得る。
本発明の表示装置は、スタートゲートパルスが予め設定されたシーケンスに応じて発生されるライン選択パルスを利用して、ピクセルラインを選択することができる。ゲート駆動部１２０の信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）は、スタートパルスやキャリーパルスが入力されなくても、ライン選択パルスに応答してゲートパルスを出力するピクセルライン選択回路を含むことができる。
ピクセルライン選択回路は、様々な駆動方法に応用されることができる。一例として、外部補償回路を用いてサブピクセルのそれぞれで駆動素子の電気的特性をリアルタイムセンシングする方法において、予め設定されたピクセルラインで毎フレーム期間ごとに１又はｎ（ｎは０よりも大きい正の整数）本のピクセルラインを選択し、そのピクセルラインのサブピクセルに配置された駆動素子の電気的特性をセンシングすることができる。一例として、第１フレーム期間にて、第１０ピクセルラインのサブピクセルにセンシング用ゲートパルスが印加された後、第２フレーム期間にて、第１１ピクセルラインのサブピクセルにセンシング用ゲートパルスが印加され得る。
図１８は、ピクセルライン選択回路の一例を示す図である。
図１８を参照すれば、信号伝達部ＳＴ（ｎ－１）～ＳＴ（ｎ＋２）のうち少なくとも１つの制御回路は、ピクセルライン選択回路を含むことができる。ピクセルライン選択回路は、図１５乃至図１７に示された信号伝達部又は公知の信号伝達部回路に適用可能である。
ピクセルライン選択回路は、少なくとも第１乃至第４トランジスタＴ61～Ｔ64と、キャパシタＣ３とを含む。
駆動素子の電気的特性を実施したセンシングする方法において、ライン選択パルスＬＳＰがセンシング対象ピクセルラインのゲートラインを駆動する信号伝達部に入力され得る。ライン選択パルスＬＳＰは、タイミングコントローラ１３０に設定されたシーケンスに応じて、１フレーム期間で、ピクセルデータのない垂直ブランク時間（Ｖｅｒｔｉｃａｌ ｂｌａｎｋ ｔｉｍｅ）に１回又はｎ回発生され得る。ライン選択パルスＬＳＰが入力される信号伝達部は、ライン選択パルスＬＳＰに応答して、センシング対象ピクセルラインのサブピクセルに連結されたゲートラインにセンシング用ゲートパルスを印加する。
ライン選択パルスＬＳＰが垂直ブランク時間に発生されると、第１ノードＭが充電されて第２トランジスタＴ62がターンオンされる。このとき、タイミングコントローラ１３０からリセットパルスＲＳＴが発生されると、第３トランジスタＴ63がターンオンされて第１制御ノードＱが充電され、バッファＢＵＦを通して出力され得る。垂直ブランク時間が終わった直後、次のフレーム期間が始まるとき、スタートパルスＶＳＴとライン選択パルスＬＳＰとが発生されて、ノードＭ、Ｑが初期化される。
第１トランジスタＴ61は、ゲートオン電圧ＶＧＨのライン選択パルスＬＳＰに応答してターンオンされる。第１トランジスタＴ61は、ライン選択パルスＬＳＰが印加されるゲート電極、入力信号Ｃ（ｎ－２）が印加される第１電極、及び、第１ノードＭに連結された第２電極を含む。第１入力信号は前の信号伝達部、例えば、第ｎ－２信号伝達部ＳＴ（ｎ－２）から出力されるキャリーパルスであり得るがこれに限定されない。
キャパシタＣ３は、第１ノードＭとＶＳＳノードＧＶＳＳ２との間に連結される。キャパシタＣ３は、第１金属パターンＬＳ１と第２金属パターンＬＳ２との間に形成され得る。
第２トランジスタＴ62は、第１ノードＭの電圧がゲートオン電圧ＶＧＨに充電されるときにターンオンされて、ＶＤＤノードを第２ノードＮ１に連結する。第２トランジスタＴ62は、第１ノードＭに連結されたゲート電極、ゲートオン電圧ＶＧＨが印加されるＶＤＤノードＧＶＤＤに連結された第１電極、及び、第２ノードＮ１に連結された第２電極を含む。
第３トランジスタＴ63は、ゲートオン電圧ＶＧＨのリセットパルスＲＳＴに応答してターンオンされて、第２ノードＮ１を第１制御ノードＱに連結する。第３トランジスタＴ63は、リセットパルスＲＳＴが印加されるゲート電極、第２ノードＮ１に連結された第１電極、及び、第１制御ノードＱに連結された第２電極を含む。
第４トランジスタＴ64は、ゲートオン電圧ＶＧＨのスタートパルスＶＳＴに応答してターンオンされて、第１制御ノードＱをＶＳＳノード ＧＶＳＳ２に連結する。第４トランジスタＴ64は、スタートパルスＶＳＴが印加されるゲート電極、第１制御ノードＱに連結された第１電極、及び、ＶＳＳノード ＧＶＳＳ２に連結された第２電極を含む。
図１８に示されたピクセルライン選択回路を構成するトランジスタは、それぞれの機能に最適化されるように断面構造が変わり得る。例えば、第１、第２及び第３トランジスタＴ61、Ｔ62、Ｔ63は、図１３ａ乃至図１３ｅに示されたトランジスタＤＧＴＲで具現され得る。第４トランジスタＴ64は、図１１ａ乃至図１１ｄに示されたトランジスタＳＣＴＲで具現され得る。
以上の明細書の内容は、請求項の必須的な特徴を特定するものではないので、請求項の権利範囲は明細書の内容に記載した事項によって限定されない。
以上、添付の図面を参照して本発明の実施例をより詳細に説明したが、本発明は必ずしもこのような実施例に限るものではなく、本発明の技術思想を逸脱しない範囲内で様々に変形して実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。それゆえに、以上で記述した実施例は、あらゆる面で例示的なものであり、非限定的なものであると理解すべきである。本発明の保護範囲は、特許請求の範囲によって解釈されるべきであり、それと均等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものであると解釈されるべきであろう。
１０、ＧＬＳ 表示パネルの基板
１２ 回路層
１４ 発光素子層
１６ 封止層
３４、３６ ＶＳＳショートバー
３８ ＶＳＳ配線（ＥＶＳＳ補助配線）
４０ ＥＳＤ配線
４２ ＥＳＤ素子
１００ 表示パネル
１０１ ピクセル
１０２ データライン
１０３ ゲートライン
１１０ データ駆動部
１２０ ゲート駆動部
１３０ タイミングコントローラ
１４０ 電源部
ＢＺ ベゼル領域
ＥＬ 発光素子
ＤＴ ピクセル回路の駆動素子
Ｔ０１～Ｔ０４ ピクセル回路のスイッチ素子
Ｃｓｔ ピクセル回路のキャパシタ
ＴＦＴ１ 第１ＴＦＴ
ＴＦＴ２ 第２ＴＦＴ
ＡＣＴ１、ＡＣＴ２ 半導体パターン
ＬＳ１ 第１金属パターン
ＬＳ２ 第２金属パターン
ＧＥ１、ＧＥ２ ゲート電極
ＤＥ１、ＤＥ２ 第１電極
ＳＥ１、ＳＥ２ 第２電極
ＢＵＦ１ 第１絶縁層
ＢＵＦ２ 第２絶縁層
ＧＩ 第３絶縁層
ＩＬＤ 第４絶縁層
ＰＡＣ１ 第５絶縁層
ＰＡＣ２ 第６絶縁層
ＤＡＭ ダム

Claims (30)

  1. 複数のトランジスタを含み、基板上に配置された回路層と、
    複数の発光素子を含み、前記回路層上に配置された発光素子層と、
    前記発光素子層を覆う封止層と、を含み、
    前記回路層の全てのトランジスタは、ｎチャネル酸化物トランジスタであり、
    前記回路層は、少なくとも第１トランジスタと第２トランジスタとを含み、
    前記第１トランジスタは、
    第１酸化物半導体パターン、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンに重畳される第１－１ゲート電極、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの一方の側と接触する第１－１電極、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの他方の側と接触する第１－２電極、及び、前記基板上に配置されて、前記第１酸化物半導体パターンに重畳される第１－１金属パターンを含み、
    前記第２トランジスタは、
    第２酸化物半導体パターン、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンに重畳される第２－１ゲート電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの一方の側と接触する第２－１電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの他方の側と接触する第２－２電極、前記基板上に配置されて、前記第２酸化物半導体パターンに重畳される第１－２金属パターン、及び、前記第２酸化物半導体パターンと前記第１－２金属パターンとの間に配置された第２金属パターンを含む、表示パネル。
  2. 前記第１及び第２トランジスタの上に配置された第５金属層、をさらに含み、
    前記第５金属層は、
    前記第１トランジスタの上に配置された第５－１金属パターン、
    前記第２トランジスタの上に配置された第５－２金属パターン、及び、
    前記発光素子のアノード電極を前記第２トランジスタの第２電極に連結するように構成された第５－３金属パターンを含む、請求項１に記載の表示パネル。
  3. 前記第５金属層はチタンを含む、請求項２に記載の表示パネル。
  4. 前記第１及び第２トランジスタの第１及び第２電極はチタンを含む、請求項３に記載の表示パネル。
  5. 前記基板上に配置されて、前記第１－１及び第１－２金属パターンを覆う第１絶縁層と、
    前記第１絶縁層上に配置されて、前記第２金属パターンと前記第１絶縁層とを覆う第２絶縁層と、
    前記第２絶縁層上に配置されて、前記第１及び第２酸化物半導体パターンと前記第２絶縁層とを覆う第３絶縁層と、
    前記第３絶縁層上に配置されて、前記第１及び第２トランジスタのゲート電極と前記第３絶縁層とを覆う第４絶縁層と、
    前記第４絶縁層上に配置されて、前記第１及び第２トランジスタの第１及び第２電極と前記第４絶縁層とを覆う第５絶縁層と、
    前記第５絶縁層上に配置されて、前記第５金属層と前記第５絶縁層とを覆う第６絶縁層と、を含み、
    前記第１乃至第４絶縁層の各々は無機膜であり、
    前記第５及び第６絶縁層の各々は、前記第１乃至第４絶縁層の各々の厚さよりも厚い厚さを有する有機膜である、請求項２に記載の表示パネル。
  6. 前記第１絶縁層は、５００Å～３０００Åの間の厚さを有する、請求項５に記載の表示パネル。
  7. 前記回路層は、
    データ電圧が印加されるデータライン、ゲートパルスが印加されるゲートライン、及び、定電圧が印加される電源ラインに連結される、ピクセルと、
    前記ゲートパルスを発生するゲート駆動部とを含み、
    前記ピクセルの各々はピクセル回路を含み、
    前記ピクセル回路は、
    前記発光素子を駆動する駆動素子と、
    前記ゲートパルスに応答してターンオン／オフされるように構成されたスイッチ素子とを含み、
    前記ゲート駆動部は複数のトランジスタを含み、
    前記駆動素子、前記スイッチ素子、及び前記ゲート駆動部の前記トランジスタの各々が、前記ｎチャネル酸化物トランジスタである、請求項１に記載の表示パネル。
  8. 前記スイッチ素子が、前記第１トランジスタと同じ積層構造を有する、請求項７に記載の表示パネル。
  9. 前記第１トランジスタの第２電極が、前記第１－１金属パターンに接触する、請求項１に記載の表示パネル。
  10. 前記駆動素子は、
    前記第２トランジスタと同じ積層構造を有する、請求項７に記載の表示パネル。
  11. 前記第２トランジスタの第２電極が、前記第２金属パターンに接触する、請求項１に記載の表示パネル。
  12. 前記第１及び第２トランジスタの第１及び第２電極と同じ層上に配置されたジャンピングパターンであって、前記第３及び第４絶縁層を貫通するコンタクトホールを通して、導体化された半導体パターンに接触し、かつ、前記第１乃至第４絶縁層を貫通するコンタクトホールを通して、前記第１－２金属パターンに接触するジャンピングパターンをさらに含む、請求項５に記載の表示パネル。
  13. 前記ゲート駆動部の少なくとも一部は、前記表示パネルにおいて前記ピクセルが配置されたピクセルアレイ外のベゼル領域に配置され、
    前記回路層は、
    前記ピクセルアレイ内に配置されて、ピクセル基準電圧が印加される複数のＶＳＳラインと、
    前記ＶＳＳラインを連結するように構成されたショートバーとをさらに含む、請求項７に記載の表示パネル。
  14. 前記回路層は、
    前記ベゼル領域に配置された閉ループ状の静電放電配線と、
    前記データラインと前記静電放電配線との間に連結された複数の静電放電素子と、
    前記ゲートラインと前記静電放電配線との間に連結された複数の静電放電素子とをさらに含み、
    前記静電放電素子が前記第１トランジスタと同じ積層構造を有する、請求項１３に記載の表示パネル。
  15. 前記回路層は、
    前記データラインに連結されたデマルチプレクサを含み、
    前記デマルチプレクサのスイッチ素子が前記第１トランジスタと同じ積層構造を有する、請求項７に記載の表示パネル。
  16. 前記回路層は、
    シフトレジスタを含んだゲート駆動部を含み、
    前記シフトレジスタの信号伝達部の各々は、
    第１制御ノードと、第２制御ノードと、入力信号に応答して前記第１及び第２制御ノードを充放電する制御回路と、第１出力ノードにゲートパルスを出力し第２出力ノードにキャリーパルスを出力するように構成されたバッファとを含み、
    前記制御回路と前記バッファのうちの少なくとも１つは、断面構造が互いに異なる少なくとも２つ以上のトランジスタを含む、請求項１に記載の表示パネル。
  17. 前記制御回路は、
    前記第２制御ノードに連結されたゲート電極、前記第１制御ノードに連結された第１電極、及び、第１バッファノードに連結された第２電極を含んだトランジスタと、
    前記第２制御ノードに連結されたゲート電極、前記第１バッファノードに連結された第１電極、及び、ＶＳＳノードに連結された第２電極を含んだトランジスタとを含む、請求項１６に記載の表示パネル。
  18. 前記信号伝達部の各々は、
    前記第１制御ノードが充電されるときに前記第２制御ノードを放電させ、前記第１制御ノードが放電されるときに前記第２制御ノードを充電させるインバータ回路をさらに含み、
    前記インバータ回路は、
    第２バッファノードに連結されたゲート電極、ＶＤＤノードに連結された第１電極、及び、前記第２制御ノードに連結された第２電極を含んだトランジスタと、
    前記ＶＤＤノードに連結されたゲート電極及び第１電極と、前記第２バッファノードに連結された第２電極とを含んだトランジスタと、
    前記第１制御ノードに連結されたゲート電極、前記第２バッファノードに連結された第１電極、及び、第２ＶＳＳノードに連結された第２電極を含んだトランジスタと、
    前記第１制御ノードに連結されたゲート電極、前記第２制御ノードに連結された第１電極、及び、第１ＶＳＳノードに連結された第２電極を含んだトランジスタと、を含む、請求項１６に記載の表示パネル。
  19. 前記制御回路は、
    ライン選択パルスが印加されるゲート電極、入力信号が印加される第１電極、及び、第１ノードに連結された第２電極を含んだトランジスタと、
    前記第１ノードとＶＳＳノードとの間に連結されたキャパシタと、
    前記第１ノードに連結されたゲート電極、ＶＤＤノードに連結された第１電極、及び、第２ノードに連結された第２電極を含んだトランジスタと、
    リセットパルスが印加されるゲート電極、前記第２ノードに連結された第１電極、及び、前記第１制御ノードに連結された第２電極を含んだトランジスタと、
    スタートパルスが印加されるゲート電極、前記第１制御ノードに連結された第１電極、及び、前記ＶＳＳノードに連結された第２電極を含んだトランジスタとを含む、請求項１６に記載の表示パネル。
  20. 複数のトランジスタを含み、基板上に配置された回路層と、
    複数の発光素子を含み、前記回路層上に配置された発光素子層と、
    前記発光素子層を覆う封止層とを含み、
    前記回路層の全てのトランジスタは、ｎチャネル酸化物トランジスタであり、
    前記回路層は、少なくとも第１トランジスタと第２トランジスタとを含み、
    前記第１トランジスタは、
    第１酸化物半導体パターン、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンに重畳される第１－１ゲート電極、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの一方の側と接触する第１―１電極、及び、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの他方の側と接触する第１－２電極を含み、
    前記第２トランジスタは、
    第２酸化物半導体パターン、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンに重畳される第２－１ゲート電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの一方の側と接触する第２－１電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの他方の側と接触する第２―２電極、前記基板上に配置されて、前記第２酸化物半導体パターンに重畳される第１金属パターン、及び、前記第２酸化物半導体パターンと前記第１金属パターンとの間に配置された第２金属パターンを含む、表示パネル。
  21. 前記回路層は、
    シフトレジスタを含んだゲート駆動部を含み、
    前記シフトレジスタの信号伝達部の各々は、第１制御ノードと、第２制御ノードと、入力信号に応答して前記第１及び第２制御ノードを充放電する制御回路と、第１出力ノードにゲートパルスを出力し第２出力ノードにキャリーパルスを出力するように構成されたバッファとを含み、
    前記制御回路と前記バッファのうちの少なくとも１つは、ソースコンタクト構造のトランジスタ、バックゲートを有するトランジスタ、及び、ダブルゲートを有するトランジスタのうち少なくとも２つのトランジスタを含み、
    前記ソースコンタクト構造のトランジスタは、第１－１ゲート電極、第１酸化物半導体パターン、前記第１酸化物半導体パターンの一方の側に接触した第１電極、前記第１酸化物半導体パターンの他方の側に接触した第１－２電極、及び、前記第１酸化物半導体パターンの下に配置されて前記第１－２電極と接触する金属パターンを含み、
    前記バックゲートを有するトランジスタは、第２－１ゲート電極、第２酸化物半導体パターン、前記第２酸化物半導体パターンの一方の側に接触した第１電極、前記第２酸化物半導体パターンの他方の側に接触した第２電極、及び、前記第２酸化物半導体パターンの下に配置されて定電圧が印加される金属パターンを含み、
    前記ダブルゲートを有するトランジスタは、第３－１ゲート電極、第３酸化物半導体パターン、前記第３酸化物半導体パターンの一方の側に接触した第１電極、前記第３酸化物半導体パターンの他方の側に接触した第２電極、及び、前記第３酸化物半導体パターンの下に配置されて前記第３－１ゲート電極と接触する金属パターンを含み、
    前記制御回路と前記バッファのうちの少なくとも１つは、ソースコンタクト構造のトランジスタ、バックゲートを有するトランジスタ、及び、ダブルゲートを有するトランジスタのうち少なくとも２つのトランジスタを含む、請求項２０に記載の表示パネル。
  22. 前記制御回路は、
    前記第２制御ノードに連結されたゲート電極、前記第１制御ノードに連結された第１電極、及び、第１バッファノードに連結された第２電極を含んだトランジスタと、
    前記第２制御ノードに連結されたゲート電極、前記第１バッファノードに連結された第１電極、及び、ＶＳＳノードに連結された第２電極を含んだトランジスタとを含む、請求項２０に記載の表示パネル。
  23. 前記信号伝達部の各々は、
    前記第１制御ノードが充電されるときに前記第２制御ノードを放電させ、前記第１制御ノードが放電されるときに前記第２制御ノードを充電させるように構成されたインバータ回路をさらに含み、
    前記インバータ回路は、
    第２バッファノードに連結されたゲート電極、ＶＤＤノードに連結された第１電極、及び、前記第２制御ノードに連結された第２電極を含んだトランジスタと、
    前記ＶＤＤノードに連結されたゲート電極及び第１電極と、前記第２バッファノードに連結された第２電極とを含んだトランジスタと、
    前記第１制御ノードに連結されたゲート電極、前記第２バッファノードに連結された第１電極、及び、第２ＶＳＳノードに連結された第２電極を含んだトランジスタと、
    前記第１制御ノードに連結されたゲート電極、前記第２制御ノードに連結された第１電極、及び、第１ＶＳＳノードに連結された第２電極を含んだトランジスタとを含む、請求項２１に記載の表示パネル。
  24. 前記制御回路は、
    ライン選択パルスが印加されるゲート電極、入力信号が印加される第１電極、及び、第１ノードに連結された第２電極を含んだトランジスタと、
    前記第１ノードとＶＳＳノードとの間に連結されたキャパシタと、
    前記第１ノードに連結されたゲート電極、ＶＤＤノードに連結された第１電極、及び、第２ノードに連結された第２電極を含んだトランジスタと、
    リセットパルスが印加されるゲート電極、前記第２ノードに連結された第１電極、及び、前記第１制御ノードに連結された第２電極を含んだトランジスタと、
    スタートパルスが印加されるゲート電極、前記第１制御ノードに連結された第１電極、及び、前記ＶＳＳノードに連結された第２電極を含んだトランジスタとを含む、請求項２０に記載の表示パネル。
  25. 複数のトランジスタを含み、基板上に配置された回路層と、
    複数の発光素子を含み、前記回路層上に配置された発光素子層と、
    前記発光素子層を覆う封止層とを含み、
    前記回路層の全てのトランジスタは、ｎチャネル酸化物トランジスタであり、
    前記回路層は、
    シフトレジスタを含んだゲート駆動部を含み、
    前記シフトレジスタの信号伝達部の各々は、
    第１－１ゲート電極、第１酸化物半導体パターン、前記第１酸化物半導体パターンの一方の側に接触した第１電極、前記第１酸化物半導体パターンの他方の側に接触した第１－２電極、及び、前記第１酸化物半導体パターンの下に配置されて前記第１－２電極と接触する金属パターンを含んだ、ソースコンタクト構造のトランジスタと、
    第２－１ゲート電極、第２酸化物半導体パターン、前記第２酸化物半導体パターンの一方の側に接触した第１電極、前記第２酸化物半導体パターンの他方の側に接触した第２電極、及び、前記第２酸化物半導体パターンの下に配置されて定電圧が印加される金属パターンを含んだ、バックゲートを有するトランジスタと、
    第３－１ゲート電極、第３酸化物半導体パターン、前記第３酸化物半導体パターンの一方の側に接触した第１電極、前記第３酸化物半導体パターンの他方の側に接触した第２電極、及び、前記第３酸化物半導体パターンの下に配置されて前記第３－１ゲート電極と接触する金属パターンを含んだ、ダブルゲートを有するトランジスタとを含む、表示パネル。
  26. 前記金属パターンは、
    第１絶縁層と第２絶縁層とを挟んで酸化物半導体パターンと少なくとも一部が重畳される第１金属パターンと、前記第２絶縁層を挟んで前記酸化物半導体パターンと少なくとも一部が重畳される第２金属パターンのうち１つ以上を含む、請求項２５に記載の表示パネル。
  27. 入力映像が再現される表示装置と、
    前記表示装置へ入力映像のピクセルデータを伝送するホストシステムとを含み、
    前記表示装置の表示パネルは、
    複数のトランジスタを含み、基板上に配置された回路層と、
    複数の発光素子を含み、前記回路層上に配置された発光素子層と、
    前記発光素子層を覆う封止層とを含み、
    前記回路層の全てのトランジスタは、ｎチャネル酸化物トランジスタであり、
    前記回路層は、少なくとも第１トランジスタと第２トランジスタとを含み、
    前記第１トランジスタは、
    第１酸化物半導体パターン、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンに重畳されるゲート電極、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの一方の側と接触する第１電極、及び、前記第１酸化物半導体パターンの上で前記第１酸化物半導体パターンの他方の側と接触する第２電極を含み、
    前記第２トランジスタは、
    第２酸化物半導体パターン、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンに重畳されるゲート電極、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの一方の側と接触する第１電極、及び、前記第２酸化物半導体パターンの上で前記第２酸化物半導体パターンの他方の側と接触する第２電極を含み、
    前記第１トランジスタの下に第１－１金属パターンが配置されるか、前記第１トランジスタの下に金属パターンが無く、
    前記第２トランジスタの下に、絶縁層を挟んで互いに重畳される第１－２金属パターンと第２金属パターンとが配置される、電子装置。
  28. 前記表示パネルは、
    前記第１及び第２トランジスタの上に配置された第５金属層と、
    前記基板上に配置されて、少なくとも前記第１－２金属パターンを覆う第１絶縁層と、
    前記第１絶縁層上に配置されて、前記第２金属パターンと前記第１絶縁層とを覆う第２絶縁層と、
    前記第２絶縁層上に配置されて、前記第１及び第２酸化物半導体パターンと前記第２絶縁層とを覆う第３絶縁層と、
    前記第３絶縁層上に配置されて、前記第１及び第２トランジスタのゲート電極と前記第３絶縁層とを覆う第４絶縁層と、
    前記第４絶縁層上に配置されて、前記第１及び第２トランジスタの第１及び第２電極と前記第４絶縁層とを覆う第５絶縁層と、
    前記第５絶縁層上に配置されて、前記第５金属層と前記第５絶縁層とを覆う第６絶縁層とを含み、
    前記第５金属層はチタンを含む、請求項２７に記載の電子装置。
  29. 前記回路層は、
    データ電圧が印加されるデータライン、ゲートパルスが印加されるゲートライン、及び、定電圧が印加される電源ラインに連結されるピクセルと、
    前記ゲートパルスを発生するゲート駆動部とを含み、
    前記ピクセルの各々はピクセル回路を含み、
    前記ピクセル回路は、
    前記発光素子を駆動する駆動素子と、
    前記ゲートパルスに応答してターンオン／オフされるように構成されたスイッチ素子とを含み、
    前記ゲート駆動部は複数のトランジスタを含み、
    前記駆動素子、前記スイッチ素子及び前記ゲート駆動部のトランジスタの各々が、前記ｎチャネル酸化物トランジスタであり、
    前記スイッチ素子が、前記第１トランジスタと同じ積層構造を有し、
    前記駆動素子は、前記第２トランジスタと同じ積層構造を有し、
    前記第１トランジスタの第２電極が、前記第１－１金属パターンに接触し、
    前記第２トランジスタの第２電極が、前記第２金属パターンに接触する、請求項２７に記載の電子装置。
  30. 前記ゲート駆動部の少なくとも一部は、前記表示パネルにおいて前記ピクセルが配置されたピクセルアレイ外のベゼル領域に配置され、
    前記回路層は、
    前記ピクセルアレイ内に配置されて、ピクセル基準電圧が印加される複数のＶＳＳラインと、
    前記ＶＳＳラインを連結するように構成されたショートバーと、
    前記ベゼル領域に配置された閉ループ状の静電放電配線と、
    前記データラインと前記静電放電配線との間に連結された複数の静電放電素子と、
    前記ゲートラインと前記静電放電配線との間に連結された複数の静電放電素子とをさらに含み、
    前記静電放電素子が、前記第１トランジスタと同じ積層構造を有する、請求項２９に記載の電子装置。
JP2022140281A 2021-09-03 2022-09-02 表示パネルとこれを含む電子装置 Pending JP2023037619A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR20210117694 2021-09-03
KR10-2021-0117694 2021-09-03
KR1020210188351A KR20230034832A (ko) 2021-09-03 2021-12-27 표시패널과 이를 포함한 전자장치
KR10-2021-0188351 2021-12-27
KR10-2022-0088215 2022-07-18
KR1020220088215A KR20230035203A (ko) 2021-09-03 2022-07-18 표시패널과 이를 포함한 전자장치

Publications (1)

Publication Number Publication Date
JP2023037619A true JP2023037619A (ja) 2023-03-15

Family

ID=83005993

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022140281A Pending JP2023037619A (ja) 2021-09-03 2022-09-02 表示パネルとこれを含む電子装置

Country Status (5)

Country Link
US (1) US11882742B2 (ja)
EP (1) EP4170718A3 (ja)
JP (1) JP2023037619A (ja)
CN (1) CN115768177A (ja)
TW (1) TWI818705B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530937B (zh) * 2020-12-02 2022-09-27 Tcl华星光电技术有限公司 一种静电保护电路和显示面板
CN116437727B (zh) * 2023-06-14 2023-11-07 北京京东方技术开发有限公司 显示面板和显示装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US9029861B2 (en) * 2010-07-16 2015-05-12 Sharp Kabushiki Kaisha Thin film transistor and shift register
JP5707914B2 (ja) * 2010-12-13 2015-04-30 ソニー株式会社 酸化物半導体を用いる装置、表示装置、及び、電子機器
KR101469485B1 (ko) * 2012-08-13 2014-12-05 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP2016072498A (ja) * 2014-09-30 2016-05-09 株式会社東芝 半導体装置
KR102278390B1 (ko) * 2015-01-20 2021-07-19 삼성디스플레이 주식회사 구동 드라이버 및 이를 포함하는 표시 장치
KR102400022B1 (ko) * 2015-12-30 2022-05-19 엘지디스플레이 주식회사 측부 구부림 구조를 갖는 플렉서블 유기발광 다이오드 표시장치
JP6673731B2 (ja) 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR101920769B1 (ko) * 2016-10-31 2018-11-22 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20180068634A (ko) * 2016-12-14 2018-06-22 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20180079037A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
CN107275350B (zh) * 2017-07-19 2020-03-10 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
KR102369730B1 (ko) * 2017-08-31 2022-03-02 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20200098723A (ko) * 2018-01-11 2020-08-20 어플라이드 머티어리얼스, 인코포레이티드 금속 산화물 스위치를 갖는 작은 저장 커패시터를 갖는 박막 트랜지스터
KR102566157B1 (ko) 2018-06-28 2023-08-11 삼성디스플레이 주식회사 표시장치
KR102656236B1 (ko) * 2018-09-03 2024-04-09 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 유기발광 표시장치
KR102522804B1 (ko) * 2018-10-12 2023-04-19 엘지디스플레이 주식회사 시프트 레지스터 및 이를 이용한 표시장치
KR20200133888A (ko) * 2019-05-20 2020-12-01 삼성디스플레이 주식회사 표시 장치 및 그것을 포함하는 전자 장치
US11765935B2 (en) * 2019-07-04 2023-09-19 Lg Display Co., Ltd. Display apparatus
KR20210022187A (ko) 2019-08-19 2021-03-03 삼성디스플레이 주식회사 표시 장치
US20210193049A1 (en) * 2019-12-23 2021-06-24 Apple Inc. Electronic Display with In-Pixel Compensation and Oxide Drive Transistors
KR102620048B1 (ko) * 2020-09-16 2024-01-02 삼성디스플레이 주식회사 에칭 장치 및 이를 이용하는 표시 장치 제조 방법
KR20220077235A (ko) * 2020-11-30 2022-06-09 삼성디스플레이 주식회사 디스플레이 장치

Also Published As

Publication number Publication date
EP4170718A2 (en) 2023-04-26
US20230071094A1 (en) 2023-03-09
US11882742B2 (en) 2024-01-23
EP4170718A3 (en) 2023-08-23
TW202327077A (zh) 2023-07-01
TWI818705B (zh) 2023-10-11
CN115768177A (zh) 2023-03-07

Similar Documents

Publication Publication Date Title
US10650737B2 (en) Hybrid micro-driver architectures having time multiplexing for driving displays
KR102330860B1 (ko) 유기발광 표시장치와 그 구동방법
EP3671413A1 (en) Touch display panel, method for driving same, and electronic device
KR20180061524A (ko) 표시패널과 이를 이용한 전계 발광 표시장치
TWI818705B (zh) 顯示面板和包含該顯示面板的電子裝置
KR20220051619A (ko) 표시패널과 이를 이용한 표시장치
KR20200076302A (ko) 표시 패널 및 표시 장치
WO2021189334A9 (zh) 显示面板和显示装置
US11620949B2 (en) Pixel circuit and display device including the same
JP7402926B2 (ja) ピクセル回路とこれを含む表示装置
US20230008552A1 (en) Pixel circuit and display panel including same
US20230110320A1 (en) Gate driving circuit and display device including the same
US11430396B2 (en) Display panel and display device using the same
CN115909962A (zh) 栅极驱动电路和包括该栅极驱动电路的显示装置
KR20230035203A (ko) 표시패널과 이를 포함한 전자장치
US11721290B2 (en) Gate driving circuit and display device including the same
US11908405B2 (en) Pixel circuit and display device including the same
US11854484B2 (en) Pixel circuit and display device including the same
US11776476B2 (en) Pixel circuit and display device including the same
US20230165073A1 (en) Display device
US20220208117A1 (en) Display device including multiplexer
KR20230034832A (ko) 표시패널과 이를 포함한 전자장치
KR20230009250A (ko) 픽셀 회로와 이를 포함한 표시장치
CN117529164A (zh) 显示面板和包括该显示面板的显示装置
KR20230034823A (ko) 픽셀 회로와 이를 포함한 표시장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220906

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240501

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20240521