KR20220077235A - 디스플레이 장치 - Google Patents

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KR20220077235A
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김종인
강현승
김준걸
방석환
손승석
이우근
전영재
채수정
홍지윤
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Abstract

본 발명은 화소 회로와 발광 소자가 정상적인 동작을 수행하지 못하는 것을 방지하는 디스플레이 장치를 위하여, 표시 영역 및 상기 표시 영역 외곽의 주변 영역을 포함하는 기판; 상기 표시 영역에 대응하는 상기 기판 상에 배치되고, 반도체층과 게이트 전극을 포함하는 박막 트랜지스터; 상기 주변 영역에 대응하는 상기 기판 상에 배치되고, 상기 반도체층과 동일 물질을 포함하는 패드 전극; 및 상기 박막 트랜지스터 및 상기 패드 전극 상에 배치되고, 상기 패드 전극을 일부 노출하는 개구를 갖는 제1 절연층;을 구비하는 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
이러한 디스플레이 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함하며 표시 영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성된다. 표시 영역에 복수의 화소 영역이 정의되며, 복수의 화소 영역에 각각 배치되는 화소들은 외부로 이미지를 표시하기 위해 서로 교차하는 게이트 라인 및 데이터 라인으로부터 전기적 신호들을 받아 발광한다. 각 화소 영역(each pixel region or each of pixel regions(화소 영역들 각각))에는 박막 트랜지스터, 및 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극이 구비되며, 상기 화소 영역들에 공통으로 대향 전극이 구비된다. 비표시 영역에는 표시 영역 내의 화소들에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 및 데이터 구동부와 제어부가 연결될 수 있는 패드들 등이 구비될 수 있다.
근래 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 최근 디스플레이 장치는 그 용도가 다양해지면서 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 화소 회로와 발광 소자가 정상적인 동작을 수행하지 못하는 것을 방지하는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시 영역 및 상기 표시 영역 외곽의 주변 영역을 포함하는 기판; 상기 표시 영역에 대응하는 상기 기판 상에 배치되고, 반도체층과 게이트 전극을 포함하는 박막 트랜지스터; 상기 주변 영역에 대응하는 상기 기판 상에 배치되고, 상기 반도체층과 동일 물질을 포함하는 패드 전극; 및 상기 박막 트랜지스터 및 상기 패드 전극 상에 배치되고, 상기 패드 전극을 일부 노출하는 개구를 갖는 제1 절연층;을 구비하는, 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 얇을 수 있다.
일 예에 따르면, 상기 제2 부분의 두께는 상기 반도체층의 두께와 동일할 수 있다.
일 예에 따르면, 상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고, 상기 제2 부분의 두께는 상기 반도체층의 두께보다 두꺼울 수 있다.
일 예에 따르면, 상기 제1 부분의 두께는 상기 반도체층의 두께와 동일할 수 있다.
일 예에 따르면, 상기 패드 전극은 다층구조를 가질 수 있다.
일 예에 따르면, 상기 패드 전극은 제1 층과 제2 층을 가질 수 있다.
일 예에 따르면, 상기 제2 층은 상기 제1 층 상에 배치되고, 결정질(crystalline) 물질을 포함할 수 있다.
일 예에 따르면, 상기 패드 전극은 산화물 반도체 물질을 포함할 수 있다.
일 예에 따르면, 상기 패드 전극의 적어도 일부는 도체화될 수 있다.
일 예에 따르면, 상기 게이트 전극과 동일 물질을 포함하고, 상기 패드 전극 상에 배치되고, 상기 패드 전극과 일부 접촉하는 제1 패드 연결 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 패드 전극과 상기 제1 패드 연결 전극 사이에 개재되고, 상기 패드 전극의 일단을 덮는 제2 절연층을 더 포함하고, 상기 패드 전극과 중첩된 상기 제2 절연층의 측면은 상기 제1 패드 연결 전극에 의해 감싸질 수 있다.
일 예에 따르면, 상기 패드 전극 하부에 배치되고, 상기 제1 패드 연결 전극과 전기적으로 연결된 제2 패드 연결 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 반도체층과 상기 게이트 전극 사이에 개재되며 상기 게이트 전극과 중첩하는 제1 게이트 절연층과, 상기 반도체층의 끝단을 덮는 제2 게이트 절연층을 포함하는 게이트 절연층; 상기 제2 게이트 절연층 상에 배치되고, 상기 반도체층과 일부 접촉하는 전극층; 상기 반도체층 하부에 배치된 버퍼층; 및 상기 버퍼층을 사이에 두고 상기 반도체층과 이격된 금속층을 더 포함하고, 상기 전극층과 상기 금속층은 상기 버퍼층 및 상기 제2 게이트 절연층에 정의된 콘택홀을 통해 연결될 수 있다.
일 예에 따르면, 상기 반도체층은 상기 버퍼층을 일부 노출하는 홀을 가질 수 있다.
일 예에 따르면, 상기 금속층과 동일 층에 위치하는 하부 전극과, 상기 반도체층과 동일 층에 위치하는 상부 전극을 포함하는 스토리지 커패시터를 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 표시 영역 및 상기 표시 영역 외곽의 주변 영역을 포함하는 기판; 상기 표시 영역에 대응하는 상기 기판 상에 배치되는 반도체층; 상기 반도체층 상에 배치되는 게이트 절연층; 상기 게이트 절연층 상에 배치되고, 상기 반도체층과 일부 중첩하며 하부 게이트 전극 및 상부 게이트 전극을 포함하는 게이트 전극; 상기 주변 영역에 대응하는 상기 기판 상에 배치되고, 상기 하부 게이트 전극과 동일 물질을 포함하는 패드 전극; 상기 패드 전극 상에 배치되고, 상기 상부 게이트 전극과 동일 물질을 포함하고, 상기 패드 전극의 상면과 일부 접촉하는 제1 패드 연결 전극; 및 상기 박막 트랜지스터 및 상기 패드 전극 상에 배치되고, 상기 패드 전극을 일부 노출하는 개구를 갖는 제1 절연층;을 구비하는 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 일부 영역의 두께보다 얇을 수 있다.
일 예에 따르면, 상기 제2 부분의 두께는 상기 하부 게이트 전극의 두께와 동일할 수 있다.
일 예에 따르면, 상기 패드 전극 하부에 배치되고, 상기 제1 패드 연결 전극 및 상기 패드 전극과 전기적으로 연결된 제2 패드 연결 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 게이트 절연층은 상기 게이트 전극과 중첩하는 제1 게이트 절연층과, 상기 반도체층의 끝단을 덮는 제2 게이트 절연층을 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 산화물 반도체 물질을 포함하고, 상기 반도체층 중 상기 게이트 절연층에 의해 노출된 일부분은 도체화될 수 있다.
일 예에 따르면, 상기 제2 게이트 절연층 상에 배치되고, 상기 반도체층과 일부 접촉하는 전극층; 상기 반도체층 하부에 배치된 버퍼층; 및 상기 버퍼층을 사이에 두고 상기 반도체층과 이격된 금속층을 더 포함하고, 상기 전극층과 상기 금속층은 상기 버퍼층 및 상기 제2 게이트 절연층에 정의된 콘택홀을 통해 연결될 수 있다.
일 예에 따르면, 상기 반도체층은 상기 버퍼층을 일부 노출하는 홀을 가질 수 있다.
본 발명의 또 다른 관점에 따르면, 표시 영역 및 상기 표시 영역 외곽의 주변 영역을 포함하는 기판; 상기 표시 영역에 대응하는 상기 기판 상에 배치되는 반도체층; 상기 반도체층 상에 배치되는 게이트 절연층; 상기 게이트 절연층 상에 배치되고, 상기 반도체층과 일부 중첩하며 하부 게이트 전극 및 상부 게이트 전극을 포함하는 게이트 전극; 상기 주변 영역에 대응하는 상기 기판 상에 배치되고, 상기 하부 게이트 전극과 동일 물질을 포함하는 패드 전극; 상기 패드 전극 상에 배치되고, 상기 상부 게이트 전극과 동일 물질을 포함하고, 상기 패드 전극의 상면과 일부 접촉하는 제1 패드 연결 전극; 및 상기 박막 트랜지스터 및 상기 패드 전극 상에 배치되고, 상기 패드 전극을 일부 노출하는 개구를 갖는 제1 절연층;을 구비하는 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 패드 연결 전극은 구리(Cu)를 포함할 수 있다.
일 예에 따르면, 상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 얇을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 화소 회로와 발광 소자가 정상적인 동작을 수행하지 못하는 것을 방지하는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 4a는 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 4b는 도 4a의 반도체층을 개략적으로 도시하는 평면도이다.
도 4c는 도 4a의 박막 트랜지스터의 다른 실시예를 개략적으로 도시하는 단면도이다.
도 5는 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 6은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 7은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 8은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 9는 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 10은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 11은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 표시하는 표시 영역(DA)과 표시 영역(DA) 주변에 배치되는 주변 영역(PA)을 포함한다. 디스플레이 장치(1)는 표시 영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다. 물론 디스플레이 장치(1)는 기판(100)을 포함하기에, 기판(100)이 그러한 표시 영역(DA) 및 주변 영역(PA)을 갖는다고 할 수도 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시 영역(DA)에는 유기 발광 다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시 요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시 영역(DA)을 평면 형상으로 볼 때, 상기 표시 영역(DA)는 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변 영역(PA)은 표시 영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변 영역(PA)은 표시 영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄 회로 기판이나 드라이버 IC칩이 부착되는 패드부(PAD)가 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 2를 참조하면, 각 화소(PX)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결된 화소 회로(PC) 및 화소 회로(PC)에 연결된 유기 발광 다이오드(OLED)를 포함한다.
화소 회로(PC)는 구동 박막 트랜지스터(driving TFT, T1), 스위칭 박막 트랜지스터(switching TFT, T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막 트랜지스터(T2)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결되며, 스캔 라인(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터 라인(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막 트랜지스터(T2) 및 구동 전압선(PL)에 연결되며, 스위칭 박막 트랜지스터(T2)로부터 전달받은 전압과 구동 전압선(PL)에 공급되는 구동 전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막 트랜지스터(T1)는 구동 전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동 전압선(PL)으로부터 유기 발광 다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기 발광 다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2에서는 화소 회로(PC)가 2개의 박막 트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소 회로(PC)는 3개 이상의 박막 트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소 회로(PC)는 7개의 박막 트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 디스플레이 장치(1)는 표시 유닛(DU)과 표시 유닛(DU)에 대향하여 배치된 컬러 필터 유닛(CU)을 포함한다. 표시 유닛(DU)은 기판(100, 이하 하부 기판으로 지칭함) 상에 배치된 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 각각 하부 기판(100) 상에서 서로 다른 색을 발광하는 화소일 수 있다. 예컨대, 제1 화소(PX1)는 적색 광(Lr)을 발광할 수 있고, 제2 화소(PX2)는 녹색 광(Lg)을 발광할 수 있으며, 제3 화소(PX3)는 청색 광(Lb)을 발광할 수 있다.
제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 각각 유기 발광 다이오드(OLED)를 포함하는 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)를 구비할 수 있다. 일 실시예로, 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)는 청색 광을 발광할 수 있다. 다른 실시예로, 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)는 각각 적색 광(Lr), 녹색 광(Lg) 및 청색 광(Lb)을 발광할 수도 있다.
컬러 필터 유닛(CU)은 필터부들(500a, 500b, 500c)을 포함할 수 있다. 제1 발광 소자(300a), 제2 발광 소자(300b) 및 제3 발광 소자(300c)에서 발광한 광은 필터부들(500a, 500b, 500c)을 통과하여 각각 적색 광(Lr), 녹색 광(Lg), 청색 광(Lb)으로 방출될 수 있다.
필터부들(500a, 500b, 500c)은 상부 기판(200)에 바로 위치할 수 있다. 필터부들(500a, 500b, 500c)은 각각 후술할 도 12의 제1 양자점층(220a) 및 제1 필터층(210a), 제2 양자점층(220b) 및 제2 필터층(210b), 투과층(220c) 및 제3 필터층(210c)을 포함할 수 있다.
이때, '상부 기판(200)에 바로 위치'한다고 함은 상부 기판(200) 상에 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c)을 직접 형성하여 컬러 필터 유닛(CU)을 제작하는 것을 의미할 수 있다. 그 후, 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c) 각각이 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)와 마주보도록 하여 표시 유닛(DU)과 컬러 필터 유닛(CU)을 접합시킬 수 있다.
도 3에서는 접착층(ADH)을 통해 표시 유닛(DU)과 컬러 필터 유닛(CU)을 접합시킨 것을 도시한다. 접착층(ADH)은 예컨대 OCA(Optical Clear Adhesive)일 수 있으나, 반드시 이에 한정되는 것은 아니다. 다른 실시예로, 접착층(ADH)은 생략될 수도 있다.
도 3에서는 필터부들(500a, 500b, 500c)이 상부 기판(200) 상에 배치되도록 도시하고 있으나, 필터부들(500a, 500b, 500c)은 표시 유닛(DU) 상에 배치될 수 있다.
일 예로, 필터부들(500a, 500b, 500c)은 후술할 도 12에 도시된 박막봉지층(400) 상에 배치될 수 있다. 박막봉지층(400) 상에 제1 양자점층(220a), 제2 양자점층(220b), 투과층(220c), 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c)이 배치될 수 있다. 먼저, 박막봉지층(400) 상에 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c)이 각각 배치되고, 그 다음, 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c) 상에 제1 필터층(210a), 제2 필터층(210b) 및 제3 필터층(210c)이 각각 배치될 수 있다.
디스플레이 장치(1)는 도 3에 도시된 것처럼, 하부 기판(100) 및 상부 기판(200)을 포함할 수 있다. 디스플레이 장치(1)에 포함된 기판의 개수는 2개일 수 있다. 다른 예로, 디스플레이 장치(1)는 상부 기판(200)을 포함하지 않고, 하부 기판(100)만 포함할 수도 있다. 이 때, 하부 기판(100) 상에는 필터부들(500a, 500b, 500c)이 배치될 수 있다. 디스플레이 장치(1)에 포함된 기판의 개수는 1개일 수 있다.
도 4a는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 4a는 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 4b는 도 4a의 반도체층을 개략적으로 도시하는 평면도이고, 도 4c는 도 4a의 박막 트랜지스터의 다른 실시예를 개략적으로 도시하는 단면도이다.
도 4a를 참조하면, 디스플레이 장치(1, 도 1 참조)는 표시 영역(DA)에 대응하는 기판(100) 상에 배치되는 박막 트랜지스터(TFT) 및 주변 영역(PA)에 대응하는 기판(100) 상에 배치되는 패드부(PAD)를 포함할 수 있다.
박막 트랜지스터(TFT)는 반도체층(A) 및 게이트 전극(G)을 포함하고, 패드부(PAD)는 패드 전극(PE) 및 패드 연결 전극(PCE)을 포함할 수 있다. 일 실시예에 있어서, 패드 전극(PE)은 반도체층(A)과 동일 물질을 포함할 수 있다.
디스플레이 장치(1)는 박막 트랜지스터(TFT) 및 패드부(PAD) 상에 배치되는 제1 절연층(115)을 포함할 수 있다. 제1 절연층(115)은 패드 전극(PE)의 일부를 노출하는 제1 개구(OP1)를 가질 수 있다. 또한, 제1 절연층(115)은 패드 연결 전극(PCE)의 상면 및 측면을 둘러쌀 수 있다. 제1 절연층(115)은 패드 연결 전극(PCE)의 상면 및 측면과 직접 접할 수 있다.
이하, 도 4a를 참조하여 디스플레이 장치(1)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(A)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 산화물 반도체 물질을 포함할 수 있다. 반도체층(A)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 반도체층(A)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층, ITGO(InSnGaO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
반도체층(A)은 채널 영역(C)과 채널 영역(C)의 일 측 및 타 측에 각각 배치된 소스 영역(S)과 드레인 영역(D)을 포함할 수 있다. 반도체층(A)은 단층으로 구성될 수 있다.
기판(100)과 버퍼층(111) 사이에는 제1 금속층(ML1), 제2 금속층(ML2), 및 스토리지 커패시터(Cst)의 하부 전극(CE1)이 배치될 수 있다. 제1 금속층(ML1), 제2 금속층(ML2), 및 스토리지 커패시터(Cst)의 하부 전극(CE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 금속층(ML1), 제2 금속층(ML2), 및 스토리지 커패시터(Cst)의 하부 전극(CE1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 금속층(ML1) 및 제2 금속층(ML2)은 소스 전극, 드레인 전극, 데이터 라인 등일 수 있다.
일 실시예에 있어서, 제1 금속층(ML1)은 산화물 반도체 물질을 포함하는 반도체층(A)과 중첩되도록 배치될 수 있다. 제1 금속층(ML1)은 반도체층(A)의 채널 영역(C)과 중첩되도록 배치될 수 있다. 산화물 반도체 물질을 포함하는 반도체층(A)은 광에 취약한 특성을 갖기 때문에, 제1 금속층(ML1)은 기판(100) 측에서 입사되는 외부 광에 의해 반도체층(A)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 박막 트랜지스터(TFT)의 소자 특성이 변화하는 것을 방지할 수 있다.
제1 금속층(ML1)은 반도체층(A)과 연결될 수 있다. 제1 금속층(ML1)은 도 4a에 도시된 것처럼, 반도체층(A)의 소스 영역(S)에 연결될 수 있다. 다른 예로, 제1 금속층(ML1)은 반도체층(A)의 드레인 영역(D)에 연결될 수 있다. 제1 금속층(ML1)은 반도체층(A)에 연결되어 제1 금속층(ML1)의 전압은 유동적(floating)이지 않고, 일정하게 유지될 수 있다. 따라서, 화소회로 구동 시 제1 금속층(ML1)의 전압의 유동적 상태에 따른 예상치 못한 결과값이 도출되는 결과를 방지할 수 있다.
일 실시예에 있어서, 버퍼층(111) 상에는 스토리지 커패시터(Cst)의 상부 전극(CE2) 및 패드 전극(PE)이 배치될 수 있다. 스토리지 커패시터(Cst)의 상부 전극(CE2) 및 패드 전극(PE)은 반도체층(A)과 동일 물질을 포함할 수 있다.
예를 들어, 스토리지 커패시터(Cst)의 상부 전극(CE2) 및 패드 전극(PE)은 산화물 반도체 물질을 포함할 수 있다. 스토리지 커패시터(Cst)의 상부 전극(CE2) 및 패드 전극(PE)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일 예로, 스토리지 커패시터(Cst)의 상부 전극(CE2) 및 패드 전극(PE)은 ITZO(InSnZnO), IGZO(InGaZnO), ITGO(InSnGaO) 등을 포함할 수 있다.
패드 전극(PE)이 ITGO(InSnGaO)을 포함하는 경우, ITGO(InSnGaO)는 후속 열처리 등에 의해 쉽게 결정화될 수 있으므로, 패드 전극(PE) 형성 후 진행되는 식각 공정에서 패드 전극(PE)을 보호할 수 있다.
스토리지 커패시터(Cst)의 상부 전극(CE2)은 버퍼층(111)을 사이에 두고 하부 전극(CE1)과 중첩하며, 커패시턴스를 형성할 수 있다. 이 경우, 버퍼층(111)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)로 구비되며, 도 4a에 도시한 바와 같이 박막 트랜지스터(TFT)와 중첩되지 않고, 따로 존재할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 박막 트랜지스터(TFT)와 중첩될 수 있다. 예컨대, 박막 트랜지스터(TFT)의 게이트 전극(G)은 스토리지 커패시터(Cst)의 하부 전극(CE1)으로의 기능을 수행할 수 있다.
반도체층(A) 상에는 절연층으로서 게이트 절연층(113)이 배치될 수 있다. 게이트 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
도 4a에 도시된 것처럼, 게이트 절연층(113)은 반도체층(A)의 일부와 중첩되도록 패터닝될 수 있다. 게이트 절연층(113)은 소스 영역(S)과 드레인 영역(D)을 일부 노출시키도록 패터닝될 수 있다.
게이트 절연층(113)은 제1 게이트 절연층(113a), 제2 게이트 절연층(113b), 및 제3 게이트 절연층(113c)을 포함할 수 있다. 제1 게이트 절연층(113a)은 채널 영역(C)과 중첩하고, 제2 게이트 절연층(113b)은 소스 영역(S)의 일부와 중첩하고, 제3 게이트 절연층(113c)은 드레인 영역(D)의 일부와 중첩할 수 있다. 제1 게이트 절연층(113a)은 후술할 게이트 전극(G)과 중첩할 수 있다. 제2 게이트 절연층(113b)과 제3 게이트 절연층(113c)은 반도체층(A)의 끝단을 각각 덮을 수 있다.
소스 영역(S)과 드레인 영역(D)은 플라즈마 처리 등에 의한 도체화 과정을 거칠 수 있다. 이때, 반도체층(A)에서 게이트 절연층(113)과 중첩된 부분은 플라즈마 처리에 노출되지 않으므로, 플라즈마 처리에 노출된 영역과 다른 성질을 가질 수 있다. 반도체층(A)에 플라즈마 처리 시 게이트 절연층(113)을 셀프 얼라인(self align) 마스크로 사용함으로써, 반도체층(A)에는 서로 다른 성질을 갖는 복수의 영역들이 형성될 수 있다. 복수의 영역들은 플라즈마 처리 시 노출 유무에 따라 나눠질 수 있다.
예를 들어, 도 4a에 도시된 것처럼, 반도체층(A)에는 제1 게이트 절연층(113a)과 중첩하는 위치에 플라즈마 처리되지 않는 채널 영역(C)이 형성되고, 채널 영역(C)의 양측에는 각각 플라즈마 처리된 소스 영역(S)과 드레인 영역(D)이 형성될 수 있다. 소스 영역(S)의 일부는 제2 게이트 절연층(113b)과 중첩될 수 있으므로, 소스 영역(S)의 일부는 제2 게이트 절연층(113b)에 의해 플라즈마 처리되지 않을 수 있다. 또한, 드레인 영역(D)의 일부는 제3 게이트 절연층(113c)과 중첩될 수 있으므로, 드레인 영역(D)의 일부는 제3 게이트 절연층(113c)에 의해 플라즈마 처리되지 않을 수 있다. 플라즈마 처리된 소스 영역(S)의 일부와 드레인 영역(D)의 일부는 각각 도체화될 수 있다. 일 예로, 반도체층(A)이 n형 반도체인 경우, 소스 영역(S)의 일부와 드레인 영역(D)의 일부는 각각 n+화될 수 있다.
도 4a에서는 게이트 절연층(113)이 패터닝되는 것으로 도시하고 있으나, 다른 예로, 게이트 절연층(113)은 반도체층(A)의 상면 및 측면을 덮도록 기판(100) 전면(全面)에 배치될 수도 있다.
패드 전극(PE) 상에는 절연층으로서 패드 절연층(114)이 배치될 수 있다. 패드 절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
도 4a에 도시된 것처럼, 패드 절연층(114)은 패드 전극(PE)의 일부와 중첩되도록 패터닝될 수 있다. 패드 절연층(114)은 패드 전극(PE)의 일단을 덮을 수 있다.
패드 전극(PE)은 플라즈마 처리 등에 의한 도체화 과정을 거칠 수 있다. 이때, 패드 전극(PE)에서 패드 절연층(114)과 중첩된 부분은 플라즈마 처리에 노출되지 않으므로, 플라즈마 처리에 노출된 영역과 다른 성질을 가질 수 있다. 패드 전극(PE)에 플라즈마 처리 시 패드 절연층(114)을 셀프 얼라인(self align) 마스크로 사용함으로써, 패드 전극(PE)에는 서로 다른 성질을 갖는 복수의 영역들이 형성될 수 있다. 복수의 영역들은 플라즈마 처리 시 노출 유무에 따라 나눠질 수 있다.
예를 들어, 도 4a에 도시된 것처럼, 패드 전극(PE)에는 패드 절연층(114)과 중첩하는 위치에 플라즈마 처리되지 않는 제1 영역(AR1)이 형성되고, 제1 영역(AR1) 이외에는 플라즈마 처리된 제2 영역(AR2)이 형성될 수 있다. 플라즈마 처리된 제2 영역(AR2)은 도체화될 수 있다. 일 예로, 제2 영역(AR2)은 n+화될 수 있다. 이처럼, 패드 전극(PE)의 적어도 일부는 도체화될 수 있다.
도 4a에서는 패드 절연층(114)이 패터닝되는 것으로 도시하고 있으나, 다른 예로, 패드 절연층(114)은 패드 전극(PE)의 상면 및 측면을 덮도록 기판(100) 전면(全面)에 배치될 수도 있다.
게이트 절연층(113) 상에는 반도체층(A)과 적어도 일부 중첩되도록 게이트 전극(G)이 배치될 수 있다. 또한, 게이트 절연층(113) 상에는 소스 영역(S)과 전기적으로 연결된 제1 전극층(EL1) 및 드레인 영역(D)과 전기적으로 연결된 제2 전극층(EL2)이 배치될 수 있다. 게이트 전극(G), 제1 전극층(EL1) 및 제2 전극층(EL2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
게이트 전극(G), 제1 전극층(EL1) 및 제2 전극층(EL2)은 예비 금속층을 패터닝하여 동시에 형성될 수 있다. 게이트 전극(G)은 제1 게이트 절연층(113a)과 중첩되고, 제1 전극층(EL1)은 제2 게이트 절연층(113b)과 중첩되고, 제2 전극층(EL2)은 제3 게이트 절연층(113c)과 중첩될 수 있다. 제1 전극층(EL1)은 제2 게이트 절연층(113b)의 일 측면을 감쌀 수 있고, 제2 전극층(EL2)은 제3 게이트 절연층(113c)의 일 측면을 감쌀 수 있다.
도 4a에서는 제1 전극층(EL1)과 반도체층(A) 사이에 제2 게이트 절연층(113b)의 일부분이 개재되도록 도시하고 있으나, 이는 일 실시예에 불과하며 다른 예로, 도 4c에 도시된 것처럼, 제1 전극층(EL1)과 반도체층(A) 사이에 개재된 제2 게이트 절연층(113b)의 일부분은 생략될 수 있다. 제2 게이트 절연층(113b)의 일부분이 생략됨에 따라 제1 전극층(EL)과 반도체층(A)이 직접 접촉되는 면적이 증가할 수 있다.
제1 전극층(EL1)을 기준으로 설명하였으나 제2 전극층(EL2)도 동일하게 적용될 수 있다. 즉, 도 4c에 도시된 것처럼, 제2 전극층(EL2)과 반도체층(A) 사이에 개재된 제3 게이트 절연층(113c)의 일부분은 생략될 수 있다. 제3 게이트 절연층(113c)의 일부분이 생략됨에 따라 제2 전극층(EL2)과 반도체층(A)이 직접 접촉되는 면적이 증가할 수 있다.
제1 전극층(EL1)은 제2 게이트 절연층(113b)과 버퍼층(111)에 정의된 제1 콘택홀(CNT1)을 통해 제1 금속층(ML1)과 연결될 수 있다. 제1 전극층(EL1)은 반도체층(A)과 연결될 수 있으므로, 제1 전극층(EL1)을 통해 반도체층(A)과 제1 금속층(ML1)은 연결될 수 있다. 제1 전극층(EL1)은 제1 금속층(ML1)과 반도체층(A)을 연결하는 브릿지(bridge) 역할을 할 수 있다.
제2 전극층(EL2)은 제3 게이트 절연층(113c)과 버퍼층(111)에 정의된 제2 콘택홀(CNT2)을 통해 제2 금속층(ML2)과 연결될 수 있다. 제2 전극층(EL2)은 반도체층(A)과 연결될 수 있으므로, 제2 전극층(EL2)을 통해 반도체층(A)과 제2 금속층(ML2)은 연결될 수 있다. 제2 전극층(EL2)은 제2 금속층(ML2)과 반도체층(A)을 연결하는 브릿지 역할을 할 수 있다.
일 실시예에 있어서, 반도체층(A)에는 버퍼층(111)의 일부를 노출하는 복수의 홀(H)들이 형성될 수 있다. 일 예로, 도 4a 및 도 4b에 도시된 것처럼, 반도체층(A)의 소스 영역(S)과 드레인 영역(D)에 각각 홀(H)이 형성될 수 있다. 복수의 홀(H)들은 게이트 전극(G), 제1 전극층(EL1) 및 제2 전극층(E2)을 형성할 때 반도체층(A)의 일부가 함께 식각되어 형성된 것일 수 있다. 식각액에 따라 도 4a에 도시된 것과 다르게 버퍼층(111)도 일부 식각되거나, 반도체층(A)의 표면만 일부 식각되어 버퍼층(111)을 노출하지 않을 수도 있다.
도 4a는 반도체층(A)의 단면을 보여주므로, 복수의 홀(H)들에 의해 반도체층(A)이 일부 끊어져 있는 것처럼 보일 수 있다. 다만, 도 4b에 도시된 반도체층(A)의 평면도를 참조하면, 복수의 홀(H)들은 반도체층(A) 내에 형성될 수 있다. 복수의 홀(H)들은 반도체층(A)의 일부분에 의해 각각 둘러싸여 있을 수 있다. 따라서, 반도체층(A)에 복수의 홀(H)들이 형성되더라도 반도체층(A) 내의 전자 또는 정공은 복수의 홀(H)들을 우회하여 이동할 수 있다. 반도체층(A) 내의 전자 또는 정공의 이동에 지장이 없게 된다.
패드 절연층(114) 상에는 패드 전극(PE)과 적어도 일부 중첩되도록 패드 연결 전극(PCE)이 배치될 수 있다. 패드 연결 전극(PCE)은 패드 전극(PE)과 일부 접촉할 수 있다. 패드 전극(PE)과 중첩된 패드 절연층(114)의 측면은 패드 연결 전극(PCE)에 의해 감싸질 수 있다.
패드 연결 전극(PCE)은 게이트 전극(G)과 동일 물질을 포함할 수 있다. 예를 들어, 패드 연결 전극(PCE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 일 예로, 패드 연결 전극(PCE)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
패드 연결 전극(PCE)은 예비 금속층을 패터닝하여 게이트 전극(G), 제1 전극층(EL1) 및 제2 전극층(EL2)과 동시에 형성될 수 있다. 패드 연결 전극(PCE)은 패드 절연층(114)의 일 측면을 감쌀 수 있다. 패드 연결 전극(PCE)은 패드 전극(PE)과 전기적으로 연결될 수 있다. 패드 연결 전극(PCE)은 표시 영역(DA) 측으로 연장되어 전압 공급 배선, 데이터 공급 배선, 데이터 라인, 스캔 라인 등과 연결될 수 있다. 도 1에서 서술한 바와 같이 패드부(PAD)는 인쇄 회로 기판이나 드라이버 IC칩이 부착될 수 있다. 패드 전극(PE)과 패드 연결 전극(PCE)을 통해 인쇄 회로 기판이나 드라이버 IC칩에서 전달한 다양한 전압, 데이터 신호, 스캔 신호 등을 화소 회로(PC, 도 2 참조)에 각각 전달할 수 있다. 즉, 패드 전극(PE)과 패드 연결 전극(PCE)은 인쇄 회로 기판이나 드라이버 IC칩과 디스플레이 패널을 연결하는 브릿지 역할을 할 수 있다.
반도체층(A), 게이트 전극(G), 제1 전극층(EL1), 제2 전극층(EL2), 스토리지 커패시터(Cst)의 상부 전극(CE2), 패드 연결 전극(PCE), 및 패드 전극(PE)을 덮도록 제1 절연층(115)이 구비될 수 있다. 반도체층(A), 게이트 전극(G), 제1 전극층(EL1), 제2 전극층(EL2), 스토리지 커패시터(Cst)의 상부 전극(CE2), 패드 연결 전극(PCE), 및 패드 전극(PE)은 제1 절연층(115)으로 커버될 수 있다. 제1 절연층(115)은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다. 또한, 제1 절연층(115)은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 제1 절연층(115)은 버퍼층(111) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
제1 절연층(115)은 패드 전극(PE)을 일부 노출하는 제1 개구(OP1)를 구비할 수 있다. 패드 전극(PE)은 제1 개구(OP1)를 통해 인쇄 회로 기판이나 드라이버 IC칩과 연결될 수 있다.
제2 절연층(117)은 제1 절연층(115) 상에 배치될 수 있다. 제2 절연층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제2 절연층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제2 절연층(117)은 패드 전극(PE)을 일부 노출하는 제2 개구(OP2)를 구비할 수 있다. 제2 개구(OP2)는 제1 개구(OP1)와 중첩될 수 있다. 패드 전극(PE)은 제1 개구(OP1) 및 제2 개구(OP2)를 통해 인쇄 회로 기판이나 드라이버 IC칩과 연결될 수 있다.
제2 절연층(117) 상에는 발광 소자(300)가 배치된다. 발광 소자(300)는 화소 전극(310), 유기 발광층을 포함하는 중간층(320) 및 대향 전극(330)을 포함한다. 발광 소자(300)는 제1 절연층(115) 및 제2 절연층(117)에 정의된 제3 콘택홀(CNT3)을 통해 박막 트랜지스터(TFT)와 연결될 수 있다.
화소 전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 도 4a에 도시된 것처럼, 화소 전극(310)은 삼중막을 가질 수 있다. 일 예로, 화소 전극(310)의 삼중막은 ITO/Ag/ITO로 구비될 수 있다.
화소 전극(310)은 예비 화소 전극층을 패터닝하여 형성할 수 있다. 예비 화소 전극층을 패터닝할 때 사용되는 식각액은 제1 개구(OP1) 및 제2 개구(OP2)에 의해 노출된 패드 전극(PE)의 일부를 함께 식각할 수 있다. 화소 전극(310)과 패드 전극(PE)의 물질이 상이하므로, 예비 화소 전극층을 패터닝할 때 패드 전극(PE)에 대한 선택비가 큰 식각액을 사용할 수 있다. 그 결과, 예비 화소 전극층을 패터닝할 때 제1 개구(OP1) 및 제2 개구(OP2)에 의해 노출된 패드 전극(PE)이 일부 식각되는 것을 방지할 수 있으며, 패드 전극(PE)을 식각액으로부터 보호할 수 있다.
제2 절연층(117) 상에는 화소 정의막(119)이 배치될 수 있다. 화소 정의막(119)은 화소 전극(310)의 가장자리를 덮으며 화소 전극(310)의 일부를 노출하는 개구를 가질 수 있다. 화소 정의막(119)은 화소 전극(310)의 가장자리와 화소 전극(310) 상부의 대향 전극(330)의 사이의 거리를 증가시킴으로써 화소 전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(320)은 화소 정의막(119)에 의해 정의된 개구 내에 배치되며, 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향 전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(330)은 표시 영역(DA)에 걸쳐 배치되며, 중간층(320)과 화소 정의막(119)의 상부에 배치될 수 있다. 대향 전극(330)은 복수의 발광 소자(300)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(310)에 대응할 수 있다.
이러한 유기 발광 소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 도 12에서 후술할 바와 같이 박막봉지층(400)이 유기 발광 소자를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(400)은 제1 무기봉지층(410), 유기봉지층(420) 및 제2 무기봉지층(430)을 포함할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치(1)는 주변 영역(PA)에 배치되는 패드 전극(PE)을 포함할 수 있다. 이때, 패드 전극(PE)은 표시 영역(DA)에 배치되는 반도체층(A)과 동일 물질을 포함할 수 있다.
비교예로, 주변 영역에 배치되는 패드 전극은 게이트 전극과 동일 물질을 포함할 수 있다. 게이트 전극은 구리(Cu)층을 포함할 수 있고, 패드 전극도 구리(Cu)층을 포함할 수 있다. 패드 전극은 절연층에 의해 일부 노출될 수 있는데, 패드 전극에 의해 구리(Cu)층이 노출되는 것을 방지하기 위해 구리(Cu)층 상에 ITO층을 형성할 수 있다. 따라서, 게이트 전극과 패드 전극은 Ti/Cu/ITO의 다층 구조로 이루어질 수 있다.
이러한 경우, 게이트 전극을 패터닝하기 위하여 ITO층을 식각할 수 있는 식각액을 사용하게 된다. 상기 식각액은 ITO와 유사한 IGZO도 식각할 수 있다. 따라서, 게이트 전극을 패터닝할 때, 게이트 전극 하부에 배치되고, IGZO를 포함하는 반도체층도 일부 식각될 수 있다. 게이트 전극이 정상적으로 패턴이 형성되지 않고, 게이트 전극의 일부가 침식될 수 있다. 그 결과, 게이트 전극과 반도체층을 포함하는 박막 트랜지스터는 정상적인 동작을 수행하지 못할 수 있다.
다른 비교예로, 주변 영역에 배치되는 패드 전극은 반도체층 하부에 배치되는 금속층과 동일 층에 배치될 수 있다. 패드 전극은 기판과 버퍼층 사이에 개재될 수 있다. 이러한 경우, 패드 전극의 일부를 노출시키기 위해 버퍼층, 무기 절연층, 및 평탄화층 각각의 일부를 식각해야 한다. 버퍼층, 무기 절연층, 및 평탄화층을 식각하는 동안 평탄화층의 두께는 점점 줄어들 수 있다. 만약, 평탄화층 상에 이물질이 존재하는 경우, 이물질이 존재하는 평탄화층의 두께는 유지될 수 있다. 따라서, 버퍼층, 무기 절연층, 및 평탄화층을 식각하는 동안 평탄화층의 표면에는 단차가 형성될 수 있다.
상기 단차의 정도에 따라 평탄화층 상에 배치되는 발광 소자가 정상적인 동작을 수행하지 못할 수 있다. 버퍼층까지 식각하는 경우, 상기 단차의 정도가 심하여 발광 소자의 불량을 회피하지 못하게 된다. 즉, 단차가 형성된 제2 절연층 상에 배치된 발광 소자는 정상적인 동작을 수행하지 못하여 디스플레이 장치 구동 시 암점이 발생할 수 있다.
다만, 본 발명의 일 실시예와 같이 패드 전극(PE)이 반도체층(A)과 동일 물질을 포함하는 경우, 패드 전극(PE)에 의해 구리(Cu)층이 노출되지 않으므로, 게이트 전극(G)은 ITO층을 포함하지 않을 수 있다. 따라서, 게이트 전극(G)을 패터닝하기 위하여 ITO층을 식각할 수 있는 식각액을 사용하지 않아도 되므로, 게이트 전극(G)의 일부가 침식되는 것을 방지할 수 있다.
또한, 패드 전극(PE)이 반도체층(A)과 동일 물질을 포함하는 경우, 패드 전극(PE)을 노출하기 위해서 제1 절연층(115)과 제2 절연층(117)의 일부만 식각하면 된다. 제1 절연층(115)과 제2 절연층(117)을 식각하는 동안 제2 절연층(117)의 두께가 줄어들 수 있고, 제2 절연층(117) 상에 존재하는 이물질에 의해 단차가 형성될 수 있다. 다만, 제1 절연층(115)과 제2 절연층(117)을 식각하는 동안 형성된 단차로 인해서는 발광 소자(300)의 불량이 야기되지 않는 바, 발광 소자(300)는 정상적인 동작을 수행할 수 있다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 5는 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 5에 있어서, 도 4a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다. 도 5는 도 4a의 변형 실시예로, 반도체층, 상부 전극, 및 패드 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4a의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 5를 참조하면, 반도체층(A), 스토리지 커패시터(Cst)의 상부 전극(CE2), 및 패드 전극(PE)은 다층으로 구성될 수 있다. 반도체층(A), 스토리지 커패시터(Cst)의 상부 전극(CE2), 및 패드 전극(PE)은 다층구조를 가질 수 있다.
일 실시예에 있어서, 도 5에 도시된 것처럼, 반도체층(A)은 제1 반도체층(Aa) 및 제2 반도체층(Ab)을 가질 수 있다. 스토리지 커패시터(Cst)의 상부 전극(CE2)은 제1 상부 전극(CE2a) 및 제2 상부 전극(CE2b)을 가질 수 있다. 패드 전극(PE)은 제1 층(L1) 및 제2 층(L2)을 가질 수 있다. 제2 반도체층(Ab)은 제1 반도체층(Aa) 상에 배치되고, 제2 상부 전극(CE2b)은 제1 상부 전극(CE2a) 상에 배치되고, 제2 층(L2)은 제1 층(L1) 상에 배치될 수 있다.
제1 반도체층(Aa), 제1 상부 전극(CE2a), 및 제1 층(L1)은 산화물 반도체 물질을 포함할 수 있다. 제1 반도체층(Aa), 제1 상부 전극(CE2a), 및 제1 층(L1)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일 예로, 스토리지 커패시터(Cst)의 상부 전극(CE2) 및 패드 전극(PE)은 ITZO(InSnZnO), IGZO(InGaZnO) 등을 포함할 수 있다.
제2 반도체층(Ab), 제2 상부 전극(CE2b), 및 제2 층(L2)은 결정질(crystalline) 물질을 포함할 수 있다. 결정화된 물질은 후속 식각 공정 등에 의해 식각되지 않을 수 있다. 따라서, 결정화된 물질을 포함하는 제2 반도체층(Ab), 제2 상부 전극(CE2b), 및 제2 층(L2)에 의해 반도체층(A), 스토리지 커패시터(Cst)의 상부 전극(CE2), 및 패드 전극(PE)은 후속 공정에서 보호될 수 있다.
일 예로, 제2 반도체층(Ab), 제2 상부 전극(CE2b), 및 제2 층(L2)은 ITGO(InSnGaO) 또는 ITO를 포함할 수 있다. 패드 전극(PE)이 ITGO(InSnGaO) 또는 ITO로 이루어진 제2 층(L2)을 포함하는 경우, ITGO(InSnGaO) 또는 ITO는 후속 열처리 등에 의해 쉽게 결정화될 수 있으므로, 패드 전극(PE) 형성 후 진행되는 식각 공정에서 패드 전극(PE)이 보호될 수 있다. 패드 전극(PE)을 예로 설명하였으나, 반도체층(A)과 상부 전극(CE2)도 동일하게 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 6은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 6에 있어서, 도 4a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다. 도 6은 도 4a의 변형 실시예로, 패드 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4a의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 6을 참조하면, 패드 전극(PE)은 제1 부분(PEa)과 제2 부분(PEb)을 포함할 수 있다.
패드 전극(PE)의 제1 부분(PEa)은 패드 전극(PE)이 노출된 부분에 대응할 수 있다. 즉, 제1 부분(PEa)은 제1 절연층(115)에 정의된 제1 개구(OP1)에 대응할 수 있다. 제2 절연층(117)에 정의된 제2 개구(OP2)는 제1 개구(OP1)와 중첩하고, 패드 전극(PE)을 일부 노출하므로, 제1 부분(PEa)은 제2 개구(OP2)에 대응한다고 이해될 수 있다.
패드 전극(PE)의 제2 부분(PEb)은 제1 부분(PEa)을 제외한 나머지를 지칭할 수 있다. 제2 부분(PEb)은 제1 부분(PEa)의 외곽에 위치할 수 있다. 제2 부분(PEb)은 제1 부분(PEa)을 둘러싸도록 배치될 수 있다.
일 실시예에 있어서, 제1 부분(PEa)의 두께(t1)는 제2 부분(PEb)의 두께(t2)보다 얇을 수 있다. 패드 전극(PE) 형성 후, 후속 식각 공정(예를 들어, 화소 전극(310) 패터닝 공정) 등에 의해 패드 전극(PE)의 노출된 부분이 함께 식각되어 형성된 것일 수 있다. 즉, 제1 부분(PEa)은 제1 절연층(115) 및/또는 제2 절연층(117)을 식각 마스크로 이용하여 형성되므로, 제1 부분(PEa)의 평면 형상은 제1 개구(OP1)의 평면 형상 및/또는 제2 개구(OP2)의 평면 형상과 실질적으로 대응될 수 있다.
일 실시예에 있어서, 제2 부분(PEb)의 두께(t2)는 반도체층(A)의 두께(t3)와 동일할 수 있다. 제2 부분(PEb)은 제1 절연층(115) 및 제2 절연층(117)에 의해 노출되지 않는 부분에 해당하므로, 후속 식각 공정에 의해 식각되지 않는다. 제2 부분(PEb)의 두께(t2)는 일정하게 유지될 수 있다.
반도체층(A)과 패드 전극(PE)을 형성할 때, 도 4a에 도시된 반도체층(A)과 패드 전극(PE)보다 두껍게 형성할 수 있다. 반도체층(A)과 패드 전극(PE)의 전체적인 두께를 올려서 형성할 수 있다. 이러한 경우, 패드 전극(PE)의 제1 부분(PEa)이 후속 공정에 의해 일부 식각되더라도, 패드 전극(PE)을 통한 전압 공급 또는 신호 전달은 정상적으로 실행될 수 있다. 제1 부분(PEa)의 두께(t1)가 도 4a에 도시된 반도체층(A)과 패드 전극(PE)의 두께와 유사하도록 조절될 수 있으므로, 패드 전극(PE)을 통한 전압 공급 또는 신호 전달은 정상적으로 유지될 수 있다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 7은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 7에 있어서, 도 4a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다. 도 7은 도 4a의 변형 실시예로, 패드 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4a의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 7을 참조하면, 패드 전극(PE)은 제1 부분(PEa)과 제2 부분(PEb)을 포함할 수 있다.
패드 전극(PE)의 제1 부분(PEa)은 패드 전극(PE)이 노출된 부분에 대응할 수 있다. 즉, 제1 부분(PEa)은 제1 절연층(115)에 정의된 제1 개구(OP1)에 대응할 수 있다. 제2 절연층(117)에 정의된 제2 개구(OP2)는 제1 개구(OP1)와 중첩하고, 패드 전극(PE)을 일부 노출하므로, 제1 부분(PEa)은 제2 개구(OP2)에 대응한다고 이해될 수 있다.
패드 전극(PE)의 제2 부분(PEb)은 제1 부분(PEa)을 제외한 나머지를 지칭할 수 있다. 제2 부분(PEb)은 제1 부분(PEa)의 외곽에 위치할 수 있다. 제2 부분(PEb)은 제1 부분(PEa)을 둘러싸도록 배치될 수 있다.
일 실시예에 있어서, 제1 부분(PEa)의 두께(t1')는 제2 부분(PEb)의 두께(t2')보다 얇을 수 있다. 패드 전극(PE) 형성 후, 후속 식각 공정(예를 들어, 화소 전극(310) 패터닝 공정) 등에 의해 패드 전극(PE)의 노출된 부분이 함께 식각되어 형성된 것일 수 있다. 즉, 제1 부분(PEa)은 제1 절연층(115) 및/또는 제2 절연층(117)을 식각 마스크로 이용하여 형성되므로, 제1 부분(PEa)의 평면 형상은 제1 개구(OP1)의 평면 형상 및/또는 제2 개구(OP2)의 평면 형상과 실질적으로 대응될 수 있다.
일 실시예에 있어서, 제2 부분(PEb)의 두께(t2')는 반도체층(A)의 두께(t3')보다 두꺼울 수 있다. 제1 부분(PEa)의 두께(t1')는 반도체층(A)의 두께(t3')와 동일할 수 있다. 도 7에서는 제1 부분(PEa)의 두께(t1')가 반도체층(A)의 두께(t3')와 동일하도록 도시하고 있으나, 제1 부분(PEa)의 두께(t1')는 반도체층(A)의 두께(t3')보다 두꺼울 수도 있다. 다른 예로, 1 부분(PEa)의 두께(t1')는 반도체층(A)의 두께(t3')보다 얇을 수도 있다.
반도체층(A)과 패드 전극(PE)은 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)을 이용하여 형성될 수 있다.
예를 들어, 예비 금속층을 기판(100)의 전면에 도포한 뒤, 반도체층(A)을 형성할 부분에 대응하여 제1 포토레지스트 패턴을 형성하고, 패드 전극(PE)을 형성할 부분에 대응하여 제2 포토레지스트 패턴을 형성한다. 이 때, 제1 포토레지스트 패턴의 두께는 제2 포토레지스트 패턴의 두께보다 얇을 수 있다. 서로 다른 두께를 갖는 제1 포토레지스트 패턴과 제2 포토레지스트 패턴은 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)을 이용하여 형성할 수 있다.
제1 포토레지스트 패턴과 제2 포토레지스트 패턴을 이용하여 반도체층(A)과 패드 전극(PE)을 패터닝한 뒤, 제1 포토레지스트 패턴을 제거하고 식각 공정을 한 번 더 진행한다. 그 결과, 두께가 상이한 반도체층(A)과 패드 전극(PE)이 형성된다. 후속 공정에 의해 식각되지 않는 패드 전극(PE)의 제2 부분(PEb)은 패드 전극(PE) 형성 직후의 두께를 유지할 수 있다. 즉, 제2 부분(PEb)의 두께(t2')는 반도체층(A)의 두께(t3')보다 두꺼울 수 있다.
패드 전극(PE)의 일부 노출된 부분은 후속 식각 공정 등에 의해 식각될 수 있다. 후속 식각 공정의 조건에 따라 패드 전극(PE)의 식각 정도가 달라지므로, 제1 부분(PEa)의 두께(t1')는 반도체층(A)의 두께(t3')와 동일할 수도 있고, 더 두꺼울 수도 있고, 더 얇을 수도 있다.
패드 전극(PE)의 제1 부분(PEa)이 후속 공정에 의해 일부 식각되더라도, 패드 전극(PE)을 통한 전압 공급 또는 신호 전달은 정상적으로 수행될 수 있다. 제1 부분(PEa)의 두께(t1)는 후속 식각 공정에 의해 식각될 정도를 고려하여 조절될 수 있으므로, 패드 전극(PE)을 통한 전압 공급 또는 신호 전달은 정상적으로 유지될 수 있다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 8은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 8에 있어서, 도 4a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다. 도 8은 도 4a의 변형 실시예로, 패드 연결 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4a의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 8을 참조하면, 패드 연결 전극(PCE)은 제1 패드 연결 전극(PCE1) 및 제2 패드 연결 전극(PCE2)을 포함할 수 있다. 제1 패드 연결 전극(PCE1) 및 제2 패드 연결 전극(PCE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 일 예로, 제1 패드 연결 전극(PCE1) 및 제2 패드 연결 전극(PCE2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 패드 연결 전극(PCE1)은 패드 절연층(114) 상에 배치되고, 패드 전극(PE)과 적어도 일부 중첩될 수 있다. 제1 패드 연결 전극(PCE1)은 패드 절연층(114)의 일 측면을 감쌀 수 있다. 제1 패드 연결 전극(PCE1)은 패드 전극(PE)과 전기적으로 연결될 수 있다. 제1 패드 연결 전극(PCE1)은 예비 금속층을 패터닝하여 게이트 전극(G), 제1 전극층(EL1) 및 제2 전극층(EL2)과 동시에 형성될 수 있다.
제2 패드 연결 전극(PCE2)은 기판(100)과 버퍼층(111) 사이에 개재될 수 있다. 제2 패드 연결 전극(PCE2)은 예비 금속층을 패터닝하여 제1 금속층(ML1), 제2 금속층(ML2) 및 스토리지 커패시터(Cst)의 하부 전극(CE1)과 동시에 형성될 수 있다.
제2 패드 연결 전극(PCE2)은 패드 절연층(114) 및 버퍼층(111)에 정의된 제4 콘택홀(CNT4)을 통해 제1 패드 연결 전극(PCE1)과 연결될 수 있다. 제2 패드 연결 전극(PCE2)은 표시 영역(DA) 측으로 연장되어 전압 공급 배선, 데이터 공급 배선, 데이터 라인, 스캔 라인 등과 연결될 수 있다. 도 1에서 서술한 바와 같이 패드부(PAD)는 인쇄 회로 기판이나 드라이버 IC칩이 부착될 수 있다. 패드 전극(PE)과 패드 연결 전극(PCE)을 통해 인쇄 회로 기판이나 드라이버 IC칩에서 전달한 다양한 전압, 데이터 신호, 스캔 신호 등을 화소 회로(PC, 도 2 참조)에 각각 전달할 수 있다. 즉, 패드 전극(PE)과 패드 연결 전극(PCE)은 인쇄 회로 기판이나 드라이버 IC칩과 디스플레이 패널을 연결하는 브릿지 역할을 할 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 9는 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 9에 있어서, 도 4a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 9를 참조하면, 게이트 절연층(113) 상에는 반도체층(A)과 일부 중첩되도록 게이트 전극(G)이 배치될 수 있다. 또한, 게이트 절연층(113) 상에는 제1 전극층(EL1) 및 제2 전극층(EL2)이 배치될 수 있다.
게이트 전극(G), 제1 전극층(EL1), 및 제2 전극층(EL2)은 다층구조를 가질 수 있다. 예를 들어, 도 9에 도시된 것처럼, 게이트 전극(G)은 하부 게이트 전극(Ga) 및 상부 게이트 전극(Gb)을 포함하고, 제1 전극층(EL1)은 제1 하부 전극층(EL1a) 및 제1 상부 전극층(EL1b)을 포함하고, 제2 전극층(EL2)은 제2 하부 전극층(EL2a) 및 제2 상부 전극층(EL2b)을 포함할 수 있다. 상부 게이트 전극(Gb)은 하부 게이트 전극(Ga) 상에 배치되고, 제1 상부 전극층(EL1b)은 제1 하부 전극층(EL1a) 상에 배치되고, 제2 상부 전극층(EL2b)은 제2 하부 전극층(EL2a) 상에 배치될 수 있다.
하부 게이트 전극(Ga), 제1 하부 전극층(EL1a), 및 제2 하부 전극층(EL2a)은 산화물 반도체 물질을 포함할 수 있다. 하부 게이트 전극(Ga), 제1 하부 전극층(EL1a), 및 제2 하부 전극층(EL2a)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일 예로, 하부 게이트 전극(Ga), 제1 하부 전극층(EL1a), 및 제2 하부 전극층(EL2a)은 Ti, MoTi, ITO, IGZO(InGaZnO), ITGO(InSnGaO) 등을 포함할 수 있다.
상부 게이트 전극(Gb), 제1 상부 전극층(EL1b), 및 제2 상부 전극층(EL2b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 형성될 수 있다.
주변 영역(PA)에 대응하는 버퍼층(111) 상에는 패드 절연층(114')이 배치될 수 있다. 패드 절연층(114')은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
패드 절연층(114') 상에는 패드 전극(PE')이 배치될 수 있다.
일 실시예에 있어서, 패드 전극(PE')은 하부 게이트 전극(Ga)과 동일 물질을 포함할 수 있다. 패드 전극(PE')은 산화물 반도체 물질을 포함할 수 있다. 패드 전극(PE')은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일 예로, 패드 전극(PE')은 Ti, MoTi, ITO, IGZO(InGaZnO), ITGO(InSnGaO) 등을 포함할 수 있다.
패드 전극(PE')이 ITO 또는 ITGO(InSnGaO)을 포함하는 경우, ITO 또는 ITGO(InSnGaO)는 후속 열처리 등에 의해 쉽게 결정화될 수 있으므로, 패드 전극(PE') 형성 후 진행되는 식각 공정에서 패드 전극(PE')을 보호할 수 있다.
한편, 패드 전극(PE')이 Ti를 포함하는 경우, 화소 전극(310)과 패드 전극(PE')의 물질이 상이하므로, 예비 화소 전극층을 패터닝할 때 패드 전극(PE')에 대한 선택비가 큰 식각액을 사용할 수 있다. 그 결과, 화소 전극(310)을 패터닝할 때 제1 개구(OP1) 및 제2 개구(OP2)에 의해 노출된 패드 전극(PE')이 일부 식각되는 것을 방지할 수 있으며, 패드 전극(PE')을 식각액으로부터 보호할 수 있다.
패드 전극(PE') 상에는 패드 전극(PE')의 상면과 일부 접촉하는 패드 연결 전극(PCE')이 배치될 수 있다. 패드 연결 전극(PCE')이 패드 전극(PE')의 상면과 일부 접촉함에 따라 패드 전극(PE')의 일부 상면은 노출될 수 있다.
일 실시예에 있어서, 패드 연결 전극(PCE')은 상부 게이트 전극(Gb)과 동일 물질을 포함할 수 있다. 패드 연결 전극(PCE')은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 형성될 수 있다.
패드 연결 전극(PCE')은 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)을 이용하여 형성될 수 있다. 예를 들어, 다층구조의 예비 금속층을 기판(100)의 전면에 도포한 뒤, 패드 전극(PE')과 중첩되는 부분에 대응하여 제1 포토레지스트 패턴을 형성하고, 패드 전극(PE')의 상면을 노출할 부분에 대응하여 제2 포토레지스트 패턴을 형성한다. 이 때, 제1 포토레지스트 패턴의 두께는 제2 포토레지스트 패턴의 두께보다 두꺼울 수 있다. 서로 다른 두께를 갖는 제1 포토레지스트 패턴과 제2 포토레지스트 패턴은 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)을 이용하여 형성할 수 있다.
제1 포토레지스트 패턴과 제2 포토레지스트 패턴을 이용하여 패드 연결 전극(PCE')과 패드 전극(PE')을 패터닝한 뒤, 제2 포토레지스트 패턴을 제거하고 식각 공정을 한 번 더 진행한다. 그 결과, 패드 전극(PE')의 상면을 일부 노출하는 패드 연결 전극(PCE')이 형성된다.
패드 연결 전극(PCE')과 패드 전극(PE')을 패터닝할 때 사용되는 식각액은 이후 추가로 진행된 식각 공정 시 사용되는 식각액과 상이할 수 있다. 패드 연결 전극(PCE')과 패드 전극(PE')을 패터닝할 때 사용되는 식각액은 패드 연결 전극(PCE')과 패드 전극(PE')을 모두 식각할 수 있는 식각액에 해당하고, 추가 식각 공정 시 사용되는 식각액은 패드 전극(PE')에 대한 선택비가 큰 식각액일 수 있다. 추가 식각 공정 시 사용되는 식각액에 의해 패드 연결 전극(PCE')은 식각되지만, 패드 전극(PE')은 식각되지 않을 수 있다.
패드 연결 전극(PCE') 상에는 제1 절연층(115) 및 제2 절연층(117)이 순차적으로 배치될 수 있다.
패드 연결 전극(PCE')의 상면 및 측면은 제1 절연층(115)에 의해 둘러싸여 있을 수 있다. 패드 연결 전극(PCE')의 상면 및 측면은 제1 절연층(115)과 직접 접촉될 수 있다. 구리(Cu) 등을 포함할 수 있는 패드 연결 전극(PCE')은 제1 절연층(115)에 의해 외부로부터 노출되지 않을 수 있다. 회로 구동 시 반응성이 높은 구리(Cu)가 외부에 노출되면 예기치 못한 동작이 수행될 수 있으므로, 정상적인 구동이 이루어지지 않을 수 있다. 다만, 구리(Cu)를 포함하는 패드 연결 전극(PCE')이 제1 절연층(115)에 의해 외부에 노출되지 않아 구리(Cu)가 외부와 반응하지 않으므로, 정상적인 구동이 이루어질 수 있다.
제1 절연층(115)은 패드 연결 전극(PCE')에 의해 노출된 패드 전극(PE')의 일부를 노출하는 제1 개구(OP1)를 가질 수 있다. 제2 절연층(117)은 패드 연결 전극(PCE')에 의해 노출된 패드 전극(PE')의 일부를 노출하는 제2 개구(OP2)를 가질 수 있다. 제1 개구(OP1)와 제2 개구(OP2)는 서로 중첩될 수 있다. 제1 개구(OP1) 및 제2 개구(OP2)를 통해 패드 전극(PE')은 인쇄 회로 기판이나 드라이버 IC칩과 접촉할 수 있다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 10은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 10에 있어서, 도 9와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다. 도 10은 도 9의 변형 실시예로, 패드 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 9의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 10을 참조하면, 패드 전극(PE')은 제1 부분(PEa')과 제2 부분(PEb')을 포함할 수 있다.
패드 전극(PE')의 제1 부분(PEa')은 패드 전극(PE')이 노출된 부분에 대응할 수 있다. 즉, 제1 부분(PEa')은 제1 절연층(115)에 정의된 제1 개구(OP1)에 대응할 수 있다. 제2 절연층(117)에 정의된 제2 개구(OP2)는 제1 개구(OP1)와 중첩하고, 패드 전극(PE')을 일부 노출하므로, 제1 부분(PEa')은 제2 개구(OP2)에 대응한다고 이해될 수 있다.
패드 전극(PE')의 제2 부분(PEb')은 제1 부분(PEa')을 제외한 나머지를 지칭할 수 있다. 제2 부분(PEb')은 제1 부분(PEa')의 외곽에 위치할 수 있다. 제2 부분(PEb')은 제1 부분(PEa')을 둘러싸도록 배치될 수 있다.
일 실시예에 있어서, 제1 부분(PEa')의 두께(t1'')는 제2 부분(PEb')의 두께(t2'')보다 얇을 수 있다. 패드 전극(PE') 형성 후, 후속 식각 공정(예를 들어, 화소 전극(310) 패터닝 공정) 등에 의해 패드 전극(PE')의 노출된 부분이 함께 식각되어 형성된 것일 수 있다. 즉, 제1 부분(PEa')은 제1 절연층(115) 및/또는 제2 절연층(117)을 식각 마스크로 이용하여 형성되므로, 제1 부분(PEa')의 평면 형상은 제1 개구(OP1)의 평면 형상 및/또는 제2 개구(OP2)의 평면 형상과 실질적으로 대응될 수 있다.
일 실시예에 있어서, 제2 부분(PEb')의 두께(t2'')는 하부 게이트 전극(Ga)의 두께(t3'')와 동일할 수 있다. 제2 부분(PEb')은 제1 절연층(115) 및 제2 절연층(117)에 의해 노출되지 않는 부분에 해당하므로, 후속 식각 공정에 의한 식각이 되지 않는다. 제2 부분(PEb')의 두께(t2'')는 일정하게 유지될 수 있다.
도 10에서는 제2 부분(PEb')의 두께(t2'')가 하부 게이트 전극(Ga)의 두께(t3'')와 동일하도록 도시하고 있으나, 다른 예로, 제2 부분(PEb')의 두께(t2'')는 하부 게이트 전극(Ga)의 두께(t3'')보다 두꺼울 수도 있다.
하부 게이트 전극(Ga)과 패드 전극(PE')을 형성할 때, 도 9에 도시된 하부 게이트 전극(Ga)과 패드 전극(PE')보다 두껍게 형성할 수 있다. 하부 게이트 전극(Ga)과 패드 전극(PE')의 전체적인 두께를 올려서 형성할 수 있다. 이러한 경우, 패드 전극(PE')의 제1 부분(PEa')이 후속 공정에 의해 일부 식각되더라도, 패드 전극(PE')을 통한 전압 공급 또는 신호 전달은 정상적으로 수행될 수 있다. 제1 부분(PEa')의 두께(t1'')가 도 9에 도시된 하부 게이트 전극(Ga)과 패드 전극(PE')의 두께와 유사하도록 조절될 수 있으므로, 패드 전극(PE')을 통한 전압 공급 또는 신호 전달은 정상적으로 유지될 수 있다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 11은 도 1의 표시 영역 및 패드부를 각각 A-A' 및 B-B'를 따라 절취한 예시적인 단면도이다. 도 11에 있어서, 도 9와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다. 도 11은 도 9의 변형 실시예로, 패드 연결 전극 및 패드 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 9의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 11을 참조하면, 패드 연결 전극(PCE')은 제1 패드 연결 전극(PCE1') 및 제2 패드 연결 전극(PCE2')을 포함할 수 있다. 제1 패드 연결 전극(PCE1') 및 제2 패드 연결 전극(PCE2')은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
제1 패드 연결 전극(PCE1')은 패드 전극(PE') 상에 배치되고, 패드 전극(PE')의 상면과 적어도 일부 중첩될 수 있다. 제1 패드 연결 전극(PCE1')은 패드 전극(PE')과 전기적으로 연결될 수 있다. 패드 전극(PE')과 제1 패드 연결 전극(PCE1')은 다층구조의 예비 금속층을 패터닝하여 게이트 전극(G), 제1 전극층(EL1) 및 제2 전극층(EL2)과 동시에 형성될 수 있다.
제2 패드 연결 전극(PCE2')은 기판(100)과 버퍼층(111) 사이에 개재될 수 있다. 제2 패드 연결 전극(PCE2')은 예비 금속층을 패터닝하여 제1 금속층(ML1), 제2 금속층(ML2) 및 스토리지 커패시터(Cst)의 하부 전극(CE1)과 동시에 형성될 수 있다.
제2 패드 연결 전극(PCE2')은 패드 절연층(114') 및 버퍼층(111)에 정의된 제5 콘택홀(CNT5)을 통해 패드 전극(PE') 및 제1 패드 연결 전극(PCE1')과 연결될 수 있다. 이때, 패드 전극(PE')의 일부는 제5 콘택홀(CNT5)에 매립될 수 있다. 제2 패드 연결 전극(PCE2')은 표시 영역(DA) 측으로 연장되어 전압 공급 배선, 데이터 공급 배선, 데이터 라인, 스캔 라인 등과 연결될 수 있다. 도 1에서 서술한 바와 같이 패드부(PAD)는 인쇄 회로 기판이나 드라이버 IC칩이 부착될 수 있다. 패드 전극(PE')과 패드 연결 전극(PCE')을 통해 인쇄 회로 기판이나 드라이버 IC칩에서 전달한 다양한 전압, 데이터 신호, 스캔 신호 등을 화소 회로(PC, 도 2 참조)에 각각 전달할 수 있다. 즉, 패드 전극(PE')과 패드 연결 전극(PCE')은 인쇄 회로 기판이나 드라이버 IC칩과 디스플레이 패널을 연결하는 브릿지 역할을 할 수 있다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 12에 있어서, 도 4a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1, 도 1 참조)의 표시 영역(DA) 상에는 적어도 하나의 박막 트랜지스터(TFT) 및 박막 트랜지스터(TFT)와 연결된 디스플레이 소자가 배치될 수 있다.
디스플레이 장치(1)의 표시 영역(DA)은 제1 내지 제3 화소(PX1, PX2, PX3)를 구비한다. 물론 이는 예시적인 것으로서, 디스플레이 장치(1)는 더 많은 화소들을 구비할 수 있다. 아울러 도 12에서는 제1 내지 제3 화소(PX1, PX2, PX3)가 서로 인접한 것처럼 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 내지 제3 화소(PX1, PX2, PX3) 사이에는 다른 배선 등의 구성요소들이 개재될 수도 있다. 이에 따라 예컨대 제1 화소(PX1)와 제2 화소(PX2)는 서로 인접하여 위치한 화소들이 아닐 수 있다. 또한, 도 12에서 제1 내지 제3 화소(PX1, PX2, PX3)의 단면들은 동일한 방향에서의 단면들이 아닐 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3)는 각각 발광 영역(EA)을 포함한다. 발광 영역(EA)은 빛이 생성되어 외부로 출사되는 영역일 수 있다. 발광 영역(EA) 사이에는 비발광 영역(NEA)이 배치되어, 상기 비발광 영역(NEA)에 의해서 발광 영역(EA)이 구분될 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3)는 서로 다른 광을 구현할 수 있다. 예컨대, 제1 화소(PX1)는 적색 광을, 제2 화소(PX2)는 녹색 광을, 제3 화소(PX3)는 청색 광을 구현할 수 있다. 평면상에서 볼 때, 발광 영역(EA)은 다양한 다각형 또는 원형의 형상을 할 수 있으며, 스트라이프 배열, 펜타일 배열 등 다양한 배열을 할 수 있음은 물론이다.
한편, 디스플레이 장치(1)는, 발광 영역(EA)에 각각 대응하여 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c)을 구비할 수 있다. 제1 양자점층(220a), 제2 양자점층(220b) 및 투과층(220c)은 양자점(Quantum Dot)과 금속 나노 입자를 포함할 수 있다.
예컨대, 제1 화소(PX1)는 제1 양자점층(220a)을 포함하고, 제2 화소(PX2)는 제2 양자점층(220b)을 포함하고, 제3 화소(PX3)는 투과층(220c)을 포함할 수 있다.
본 실시예에서, 제1 양자점층(220a) 및 제2 양자점층(220b)에 포함된 양자점들의 평균 크기는 서로 상이할 수 있다.
이하, 본 발명의 일 실시예에 따른 디스플레이 장치(1)에 대해서 도 12에 도시된 적층순서에 따라 구체적으로 설명하기로 한다.
기판(100, 이하 하부 기판으로 지칭함)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 하부 기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다.
하부 기판(100) 상에는 제1 금속층(ML1), 제2 금속층(ML2), 및 스토리지 커패시터(Cst)의 하부 전극(CE1)이 배치되고, 버퍼층(111) 상에는 반도체층(A) 및 스토리지 커패시터(Cst)의 상부 전극(CE2)이 배치될 수 있다. 반도체층(A) 상에는 게이트 절연층(113)을 사이에 두고, 상기 반도체층(A)과 적어도 일부 중첩되도록 게이트 전극(G)이 배치될 수 있다.
게이트 전극(G)을 덮도록 제1 절연층(115)이 구비될 수 있다. 제1 절연층(115) 상에는 제2 절연층(117)이 배치되고, 제2 절연층(117) 상에 제1 내지 제3 발광 소자(300a, 300b, 300c)가 배치될 수 있다. 제1 내지 제3 발광 소자(300a, 300b, 300c)는 각각 화소 전극(310), 유기 발광층을 포함하는 중간층(320) 및 대향 전극(330)을 공통적으로 포함한다. 제2 절연층(117) 상에는 화소 정의막(119)이 배치될 수 있다.
제1 내지 제3 발광 소자(300a, 300b, 300c)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(400)으로 덮어 보호될 수 있다. 박막봉지층(400)은 표시 영역(DA)을 덮으며 표시 영역(DA) 외측까지 연장될 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(400)은 제1 무기봉지층(410), 유기봉지층(420) 및 제2 무기봉지층(430)을 포함할 수 있다.
제1 무기봉지층(410)은 대향 전극(330)을 덮으며, 산화규소, 질화규소, 및/또는 트라이산질화규소 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1 무기봉지층(410)과 대향 전극(330) 사이에 캡핑층 등의 다른 층들이 개재될 수도 있다. 제1 무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1 무기봉지층(410)을 덮으며, 제1 무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다.
박막봉지층(400)은 전술한 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1 무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2 무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시 영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
상부 기판(200)은 하부 기판(100) 상부에 위치하며, 대향 전극(330)이 상부 기판(200)과 하부 기판(100) 사이에 개재되도록 한다. 상부 기판(200)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 만일 상부 기판(200)이 플렉서블 또는 벤더블 특성을 갖는다면, 상부 기판(200)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 상부 기판(200)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
상부 기판(200)의 하부 기판(100) 방향의 하면 상에는 차광층(230)이 배치된다. 차광층(230)은 제1 내지 제3 발광 소자(300a, 300b, 300c)에 각각 대응하여 개구들을 포함하며, 상기 개구들 내에 각각 제1 내지 제3 필터층(210a, 210b, 210c)이 위치한다. 차광층(230)은 블랙 매트릭스로서 색선명도 및 콘트라스트를 향상시키기 위한 층일 수 있다. 차광층(230)은 흑색 안료, 흑색 염료 또는 흑색의 입자 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 차광층(230)은 Cr 또는 CrOX, Cr/CrOX, Cr/CrOX/CrNY, 수지(Carbon 안료, RGB 혼합안료), Graphite, Non-Cr계 등의 재료를 포함할 수 있다.
제1 필터층(210a)은 630nm 내지 780nm에 속하는 파장의 광만을 통과시키고, 제2 필터층(210b)은 495nm 내지 570nm에 속하는 파장의 광만을 통과시키며, 제3 필터층(210c)은 450nm 내지 495nm에 속하는 파장의 광만을 통과시킬 수 있다. 제1 내지 제3 필터층(210a, 210b, 210c)은 디스플레이 장치(1)에 있어서 외광 반사를 줄이는 역할을 할 수 있다.
차광층(230) 상에는 제1 상부 절연층(240)이 배치된다. 제1 상부 절연층(240)은 제1 발광 소자(300a)에 대응하는 제1-1 개구(241a), 제2 발광 소자(300b)에 대응하는 제1-2 개구(241b) 및 제3 발광 소자(300c)에 대응하는 제1-3 개구(241c)를 포함한다. 제1-1 개구(241a) 내에 제1 양자점층(220a)이 위치하며, 제1-2 개구(241b) 내에는 제2 양자점층(220b)이 위치하고, 제1-3 개구(241c) 내에는 투과층(220c)이 위치한다. 제1 양자점층(220a) 및 제2 양자점층(220b)은 잉크젯 프린팅 방식으로 형성될 수 있다.
제1 상부 절연층(240)은 예컨대, 유기 물질을 포함할 수 있다. 경우에 따라, 제1 상부 절연층(240)이 차광층의 기능을 하도록 차광 물질을 포함할 수 있다. 차광 물질은 예컨대, 흑색 안료, 흑색 염료, 흑색의 입자 또는 금속 입자 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 제1 상부 절연층(240)은 청색일 수 있다.
제1 양자점층(220a)은 화소 전극(310) 상의 중간층(320)에서 생성된 제1 파장대역의 광을 제2 파장대역의 광으로 변환시킬 수 있다. 예컨대 화소 전극(310) 상의 중간층(320)에서 450nm 내지 495nm에 속하는 파장의 광이 생성되면, 제1 양자점층(220a)은 이 광을 630nm 내지 780nm에 속하는 파장의 광으로 변환시킬 수 있다. 이에 따라 제1 화소(PX1)에서는 630nm 내지 780nm에 속하는 파장의 광이 상부 기판(200)을 통해 외부로 방출된다.
제2 양자점층(220b)은 화소 전극(310) 상의 중간층(320)에서 생성된 제1 파장대역의 광을 제3 파장대역의 광으로 변환시킬 수 있다. 예컨대 화소 전극(310) 상의 중간층(320)에서 450nm 내지 495nm에 속하는 파장의 광이 생성되면, 제2 양자점층(220b)은 이 광을 495nm 내지 570nm에 속하는 파장의 광으로 변환시킬 수 있다. 이에 따라 제2 화소(PX2)에서는 495nm 내지 570nm에 속하는 파장의 광이 상부 기판(200)을 통해 외부로 방출된다.
제1 양자점층(220a)과 제2 양자점층(220b) 각각은 수지 내에 양자점들이 분산되어 있는 형태를 가질 수 있다. 양자점은 카드뮴설파이드(CdS), 카드늄텔레라이드(CdTe), 징크설파이드(ZnS) 또는 인듐포스파이드(InP) 등의 반도체 물질을 포함한다. 양자점은 그 크기가 수 나노미터일 수 있으며, 양자점의 사이즈에 따라 변환 후의 광의 파장이 달라지게 된다. 제1 양자점층(220a)과 제2 양자점층(220b)이 포함하는 수지는 투광성 물질이라면 어떤 것이든 사용 가능하다. 예컨대, 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane)와 같은 고분자 수지를 제1 양자점층(220a)과 제2 양자점층(220b) 형성용 물질로 이용할 수 있다.
제3 화소(PX3)에서는 중간층(320)에서 생성된 제1 파장의 광을, 파장 변환 없이 외부로 방출할 수 있다. 따라서 제3 화소(PX3)는 양자점층을 갖지 않을 수 있다. 이처럼 제1-3 개구(241c) 내에는 양자점층이 필요하지 않을 수 있기에, 투광성 수지로 형성된 투과층(220c)이 위치할 수 있다. 투과층(220c)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane)를 포함할 수 있다. 물론 경우에 따라 도 12에 도시된 것과 달리 제1-3 개구(241c) 내에 투과층(220c)이 존재하지 않을 수도 있다.
이러한 본 실시예에 따른 디스플레이 장치는, 제1 화소(PX1)에서는 제2 파장대역의 광이 외부로 방출되고, 제2 화소(PX2)에서는 제3 파장대역의 광이 외부로 방출되며, 제3 화소(PX3)에서는 제1 파장대역의 광이 외부로 방출된다. 따라서 본 실시예에 따른 디스플레이 장치(1)는 풀 컬러 이미지를 표시할 수 있다.
제1 상부 절연층(240) 상에는 제2 상부 절연층(250)이 배치된다. 제2 상부 절연층(250)은 제1-1 개구(241a)에 대응하는 제2-1 개구(251a), 제1-2 개구(241b)에 대응하는 제2-2 개구(251b) 및 제1-3 개구(241c)에 대응하는 제2-3 개구(251c)를 포함한다.
제1-1 개구(241a) 및 제1-2 개구(241b) 내에 각각 위치하는 제1 양자점층(220a) 및 제2 양자점층(220b)은 잉크젯 프린팅 방식으로 형성될 수 있으며, 제2-1 개구(251a) 및 제2-2 개구(251b)는 잉크젯 프린팅 시 노즐에 의해 분사된 잉크가 떨어져 이동하는 통로일 수 있다. 제2-1 개구(251a) 및 제2-2 개구(251b)를 포함하는 제2 상부 절연층(250)을 통해 이동한 잉크는 제1-1 개구(241a) 및 제1-2 개구(241b) 내에 각각 도달하게 되고, 제1 양자점층(220a) 및 제2 양자점층(220b)을 형성할 수 있다.
제2 상부 절연층(250)은 차광 물질을 포함할 수 있다. 예컨대, 차광 물질은 흑색 안료, 흑색 염료, 흑색의 입자 또는 금속 입자 중 적어도 하나를 포함할 수 있다. 또한, 일 실시예에 있어서, 제2 상부 절연층(250)은 청색일 수 있다. 상술한 바와 같이 제1 상부 절연층(240)도 차광 물질을 포함할 수 있으나, 잉크젯 프린팅 방식을 통해 제1 양자점층(220a) 및 제2 양자점층(220b)을 형성하기 위해서 제1 상부 절연층(240)과 제2 상부 절연층(250)을 구성하는 물질이 상이할 수 있다.
일 예로, 잉크젯 프린팅 시 노즐에 의해 분사된 잉크가 이동하는 통로인 제2 상부 절연층(250)은 잉크와 친화성이 없는 물질을 포함할 수 있다. 또한, 잉크가 쌓여 제1 양자점층(220a) 및 제2 양자점층(220b)이 형성되는 제1 상부 절연층(240)은 잉크와 친화성이 있는 물질을 포함할 수 있다.
도 12에서는 제1 상부 절연층(240) 및 제2 상부 절연층(250)을 모두 도시하고 있으나, 제2 상부 절연층(250)은 생략될 수 있으며, 제1 상부 절연층(240)만 상부 기판(200) 상에 배치될 수도 있다.
하부 기판(100)과 상부 기판(200) 사이에는 충진재(600)가 더 배치될 수 있다. 충진재(600)는 외부 압력 등에 대해서 완충작용을 할 수 있다. 충진재(600)는 메틸 실리콘(methyl silicone), 페닐 실리콘(phenyl silicone), 폴리이미드 등의 유기물질로 이루어질 수 있다. 그러나 이에 한정되는 것은 아니며, 충진재(600)는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트인 실리콘 등으로도 이루어질 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 디스플레이 장치
100: 기판
111: 버퍼층
113: 게이트 절연층
114, 114': 패드 절연층
115: 제1 절연층
117: 제2 절연층
PE, PE': 패드 전극
PCE, PCE': 패드 연결 전극
ML1, ML2: 제1 금속층, 제2 금속층
EL1, EL2: 제1 전극층, 제2 전극층
A: 반도체층
G: 게이트 전극

Claims (27)

  1. 표시 영역 및 상기 표시 영역 외곽의 주변 영역을 포함하는 기판;
    상기 표시 영역에 대응하는 상기 기판 상에 배치되고, 반도체층과 게이트 전극을 포함하는 박막 트랜지스터;
    상기 주변 영역에 대응하는 상기 기판 상에 배치되고, 상기 반도체층과 동일 물질을 포함하는 패드 전극; 및
    상기 박막 트랜지스터 및 상기 패드 전극 상에 배치되고, 상기 패드 전극을 일부 노출하는 개구를 갖는 제1 절연층;
    을 구비하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고,
    상기 제1 부분의 두께는 상기 제2 부분의 두께보다 얇은 디스플레이 장치.
  3. 제2 항에 있어서,
    상기 제2 부분의 두께는 상기 반도체층의 두께와 동일한 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고,
    상기 제2 부분의 두께는 상기 반도체층의 두께보다 두꺼운 디스플레이 장치.
  5. 제4 항에 있어서,
    상기 제1 부분의 두께는 상기 반도체층의 두께와 동일한 디스플레이 장치.
  6. 제1 항에 있어서,
    상기 패드 전극은 다층구조를 갖는 디스플레이 장치.
  7. 제6 항에 있어서,
    상기 패드 전극은 제1 층과 제2 층을 갖는 디스플레이 장치.
  8. 제7 항에 있어서,
    상기 제2 층은 상기 제1 층 상에 배치되고, 결정질(crystalline) 물질을 포함하는 디스플레이 장치.
  9. 제1 항에 있어서,
    상기 패드 전극은 산화물 반도체 물질을 포함하는 디스플레이 장치.
  10. 제9 항에 있어서,
    상기 패드 전극의 적어도 일부는 도체화된 디스플레이 장치.
  11. 제1 항에 있어서,
    상기 게이트 전극과 동일 물질을 포함하고, 상기 패드 전극 상에 배치되고, 상기 패드 전극과 일부 접촉하는 제1 패드 연결 전극을 더 포함하는 디스플레이 장치.
  12. 제11 항에 있어서,
    상기 패드 전극과 상기 제1 패드 연결 전극 사이에 개재되고, 상기 패드 전극의 일단을 덮는 제2 절연층을 더 포함하고,
    상기 패드 전극과 중첩된 상기 제2 절연층의 측면은 상기 제1 패드 연결 전극에 의해 감싸진 디스플레이 장치.
  13. 제11 항에 있어서,
    상기 패드 전극 하부에 배치되고, 상기 제1 패드 연결 전극과 전기적으로 연결된 제2 패드 연결 전극을 더 포함하는 디스플레이 장치.
  14. 제1 항에 있어서,
    상기 반도체층과 상기 게이트 전극 사이에 개재되며 상기 게이트 전극과 중첩하는 제1 게이트 절연층과, 상기 반도체층의 끝단을 덮는 제2 게이트 절연층을 포함하는 게이트 절연층;
    상기 제2 게이트 절연층 상에 배치되고, 상기 반도체층과 일부 접촉하는 전극층;
    상기 반도체층 하부에 배치된 버퍼층; 및
    상기 버퍼층을 사이에 두고 상기 반도체층과 이격된 금속층을 더 포함하고,
    상기 전극층과 상기 금속층은 상기 버퍼층 및 상기 제2 게이트 절연층에 정의된 콘택홀을 통해 연결된 디스플레이 장치.
  15. 제14 항에 있어서,
    상기 반도체층은 상기 버퍼층을 일부 노출하는 홀을 갖는 디스플레이 장치.
  16. 제14 항에 있어서,
    상기 금속층과 동일 층에 위치하는 하부 전극과, 상기 반도체층과 동일 층에 위치하는 상부 전극을 포함하는 스토리지 커패시터를 더 포함하는 디스플레이 장치.
  17. 표시 영역 및 상기 표시 영역 외곽의 주변 영역을 포함하는 기판;
    상기 표시 영역에 대응하는 상기 기판 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에 배치되고, 상기 반도체층과 일부 중첩하며 하부 게이트 전극 및 상부 게이트 전극을 포함하는 게이트 전극;
    상기 주변 영역에 대응하는 상기 기판 상에 배치되고, 상기 하부 게이트 전극과 동일 물질을 포함하는 패드 전극;
    상기 패드 전극 상에 배치되고, 상기 상부 게이트 전극과 동일 물질을 포함하고, 상기 패드 전극의 상면과 일부 접촉하는 제1 패드 연결 전극; 및
    상기 박막 트랜지스터 및 상기 패드 전극 상에 배치되고, 상기 패드 전극을 일부 노출하는 개구를 갖는 제1 절연층;
    을 구비하는 디스플레이 장치.
  18. 제17 항에 있어서,
    상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고,
    상기 제1 부분의 두께는 상기 제2 부분의 일부 영역의 두께보다 얇은 디스플레이 장치.
  19. 제18 항에 있어서,
    상기 제2 부분의 두께는 상기 하부 게이트 전극의 두께와 동일한 디스플레이 장치.
  20. 제17 항에 있어서,
    상기 패드 전극 하부에 배치되고, 상기 제1 패드 연결 전극 및 상기 패드 전극과 전기적으로 연결된 제2 패드 연결 전극을 더 포함하는 디스플레이 장치.
  21. 제17 항에 있어서,
    상기 게이트 절연층은 상기 게이트 전극과 중첩하는 제1 게이트 절연층과, 상기 반도체층의 끝단을 덮는 제2 게이트 절연층을 포함하는 디스플레이 장치.
  22. 제21 항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하고,
    상기 반도체층 중 상기 게이트 절연층에 의해 노출된 일부분은 도체화된 디스플레이 장치.
  23. 제21 항에 있어서,
    상기 제2 게이트 절연층 상에 배치되고, 상기 반도체층과 일부 접촉하는 전극층;
    상기 반도체층 하부에 배치된 버퍼층; 및
    상기 버퍼층을 사이에 두고 상기 반도체층과 이격된 금속층을 더 포함하고,
    상기 전극층과 상기 금속층은 상기 버퍼층 및 상기 제2 게이트 절연층에 정의된 콘택홀을 통해 연결된 디스플레이 장치.
  24. 제23 항에 있어서,
    상기 반도체층은 상기 버퍼층을 일부 노출하는 홀을 갖는 디스플레이 장치.
  25. 표시 영역 및 상기 표시 영역 외곽의 주변 영역을 포함하는 기판;
    상기 표시 영역에 대응하는 상기 기판 상에 배치되고, 반도체층과 게이트 전극을 포함하는 박막 트랜지스터;
    상기 주변 영역에 대응하는 상기 기판 상에 배치되는 패드 전극;
    상기 패드 전극 상에 배치되고, 상기 패드 전극과 일부 접촉하는 패드 연결 전극; 및
    상기 박막 트랜지스터 및 상기 패드 연결 전극 상에 배치되고, 상기 패드 전극을 일부 노출하는 개구를 가지고, 상기 패드 연결 전극의 상면 및 측면에 직접 접촉되어 상기 패드 연결 전극을 둘러싸는 제1 절연층;
    을 구비하는 디스플레이 장치.
  26. 제25 항에 있어서,
    상기 패드 연결 전극은 구리(Cu)를 포함하는 디스플레이 장치.
  27. 제25 항에 있어서,
    상기 패드 전극은 상기 개구에 대응하는 제1 부분과 상기 제1 부분 외곽의 제2 부분을 포함하고,
    상기 제1 부분의 두께는 상기 제2 부분의 두께보다 얇은 디스플레이 장치.
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