KR20220052389A - 디스플레이 장치 및 그 제조방법 - Google Patents

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KR20220052389A
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이광근
김태희
박정주
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Abstract

본 발명의 일 측면에 의하면, 기판, 상기 기판 상에 위치하는 소스전극, 드레인전극 및 서로 이격된 패턴전극들, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮는, 버퍼층, 상기 버퍼층 상에 위치하는 반도체층, 상기 버퍼층의 소스컨택홀을 통해 상기 소스전극과 컨택하여, 상기 소스전극과 상기 반도체층을 전기적으로 연결하는, 소스연결전극, 상기 버퍼층의 드레인컨택홀을 통해 상기 드레인전극과 컨택하여, 상기 드레인전극과 상기 반도체층을 전기적으로 연결하는, 드레인연결전극 및 상기 버퍼층 상부에 위치하고, 상기 패턴전극들과 중첩하는 제1볼록부들과 상기 제1볼록부들 사이의 제1오목부들을 갖는, 화소전극을 구비하는, 디스플레이 장치가 제공된다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 공정 효율성 및 발광 효율성이 향상된 디스플레이 장치 및 그 제조방법에 관한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광소자들을 형성하고, 유기발광소자들이 스스로 빛을 발광하여 작동한다. 이러한 유기발광 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
한편, 이와 같은 디스플레이 장치는 구동을 위한 박막트랜지스터(Thin Film Transistor, TFT), 커패시터 등을 포함한다. 여기서, 박막트랜지스터는 채널영역, 소스영역 및 드레인영역을 포함하는 반도체층과, 게이트절연층에 의해 반도체층과 전기적으로 절연되는 게이트전극을 포함할 수 있다.
본 발명의 실시예들은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 마스크 공정의 개수를 최소화하여 공정 효율성이 향상됨과 동시에 발광 효율성이 향상된 디스플레이 장치 및 그 제조방법을 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판, 상기 기판 상에 위치하는 소스전극, 드레인전극 및 서로 이격된 패턴전극들, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮는, 버퍼층, 상기 버퍼층 상에 위치하는 반도체층, 상기 버퍼층의 소스컨택홀을 통해 상기 소스전극과 컨택하여, 상기 소스전극과 상기 반도체층을 전기적으로 연결하는, 소스연결전극, 상기 버퍼층의 드레인컨택홀을 통해 상기 드레인전극과 컨택하여, 상기 드레인전극과 상기 반도체층을 전기적으로 연결하는, 드레인연결전극 및 상기 버퍼층 상부에 위치하고, 상기 패턴전극들과 중첩하는 제1볼록부들과 상기 제1볼록부들 사이의 제1오목부들을 갖는, 화소전극을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 버퍼층은, 상기 패턴전극들과 중첩하는 제3볼록부들과 상기 제3볼록부들 사이의 제3오목부들을 가질 수 있다.
본 실시예에 따르면, 상기 반도체층 상에 위치하는 제1무기절연층 및 상기 제1무기절연층 상에 위치하는 게이트전극을 더 구비할 수 있다.
본 실시예에 따르면, 상기 버퍼층과 상기 화소전극 사이에 위치하고, 상기 패턴전극들과 중첩하는 제2볼록부들과 상기 제2볼록부들 사이의 제2오목부들을 갖는, 제1추가무기절연층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 제1무기절연층과 상기 제1추가무기절연층은 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 화소전극과 상기 게이트전극은 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 소스연결전극, 상기 드레인연결전극 및 상기 게이트전극은 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 소스연결전극, 상기 드레인연결전극 및 상기 게이트전극을 덮고, 상기 화소전극의 적어도 일부를 노출시키는 개구를 갖는, 제2무기절연층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 패턴전극들, 상기 소스전극 및 상기 드레인전극은 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 기판 상에 위치하고, 상기 반도체층과 중첩하는, 하부금속층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들은 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 버퍼층은 상기 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮을 수 있다.
본 실시예에 따르면, 상기 화소전극 상에 위치하고, 발광층을 포함하는, 중간층 및 상기 중간층 상에 위치하는 대향전극을 더 구비할 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 제1도전층을 형성하고, 상기 제1도전층을 소스전극, 드레인전극 및 패턴전극들로 패터닝하는, 제1마스크 공정, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮는 버퍼층을 형성하는 단계, 상기 버퍼층 상에 반도체물질층을 형성하고, 상기 반도체물질층을 반도체층으로 패터닝하는, 제2마스크 공정, 상기 반도체층의 적어도 일부를 덮는 제1무기절연층을 형성하고, 상기 버퍼층 및 상기 제1무기절연층에 상기 소스전극의 상면을 노출시키는 소스컨택홀과 상기 드레인전극의 상면을 노출시키는 드레인컨택홀을 형성하는, 제3마스크 공정, 상기 제1무기절연층을 덮도록 제2도전층을 형성하고, 상기 제2도전층을 게이트전극, 소스연결전극, 드레인연결전극 및 화소전극으로 패터닝하는, 제4마스크 공정 및 상기 게이트전극, 상기 소스연결전극, 상기 드레인연결전극 및 상기 화소전극을 덮도록 제2무기절연층과 화소정의막을 순차적으로 형성하고, 상기 제2무기절연층 및 상기 화소정의막에 상기 화소전극의 적어도 일부를 노출시키는 개구를 형성하는, 제5마스크 공정을 포함하는, 디스플레이 장치 제조방법이 제공된다.
본 실시예에 따르면, 상기 패턴전극들은 상기 기판 상에 서로 이격되어 위치하고, 상기 화소전극은 상기 패턴전극들과 중첩하는 제1볼록부들과 상기 제1볼록부들 사이의 제1오목부들을 가질 수 있다.
본 실시예에 따르면, 상기 버퍼층은, 상기 패턴전극들과 중첩하는 제3볼록부들과 상기 제3볼록부들 사이의 제3오목부들을 가질 수 있다.
본 실시예에 따르면, 상기 소스연결전극은 상기 버퍼층의 상기 소스컨택홀을 통해 상기 소스전극과 컨택하여, 상기 소스전극과 상기 반도체층을 전기적으로 연결하고, 상기 드레인연결전극은 상기 버퍼층의 상기 드레인컨택홀을 통해 상기 드레인전극과 컨택하여, 상기 드레인전극과 상기 반도체층을 전기적으로 연결할 수 있다.
본 실시예에 따르면, 상기 제1마스크 공정은 상기 제1도전층을 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들로 패터닝하는 공정일 수 있다.
본 실시예에 따르면, 상기 버퍼층은 상기 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮을 수 있다.
본 실시예에 따르면, 상기 화소전극 상에 발광층을 포함하는 중간층을 형성하는 단계 및 상기 중간층 상에 대향전극을 형성하는 단계를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 마스크 공정의 개수를 최소화하여 공정 효율성이 향상됨과 동시에 발광 효율성이 향상된 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 어느 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 표시유닛의 일부를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법의 일부를 개략적으로 도시하는 흐름도이다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법의 일부를 순차적으로 도시하는 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 평면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 주변영역(PA)을 구비할 수 있다. 하부기판(100, 도 3 참조)은 표시영역(DA)에 해당하는 제1영역과 주변영역(PA)에 해당하는 제2영역을 구비할 수 있다.
도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 표시영역(DA)의 형상은 원형, 타원 또는 다각형 등 임의의 형상으로 형성될 수 있다.
표시영역(DA)에는 y축 방향으로 연장된 스캔선(미도시) 및 x축 방향으로 연장된 데이터선(미도시)이 교차하는 지점에 화소(PX)들이 위치할 수 있다. 각 화소(PX)는 스캔선 및 데이터선에 연결된 화소회로(PC, 도 2 참조) 및 화소회로에 연결된 표시소자를 구비할 수 있다.
주변영역(PA)은 표시영역(DA)의 적어도 일부를 둘러쌀 수 있다. 예컨대, 주변영역(PA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 또한, 주변영역(PA)에는 표시영역(DA) 내로 인가되는 전기적 신호를 제어하기 위한 회로부의 일부가 위치할 수 있다.
주변영역(PA)은 적어도 일측에 패드영역(PDA)을 포함할 수 있다. 패드영역(PDA) 상에는 복수의 패드들을 포함하는 패드부가 배치될 수 있다. 패드부에 포함된 복수의 패드들 각각은 인쇄회로기판의 패드들과 전기적으로 연결됨으로써 인쇄회로기판을 통해 입력되는 신호를 전달 받을 수 있다. 이를 위해 패드부는 복수의 패드들을 포함할 수 있다. 복수의 패드들은 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판 등과 전기적으로 연결될 수 있다.
한편, 일 실시예로, 디스플레이 장치(1)는 일측에 위치한 컴포넌트(component)(미도시)를 포함할 수 있다. 컴포넌트는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기발광 디스플레이 장치(Organic Light Emitting Display)를 예로 하여 설명한다. 하지만 본 발명의 디스플레이 장치는 이에 한정되지 않는다. 즉, 본 발명의 디스플레이 장치(1)는 무기발광 디스플레이 장치(Inorganic Light Emitting Display)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 디스플레이소자의 발광층은 유기물을 포함할 수도 있고 무기물을 포함할 수 있다. 그리고 디스플레이 장치(1)는 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 어느 하나의 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)들 각각은 화소회로(PC)와 전기적으로 연결될 수 있다. 화소회로(PC)는 하나 이상의 박막트랜지스터(TFT, 도 4 참조)와 하나 이상의 스토리지 커패시터(Cst)를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 각 화소(PX)는 표시소자를 통해 빛을 방출할 수 있다. 예컨대, 표시소자는 유기발광다이오드(OLED)일 수 있다.
제2박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압에 기초하여 데이터라인(DL)으로부터 입력된 데이터 전압을 제1박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 제2박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 표시소자에 흐르는 구동 전류를 제어할 수 있다. 표시소자는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 표시소자의 대향전극(예, 캐소드)은 제2전원전압(ELVSS)을 공급받을 수 있다.
도 2는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 커패시터를 포함하는 것을 설명하고 있으나 이에 한정되지 않는다. 즉, 화소회로(PC)가 포함하는 박막트랜지스터의 개수 및 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변형될 수 있다. 예컨대, 화소회로(PC)는 전술한 2개의 박막트랜지스터 외에 4개 또는 5개 또는 그 이상의 박막트랜지스터들을 더 포함할 수 있다. 또한, 전술한 스토리지 커패시터(Cst) 외에 1개 이상의 커패시터를 더 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 3에 도시된 바와 같이 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 표시유닛(10)과 컬러필터유닛(20)을 구비할 수 있다.
표시유닛(10)은, 하부기판(100)을 구비한다. 표시유닛(10)의 하부기판(100) 상에는 제1화소(PX1) 내지 제3화소(PX3)가 배치될 수 있다. 제1화소(PX1) 내지 제3화소(PX3) 각각은 하부기판(100) 상에서 서로 다른 색을 방출하는 화소일 수 있다. 예컨대, 제1화소(PX1)는 제1색(예컨대, 청색) 광을 방출할 수 있고, 제2화소(PX2)는 제2색(예컨대, 녹색) 광을 방출할 수 있으며, 제3화소(PX3)는 제3색(예컨대, 적색) 광을 방출할 수 있다. 이를 위해 제1화소(PX1)는 제1표시소자를 포함하고, 제2화소(PX2)는 제2표시소자를 포함하고, 제3화소(PX3)는 제3표시소자를 포함할 수 있다. 일 실시예로, 제1표시소자 내지 제3표시소자 각각은 제1색 내지 제3색 광을 방출하는 발광층을 포함할 수 있다. 다른 실시예로, 제1표시소자 내지 제3표시소자는 제1색 광을 방출하는 발광층을 포함하고, 컬러필터유닛(20)을 통해 제1화소(PX1) 내지 제3화소(PX3) 각각에서 방출되는 광을 조절할 수 있다.
컬러필터유닛(20)은 상부기판(500)을 구비한다. 컬러필터유닛(20)의 상부기판(500)의 하면인 제1면 상에는 제1색 필터부(410) 내지 제3색 필터부(430)가 위치할 수 있다.
컬러필터유닛(20)은 상부기판(500)의 하면인 제1면 상에 필터부들(410, 420, 430)을 직접 형성함으로써 별도로 제작될 수 있다. 이때, 컬러필터유닛(20) 제작 과정에서 상부기판(500)이 배치되는 방향은 제한이 없다. 즉, 컬러필터유닛(20)은 상부기판(500)의 하면인 제1면이 아래로 향하도록(-z축 방향을 향하도록) 배치된 상태에서 제1면 상에 필터부들(410, 420, 430)을 형성함으로써 제작되거나, 상부기판(500)의 하면인 제1면이 위를 향하도록(+z축 방향을 향하도록) 배치된 상태에서 제1면 상에 필터부들(410, 420, 430)을 형성함으로써 제작될 수 있다.
디스플레이 장치(1)는 필터부들(410, 420, 430) 각각이 제1화소(PX1) 내지 제3화소(PX3)와 대응하도록 하여 표시유닛(10)과 컬러필터유닛(20)을 합착함으로써 제작할 수 있다. 여기서 "대응한다는 것"은 하부기판(100)의 상면 또는 상부기판(400)의 상면에 수직인 방향에서 바라볼 시 서로 중첩하는 것을 의미한다. 표시유닛(10)의 상부에는 컬러필터유닛(20)이 배치될 수 있다. 구체적으로, 컬러필터유닛(20)은 표시유닛(10)의 제1표시소자 내지 제3표시소자 상부에 제1색 필터부(410) 내지 제3색 필터부(430)가 중첩하도록 배치될 수 있다.
일 실시예로, 디스플레이 장치(1)는 표시유닛(10)과 컬러필터유닛(20) 사이에 개재되어 표시유닛(10)과 컬러필터유닛(20)의 합착을 보조하는 접착층(30)을 더 구비할 수 있다. 예컨대, 접착층(30)은 OCA(Optical Clear Adhesive)일 수 있으나 반드시 이에 한정되는 것은 아니다. 또한, 접착층(30)은 충진재(미도시)를 포함할 수 있다. 충진재는 표시유닛(10)과 컬러필터유닛(20) 사이에 개재되어 외부 압력 등에 대한 완충작용을 할 수 있다. 충진재는 메틸 실리콘(methyl silicone), 페닐 실리콘(phenyl silicone), 폴리이미드 등의 유기물질, 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트인 실리콘 등으로도 이루어질 수 있으나 상술한 예시로 한정되는 것은 아니다. 한편, 선택적 실시예로, 접착층(30)이 생략되는 것도 가능하다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 표시유닛의 일부를 개략적으로 도시하는 단면도이다.
표시유닛(10, 도 3 참조)은 하부기판(100)을 구비한다. 하부기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 만일 하부기판(100)이 플렉서블 또는 벤더블 특성을 갖는다면, 하부기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 하부기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다. 이는 후술하는 상부기판(500)에도 동일하게 적용될 수 있다.
하부기판(100) 상에는 화소회로(PC, 도 2 참조) 및 화소회로와 전기적으로 연결된 표시소자가 위치할 수 있다.
화소회로들은 각각 화소들과 전기적으로 연결된다. 화소회로가 포함하는 박막트랜지스터(TFT)들 각각은 반도체층(Act), 게이트전극(GE), 소스전극(SE) 및 드레인전극(DE)을 포함할 수 있다. 예컨대, 제1박막트랜지스터(T1, 도 2 참조)는 제1반도체층, 제1게이트전극, 제1소스전극 및 제1드레인전극을 포함할 수 있다. 또한, 제2박막트랜지스터(T2, 도 2 참조)는 제2반도체층, 제2게이트전극, 제2소스전극 및 제2드레인전극을 포함할 수 있다.
박막트랜지스터(TFT)의 소스전극(SE)과 드레인전극(DE)은 하부기판(100) 상에 위치할 수 있다. 소스전극(SE)과 드레인전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있다. 예컨대, 소스전극(SE) 및 드레인전극(DE)은 Ti층과 Al층을 포함하거나, Ti/Al/Ti의 다층구조를 가질 수 있다. 소스전극(SE) 및 드레인전극(DE)은 컨택홀을 통해서 반도체층의 소스영역 및 드레인영역에 접속될 수 있다. 또한, 선택적 실시예들에서 소스전극(SE) 및 드레인전극(DE)은 금속 물질을 덮는 ITO층을 포함하는 다층구조를 가질 수 있다.
소스전극(SE) 및 드레인전극(DE) 상에는 버퍼층(101)이 위치할 수 있다. 버퍼층(101)은 박막트랜지스터(TFT)의 소스전극(SE) 및 드레인전극(DE)과 반도체층(Act) 간의 절연성을 확보하는 역할을 할 수 있다. 버퍼층(101)은 하부기판(100)의 외측 등으로부터의 불순물 또는 습기가 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 이러한 버퍼층(101)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 또한, 버퍼층(101)은 표시영역(DA, 도 1 참조)과 주변영역(PA, 도 1 참조)에 연장되어 형성될 수 있다.
박막트랜지스터(TFT)의 반도체층(Act)은 소스전극(SE)과 드레인전극(DE)을 덮는 버퍼층(101) 상에 위치할 수 있다. 반도체층(Act)은 채널영역과, 채널영역의 양 옆에 불순물이 도핑된 소스영역 및 드레인영역을 포함할 수 있다. 이때, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 이러한 반도체층(Act)은 비정질 실리콘 또는 폴리 실리콘을 포함할 수 있다. 구체적인 예로, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스탄눔(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 또한, 반도체층(Act)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 또한, 반도체층(Act)은 ZnO에 인듐(In), 갈륨(Ga), 스탄눔(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다.
박막트랜지스터(TFT)의 게이트전극(GE)은 반도체층(Act)과 적어도 일부가 중첩되도록 반도체층(Act) 상부에 위치한다. 구체적으로, 게이트전극(GE)은 반도체층(Act)의 채널영역과 중첩할 수 있다. 이러한 게이트전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며 다양한 층상구조를 가질 수 있다. 예컨대, 게이트전극(GE)은 Mo층과 Al층을 포함하거나, Mo/Al/Mo의 다층구조를 가질 수 있다. 또한, 선택적 실시예들에서 게이트전극(GE)은 금속 물질을 덮는 ITO층을 포함하는 다층구조를 가질 수 있다.
한편, 박막트랜지스터(TFT)의 반도체층(Act)과 게이트전극(GE) 간의 절연성을 확보하기 위해, 제1무기절연층(103)이 반도체층(Act)과 게이트전극(GE) 사이에 개재될 수 있다. 즉, 제1무기절연층(103)은 반도체층(Act) 상에 위치하고, 게이트전극(GE)은 제1무기절연층(103) 상에 위치할 수 있다. 이러한 제1무기절연층(103)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 절연층일 수 있다.
일 실시예로, 박막트랜지스터(TFT)는 소스연결전극(43) 및 드레인연결전극(53)을 포함할 수 있다. 소스연결전극(43)은 버퍼층(101)의 소스컨택홀(41)을 통해 소스전극(SE)의 상면과 컨택하여, 소스전극(SE)과 반도체층(Act)을 전기적으로 연결할 수 있다. 드레인연결전극(53)은 버퍼층(101)의 드레인컨택홀(51)을 통해 드레인전극(DE)의 상면과 컨택하여, 드레인전극(DE)과 반도체층(Act)을 전기적으로 연결할 수 있다.
이러한 소스연결전극(43) 및 드레인연결전극(53)은 게이트전극(GE)과 동일한 물질을 포함할 수 있다. 예컨대, 소스연결전극(43) 및 드레인연결전극(53)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며, Mo/Al/Mo의 다층구조와 같은 다양한 층상구조를 가질 수 있다. 또한, 선택적 실시예들에서 소스연결전극(43) 및 드레인연결전극(53)은 금속 물질을 덮는 ITO층을 포함하는 다층구조를 가질 수 있다.
다른 실시예로, 하부기판(100) 상에는 박막트랜지스터(TFT)의 반도체층(Act)과 적어도 일부가 중첩하는 하부금속층(BML)이 위치할 수 있다. 하부금속층(BML)은 외광으로부터 반도체층(Act)을 보호하는 역할을 할 수 있다. 이러한 하부금속층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 또한, 하부금속층(BML)은 전술한 물질의 단일층 또는 다층으로 구비될 수 있다.
화소회로가 포함하는 스토리지 커패시터(Cst)는 하부전극(CE1)과 상부전극(CE2)을 포함할 수 있다. 하부전극(CE1)과 상부전극(CE2)은 제1무기절연층(103)을 사이에 두고 중첩하며 커패시턴스를 형성한다. 이 경우, 제1무기절연층(103)은 커패시터(Cst)의 유전체층 역할을 한다.
일 실시예로, 하부전극(CE1)은 소스전극(SE), 드레인전극(DE) 및 하부금속층(BML)과 동일한 물질을 포함할 수 있다. 예컨대, 하부전극(CE1), 소스전극(SE), 드레인전극(DE) 및 하부금속층(BML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함하며 다양한 층상구조(예, Ti/Al/Ti의 다층구조 등)를 가질 수 있다. 이때, 버퍼층(101)은 하부전극(CE1), 소스전극(SE), 드레인전극(DE) 및 하부금속층(BML)을 덮을 수 있다.
또한, 상부전극(CE2)은 박막트랜지스터(TFT)의 게이트전극(GE)과 동일한 물질을 포함할 수 있다. 예컨대, 상부전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며 다양한 층상구조(예, Mo/Al/Mo의 다층구조 등)를 가질 수 있다.
한편, 하부기판(100) 상에는 패턴전극(PE)들이 표시소자와 중첩하도록 위치할 수 있다. 패턴전극(PE)들은 표시소자 하부에 서로 소정의 간격만큼 이격되어 배치된다. 패턴전극(PE)들의 개수 및 패턴전극(PE)들의 패턴에는 제한이 없다. 예컨대, 도 4에는 4개의 패턴전극(PE)들이 배치된 경우가 도시되어 있으나, 4개보다 적거나 4개보다 많은 패턴전극(PE)들이 배치될 수 있다. 또한, 도 4에는 패턴전극(PE)들이 상호 일정한 간격으로 이격된 경우가 도시되어 있으나, 패턴전극(PE)들은 설계에 따라 패턴전극(PE)들 간의 간격이 상이하도록 배치될 수 있다. 또한, 패턴전극(PE)의 단면도 상에서의 너비 또는 패턴전극(PE)의 평면도 상에서의 면적이 다양하게 변형될 수 있음은 물론이다.
일 실시예로, 패턴전극(PE)들 각각은 평면 상에서 서로 평행하도록 특정한 방향으로 연장될 수 있다. 이때, 패턴전극(PE)들은 평면 상에서 스트라이프 형상(stripe shape)을 가질 수 있다. 이에 따라 패턴전극(PE)들 상부에 위치하는 화소전극(210)의 제1볼록부(210a)들과 제1오목부(210b)들, 제1추가무기절연층(104)의 제2볼록부(104a)들과 제2오목부(104b)들, 버퍼층(101)의 제3볼록부(101a)들과 제3오목부(101b)들 또한 평면 상에서 스트라이프 형상을 가질 수 있다.
서로 이격된 패턴전극(PE)들은 패턴전극(PE)들 상부에 위치하는 구성들이 요철 구조를 갖도록 하는 역할을 한다. 여기서 "요철 구조"는 볼록부들 및 볼록부들 사이의 오목부들을 갖는 구조를 의미할 수 있다. 패턴전극(PE)들 상부에 위치하는 구성들은 패턴전극(PE)들과 중첩하는 영역인 중첩영역과, 패턴전극(PE)들 사이의 이격영역을 연속적으로 덮으며 요철 구조를 갖게 된다. 이때, 패턴전극(PE)들 상부에 위치하는 구성들은 중첩영역에서 패턴전극(PE)들과 중첩하는 볼록부들을 갖고, 이격영역에서 오목부들을 가질 수 있다.
구체적으로, 패턴전극(PE)들을 덮는 버퍼층(101)은 패턴전극(PE)들의 패턴에 따라 패턴전극(PE)들과 중첩하는 제3볼록부(101a)들과 제3볼록부(101a)들 사이의 제3오목부(101b)들을 가질 수 있다. 또한, 버퍼층(101)과 화소전극(210) 사이에 개재되는 제1추가무기절연층(104)은 패턴전극(PE)들과 중첩하는 제2볼록부(104a)들과 제2볼록부(104a)들 사이의 제2오목부(104b)들을 가질 수 있다. 이에 따라 제1추가무기절연층(104) 상에 위치하는 화소전극(210)은 패턴전극(PE)들과 중첩하는 제1볼록부(210a)들과 제1볼록부(210a)들 사이의 제1오목부(210b)들을 가질 수 있다. 이와 같이 화소전극(210)이 요철 구조로 가짐에 따라 시야각에 따른 색 편이(color shift) 현상을 감소시킴으로써 발광 효율성을 향상시킬 수 있다.
패턴전극(PE)들, 소스전극(SE), 드레인전극(DE), 하부전극(CE1) 및 하부금속층(BML)은 동일한 물질을 포함할 수 있다. 또한, 버퍼층(101)은 패턴전극(PE)들, 소스전극(SE), 드레인전극(DE), 하부전극(CE1) 및 하부금속층(BML)을 덮을 수 있다.
패턴전극(PE)들 상부에 위치하는 표시소자는 화소회로의 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다. 구체적으로, 표시소자가 포함하는 화소전극(210)은 박막트랜지스터(TFT)의 소스전극(SE) 또는 드레인전극(DE)과 전기적으로 연결될 수 있다.
일 실시예로, 표시소자는 화소전극(210), 화소전극(210) 상에 위치하며 발광층을 포함하는 중간층(220) 및 중간층(220) 상에 위치하는 대향전극(230)을 포함하는 유기발광소자일 수 있다. 또한, 표시소자가 포함하는 중간층(220)은 제1파장대역에 속하는 파장의 광을 방출하는 제1색 발광층을 포함할 수 있다. 예컨대, 제1파장대역은 450nm 내지 495nm이고, 제1색은 청색일 수 있으나 이에 한정되는 것은 아니다.
이러한 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 또한, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
일 실시예로, 화소전극(210) 및 게이트전극(GE)은 동일한 물질을 포함할 수 있다. 예컨대, 게이트전극(GE)은 화소전극(210)과 마찬가지로 (반)투광성 전극 또는 반사 전극일 수 있으며, ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
화소전극(210)과 버퍼층(101) 사이에는 제1추가무기절연층(104)이 개재될 수 있다. 제1추가무기절연층(104)은 제1무기절연층(103)과 동일한 물질을 포함할 수 있따. 예컨대, 제1추가무기절연층(104)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 절연층일 수 있다.
소스연결전극(43), 드레인연결전극(53) 및 게이트전극(GE) 상에는 제2무기절연층(105)이 위치할 수 있다. 제2무기절연층(105)은 소스연결전극(43), 드레인연결전극(53) 및 게이트전극(GE)을 덮고, 화소전극(210)의 적어도 일부를 노출시키는 개구를 갖는다. 이러한 제2무기절연층(105)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 절연층일 수 있다.
한편, 이와 같이 무기물을 포함하는 절연층인 버퍼층(101), 제1무기절연층(103), 제1추가무기절연층(104) 및 제2무기절연층(105)은 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 등을 통해 형성될 수 있으나 이에 한정되는 것은 아니다.
제2무기절연층(105) 상에는 화소정의막(107)이 위치할 수 있다. 화소정의막(107)은 각 화소들에 대응하는 개구를 가짐으로써 화소(또는 발광영역)을 정의하는 역할을 할 수 있다. 이때, 화소정의막(107)의 개구는 표시소자가 포함하는 화소전극(210)의 중앙부의 적어도 일부가 노출되도록 형성된다. 표시소자들 각각은 제2무기절연층(105)의 개구 및 화소정의막(107)의 개구를 통해 외부로 빛을 방출할 수 있다.
이러한 화소정의막(107)은 폴리아마이드(Polyamide), 폴리이미드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질을 포함할 수 있으며, 스핀 코팅 등의 방법으로 형성될 수 있다.
표시소자가 갖는 중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(303)이 저분자 물질을 포함할 경우, 중간층(220)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 진공증착의 방법으로 형성될 수 있다. 중간층(220)이 고분자 물질을 포함할 경우, 중간층(303)은 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(220)은 스크린 인쇄, 잉크젯 인쇄방법, 증착법 또는 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다. 물론 중간층(220)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다.
중간층(220)은 복수개의 화소전극(210)들에 걸쳐서 일체(一體)인 층을 포함할 수 있지만, 설계에 따라 화소전극(210)들 각각에 대응하도록 패터닝된 층들을 포함할 수도 있다.
표시소자가 갖는 대향전극(230)은 표시영역 상부에 위치할 수 있다. 구체적인 예로, 대향전극(230)은 표시영역의 전면을 덮도록 일체(一體)의 층을 포함하며 표시영역 상부에 배치될 수 있다. 즉, 대향전극(230)은 복수개의 표시소자들에 걸쳐서 일체로 형성되어 복수개의 화소전극(210)들에 대응할 수 있다. 이때, 대향전극(230)은 표시영역을 덮되, 표시영역 외측의 주변영역의 일부에까지 연장될 수 있다. 구체적인 다른 예로, 대향전극(230)은 복수개의 화소전극(210)들 각각에 대응하도록 패터닝된 층들을 포함할 수도 있다.
이러한 대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 금속 박막 외에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법의 일부를 개략적으로 도시하는 흐름도이고, 도 6 내지 도 12는 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법의 일부를 순차적으로 도시하는 단면도들이다. 이하, 도면 상 동일한 부재번호는 동일한 구성 요소를 나타내는 바, 전술한 내용과 중복되는 내용에 대한 설명은 생략한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법은 제1마스크 공정(S10), 제2마스크 공정(S20), 제3마스크 공정(S30), 제4마스크 공정(S40) 및 제5마스크 공정(S50)을 포함할 수 있다.
먼저, 도 6에 도시된 바와 같이, 하부기판(100)에 대하여 제1마스크 공정(S10)을 수행하고, 제1마스크 공정(S10)의 결과물 상에 버퍼층(101)을 형성한다.
구체적으로, 제1마스크 공정(S10)은, 하부기판(100) 상에 제1도전층을 형성하고, 제1도전층을 소스전극(SE), 드레인전극(DE), 패턴전극(PE)들 및 하부금속층(BML)으로 패터닝하는 공정을 포함할 수 있다. 이때, 전술한 바와 같이, 패턴전극(PE)들은 서로 소정의 간격만큼 이격되어 배치될 수 있다.
소스전극(SE), 드레인전극(DE), 패턴전극(PE)들 및 하부금속층(BML)은 전부 제1도전층이 포함하는 물질로 형성되는 바, 서로 동일한 물질을 포함할 수 있다. 또한, 소스전극(SE), 드레인전극(DE), 패턴전극(PE)들 및 하부금속층(BML)이 하나의 공정에서 동시에 형성되는 바, 디스플레이 장치를 제조하는 공정의 효율성이 향상될 수 있다.
이어서 하부기판(100) 전면(全面)에 대하여 버퍼층(101)을 형성한다. 버퍼층(101)은 소스전극(SE), 드레인전극(DE), 패턴전극(PE)들 및 하부금속층(BML)을 덮을 수 있다. 버퍼층(101)은 패턴전극(PE)들을 덮는 부분에서 패턴전극(PE)들의 패턴을 따라서 요철 구조를 갖도록 형성된다. 구체적으로, 버퍼층(101)은 패턴전극(PE)들과 중첩하는 제3볼록부(101a)들과 패턴전극(PE)들의 이격영역들과 중첩하는 제3오목부(101b)들을 가질 수 있다.
이어서 도 7에 도시된 바와 같이, 제2마스크 공정(S20)을 수행하고, 제2마스크 공정(S20)의 결과물 상에 무기절연물질층(103m)을 형성한다.
구체적으로, 제2마스크 공정(S20)은, 버퍼층(101) 상에 반도체물질층을 형성하고, 반도체물질층을 반도체층(Act)으로 패터닝하는 공정을 포함할 수 있다. 이때, 전술한 바와 같이 반도체층(Act)의 적어도 일부는 하부금속층(BML)과 중첩할 수 있다.
이어서 하부기판(100) 전면(全面)에 대하여 버퍼층(101) 상에 무기절연물질층(103m)을 형성한다. 무기절연물질층(103m)은 이후 공정에서 제1무기절연층(103) 및 제1추가무기절연층(104)으로 패터닝되는 층이다. 무기절연물질층(103m)은 반도체층(Act)을 덮도록 형성된다. 또한, 무기절연물질층(103m)은 패턴전극(PE)들을 덮는 부분에서 패턴전극(PE)들의 패턴을 따라서 요철 구조를 갖도록 형성된다. 구체적으로, 무기절연물질층(103m)은 패턴전극(PE)들과 중첩하는 제2볼록부(104a)들과 패턴전극(PE)들의 이격영역들과 중첩하는 제2오목부(104b)들을 가질 수 있다.
이어서 도 8에 도시된 바와 같이, 제3마스크 공정(S30)을 수행한다.
구체적으로, 제3마스크 공정(S30)은, 무기절연물질층(103m) 및 버퍼층(101)을 패터닝하여 반도체층(Act)의 적어도 일부와 중첩하는 제1무기절연층(103), 소스컨택홀(41) 및 드레인컨택홀(51)을 형성하는 공정을 포함할 수 있다. 여기서 소스컨택홀(41)은 버퍼층(101)에 형성되어 소스전극(SE)의 상면을 노출시키는 컨택홀이고, 드레인컨택홀(51)은 버퍼층(101)에 형성되어 드레인전극(DE)의 상면을 노출시키는 컨택홀일 수 있다.
제3마스크 공정(S30)에서는 반도체층(Act)의 상면에서 제1무기절연층(103)이 배치될 영역을 제외한 영역과, 소스컨택홀(41) 및 드레인컨택홀(51)이 형성될 영역에 위치하는 무기절연물질층(103m)이 제거된다. 또한, 소스컨택홀(41) 및 드레인컨택홀(51)이 형성될 영역에 위치하는 버퍼층(101)도 동시에 제거된다. 즉, 소스컨택홀(41) 및 드레인컨택홀(51)은, 무기절연물질층(103m) 및 버퍼층(101) 각각에 대하여 마스크 공정을 수행하지 않고 하나의 마스크 공정만을 수행함으로써 형성될 수 있다.
일 실시예로, 제3마스크 공정(S30)에서는 포토레지스트 물질층을 하부기판(100) 전면에 대하여 형성한다. 여기서, 포토레지스트 물질층은 빛을 조사하면 화학 변화를 일으키는 재료인 포토레지스트 물질을 포함하는 층일 수 있다. 예컨대, 포토레지스트 물질층은 네가형 포토레지스트로서 방향족 비스아지드(Bis-azide), 메타크릴산 에스텔(Methacrylic acid ester), 계피산 에스텔 등을 포함할 수 있고, 포지형 포토레지스트로서 폴리메타크릴산 메틸, 나프트키논디아지드, 폴리브텐-1-슬폰 등을 포함할 수 있으나, 상술한 예시로 한정되는 것은 아니다.
이어서 포토레지스트 물질층을 패터닝하여, 반도체층(Act)의 상면에서 제1무기절연층(103)이 배치될 영역을 제외한 영역과, 소스컨택홀(41) 및 드레인컨택홀(51)이 형성될 영역에는 포토레지스트 물질층이 배치되지 않도록 한다. 그 상태에서 식각을 수행하면 소스컨택홀(41) 및 드레인컨택홀(51)이 형성될 영역에 위치하는 무기절연물질층(103m) 및 버퍼층(101)이 제거된다.
한편, 반도체층(Act)과 중첩하는 영역의 경우, 반도체층(Act) 상부에 위치하는 무기절연물질층(103m)은 반도체층(Act)의 적어도 일부와 중첩하는 제1무기절연층(103)이 배치될 영역에만 남고 제거된다. 반도체층(Act)의 상면에서 무기절연물질층(103m)이 제거된 영역의 적어도 일부는, 반도체층(Act)과 소스전극(SE) 또는 반도체층(Act) 드레인전극(DE)이 전기적으로 연결되기 위한 영역으로 활용될 수 있다. 즉, 반도체층(Act)은 반도체층(Act)의 상면에서 무기절연물질층(103m)이 제거된 영역의 적어도 일부를 통해 소스연결전극(43) 또는 드레인연결전극(53)과 컨택할 수 있다.
반면에, 반도체층(Act)과 중첩하는 영역에서 반도체층(Act) 하부에 위치하는 버퍼층(101)은 제거되지 않는다. 이는 반도체층(Act)이 마스크 역할을 수행한 것으로 이해될 수 있다. 이를 위해 제3마스크 공정(S30)에서 사용되는 식각물질의 식각비를 제어할 수 있다. 예컨대, 제3마스크 공정(S30)에서 사용되는 식각물질은 무기절연물질층(103m) 및 버퍼층(101)은 식각할 수 있되, 반도체층(Act)에는 영향을 주지 않는 식각비를 갖는 것이 바람직하다.
이어서 도 9에 도시된 바와 같이, 제4마스크 공정(S40)을 수행한다.
구체적으로, 제4마스크 공정(S40)은 무기절연물질층(103m)을 덮도록 제2도전층을 형성하고, 제2도전층을 게이트전극(GE), 소스연결전극(43), 드레인연결전극(53), 상부전극(CE2) 및 화소전극(210)으로 패터닝하는 공정을 포함할 수 있다.
전술한 바와 같이, 소스연결전극(43)은 소스컨택홀(41)을 통해 소스전극(SE)의 상면과 컨택하도록 형성되어, 소스전극(SE)과 반도체층(Act)을 전기적으로 연결할 수 있다. 또한, 드레인연결전극(53)은 드레인컨택홀(51)을 통해 드레인전극(DE)의 상면과 컨택하도록 형성되어, 드레인전극(DE)과 반도체층(Act)을 전기적으로 연결할 수 있다. 또한, 상부전극(CE2)은 하부전극(CE1) 상부에 하부전극(CE1)과 중첩하도록 형성된다. 또한, 게이트전극(GE)은 반도체층(Act) 상의 제1무기절연층(103) 상에 형성되며, 반도체층(Act)의 적어도 일부와 중첩하도록 형성된다. 또한, 화소전극(210)은 패턴전극(PE)들 상부에 형성된다. 화소전극(210)은 패턴전극(PE)들을 덮는 부분에서 패턴전극(PE)들의 패턴을 따라서 요철 구조를 갖도록 형성된다. 구체적으로, 화소전극(210)은 패턴전극(PE)들과 중첩하는 제1볼록부(210a)들과 패턴전극(PE)들의 이격영역들과 중첩하는 제1오목부(210b)들을 가질 수 있다.
게이트전극(GE), 소스연결전극(43), 드레인연결전극(53), 상부전극(CE2) 및 화소전극(210)은 전부 제2도전층이 포함하는 물질로 형성되는 바, 서로 동일한 물질을 포함할 수 있다. 또한, 게이트전극(GE), 소스연결전극(43), 드레인연결전극(53), 상부전극(CE2) 및 화소전극(210)이 하나의 공정에서 동시에 형성되는 바, 디스플레이 장치를 제조하는 공정의 효율성이 향상될 수 있다.
이어서 게이트전극(GE), 소스연결전극(43), 드레인연결전극(53), 상부전극(CE2) 및 화소전극(210)을 마스크로 활용하여 무기절연물질층(103m)이 게이트전극(GE), 소스연결전극(43), 드레인연결전극(53), 상부전극(CE2) 및 화소전극(210)과 중첩하는 영역에만 위치하도록 패터닝한다.
이어서 도 11에 도시된 바와 같이, 제5마스크 공정(S50)을 수행한다.
구체적으로, 제5마스크 공정(S50)은 게이트전극(GE), 소스연결전극(43), 드레인연결전극(53), 상부전극(CE2) 및 화소전극(210)을 덮도록 제2무기절연층(105) 및 화소정의막(107)을 형성하고, 제2무기절연층(105) 및 화소정의막(107)에 화소전극(210)의 적어도 일부를 노출시키는 개구를 형성하는 공정을 포함할 수 있다.
이어서 도 12에 도시된 바와 같이, 화소전극(210) 상에 발광층을 포함하는 중간층(220)을 형성하고, 중간층(220) 상에 대향전극(230)을 형성할 수 있다. 또한, 도 12에서는 도시가 생략되었으나 대향전극(230) 상에 표시소자를 보호하기 위한 봉지층(300, 도 13 참조)을 형성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다. 도 13은 도 1의 A-A' 선을 따라 취한 디스플레이 장치의 단면도에 대응할 수 있다.
한편, 도 1 및 도 13에서는 제1화소(PX1) 내지 제3화소(PX3)가 서로 인접한 것처럼 도시하고 있지만 이에 한정되지 않는다. 예컨대, 제1화소(PX1) 내지 제3화소(PX3) 사이에는 다른 배선 등의 구성요소들이 개재될 수도 있다. 또한, 제1화소(PX1)와 제2화소(PX2)는 서로 인접하여 위치하는 화소들이 아닐 수 있다. 또한, 도 4의 제1화소(PX1) 내지 제3화소(PX3)의 단면들은 동일한 방향에서의 단면들이 아닐 수 있다.
도 4 내지 도 12를 참조하여 전술한 표시유닛(10)은 봉지층(300)을 더 구비할 수 있다.
유기발광소자 등의 표시소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 봉지층(300)으로 덮어 보호될 수 있다. 봉지층(300)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 봉지층(300)은 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함할 수 있다.
제1무기봉지층(310)은 대향전극(230)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 트라이산질화규소 등을 포함할 수 있다. 제1무기봉지층(310)과 대향전극(230) 사이에는 캐핑층 등의 다른 층(미도시)들이 개재될 수도 있다. 제1무기봉지층(310)은 그 하부의 구조물을 따라 형성되기에 상면이 평탄하지 않으므로, 제1무기봉지층(310)을 덮도록 유기봉지층(320)을 형성하여 상면이 평탄하도록 한다. 유기봉지층(320)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(330)은 유기봉지층(320)을 덮으며 위치하고, 산화규소, 질화규소, 트라이산질화규소 등을 포함할 수 있다.
봉지층(300)은 상술한 다층 구조를 통해 봉지층(300) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(310)과 유기봉지층(320) 사이에서 또는 유기봉지층(320)과 제2무기봉지층(330) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 내부로 침투할 수 있는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
표시유닛(10) 상부에는 컬러필터유닛(20)이 위치할 수 있다.
컬러필터유닛(20)은 상부기판(500)을 구비한다. 상부기판(500)의 제1면 상에는 제1화소(PX1) 내지 제3화소(PX3)에 대응하는 제1색 필터부(410) 내지 제3색 필터부(430)가 위치한다. 이때, "제1면"은 컬러필터유닛(20)이 표시유닛(10) 상부에 배치되었을 때의 표시유닛(10) 방향의 면(하면)을 의미한다. 제1색 필터부(410) 내지 제3색 필터부(430)는 표시유닛(10)의 하부기판(100) 또는 컬러필터유닛(20)의 상부기판(500)에 수직인 방향으로 바라볼 시, 제1표시소자가 갖는 제1화소전극 또는 발광층 내지 제3표시소자가 갖는 제3화소전극 또는 발광층과 중첩하도록 위치할 수 있다. 이에 따라 제1색 필터부(410) 내지 제3색 필터부(430)는 각각 제1표시소자 내지 제3표시소자로부터 방출되는 광을 필터링하는 역할을 할 수 있다.
제1색 필터부(410) 내지 제3색 필터부(430)는, 상부기판(500)의 하면인 제1면 상에 위치하는 제1색 컬러필터층(411) 내지 제3색 컬러필터층(431)과, 제1색 컬러필터층(411) 상에 위치하는 투광층(413), 제2색 컬러필터층(421) 상에 위치하는 제2색 양자점층(423) 및 제3색 컬러필터층(431) 상에 위치하는 제3색 양자점층(433)을 포함할 수 있다.
구체적으로, 제1색 필터부(410)는 제1색 컬러필터층(411) 및 투광층(413)을 갖고, 제2색 필터부(420)는 제2색 컬러필터층(421) 및 제2색 양자점층(423)을 가지며, 제3색 필터부(430)는 제3색 컬러필터층(431) 및 제3색 양자점층(433)을 가질 수 있다. 또한, 투광층(413), 제2색 양자점층(423) 및 제3색 양자점층(433) 사이에는 제1격벽(B1)들이 배치될 수 있고, 제1색 컬러필터층(411) 내지 제3색 컬러필터층(431) 사이에는 제2격벽(B2)들이 배치될 수 있다.
제1색 컬러필터층(411)은 450nm 내지 495nm에 속하는 파장의 광만을 통과시키고, 제2색 컬러필터층(421)은 495nm 내지 570nm에 속하는 파장의 광만을 통과시키며, 제3색 컬러필터층(431)은 630nm 내지 780nm에 속하는 파장의 광만을 통과시킬 수 있다. 이와 같은 제1색 컬러필터층(411) 내지 제3색 컬러필터층(431)은 디스플레이 장치(1)에 있어서 외광반사를 줄이는 역할을 할 수 있다.
예컨대, 외광이 제1색 컬러필터층(411)에 도달하면 상술한 것과 같은 사전 설정된 파장의 광만 제1색 컬러필터층(411)을 통과하고 그 외의 파장의 광은 제1색 컬러필터층(411)에 흡수된다. 따라서 디스플레이 장치에 입사한 외광 중 상술한 것과 같은 사전 설정된 파장의 광만 제1색 컬러필터층(411)을 통과하고 또 그 일부가 그 하부의 대향전극(230) 또는 제1표시소자가 갖는 제1화소전극에서 반사되어, 다시 외부로 방출된다. 결국 제1화소(PX1)가 위치하는 곳에 입사하는 외광 중 일부만 외부로 반사되기에, 외광 반사를 줄이는 역할을 할 수 있다. 이러한 설명은 제2색 컬러필터층(421)과 제3색 컬러필터층(431)에도 동일하게 적용될 수 있다.
제2색 양자점층(423)은 제2표시소자가 갖는 중간층(220)에서 생성된 제1파장대역에 속하는 파장의 광을 제2파장대역에 속하는 파장의 광으로 변환시킬 수 있다. 예컨대, 제2표시소자가 갖는 중간층(220)에서 450nm 내지 495nm에 속하는 파장의 광이 생성되면, 제2색 양자점층(423)은 이 광을 495nm 내지 570nm에 속하는 파장의 광으로 변환시킬 수 있다. 이에 따라 제2화소(PX2)에서는 495nm 내지 570nm에 속하는 파장의 광이 외부로 방출된다.
제3색 양자점층(433)은 제3표시소자가 갖는 중간층(220)에서 생성된 제1파장대역에 속하는 파장의 광을 제3파장대역에 속하는 파장의 광으로 변환시킬 수 있다. 예컨대, 제3표시소자의 중간층(220)에서 450nm 내지 495nm에 속하는 파장의 광이 생성되면, 제3색 양자점층(433)은 이 광을 630nm 내지 780nm에 속하는 파장의 광으로 변환시킬 수 있다. 이에 따라 제3화소(PX3)에서는 630nm 내지 780nm에 속하는 파장의 광이 외부로 방출된다.
제2색 양자점층(423)과 제3색 양자점층(433) 각각은 수지 내에 양자점들이 분산되어 있는 형태를 가질 수 있다.
양자점은 그 크기가 수 나노미터일 수 있으며, 양자점의 입자 크기에 따라 변환 후의 광의 파장이 달라지게 된다. 즉, 양자점은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다. 양자점의 입자 크기는 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는 바, 광 시야각이 향상될 수 있다. 또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다. 또한, 양자점은 카드뮴설파이드(CdS), 카드뮴텔루라이드(CdTe), 징크설파이드(ZnS) 또는 인듐포스파이드(InP) 등의 반도체 물질을 포함할 수 있다.
제2색 양자점층(423)과 제3색 양자점층(433)이 포함하는 수지는 투광성 물질이라면 어떤 것이든 사용 가능하다. 예컨대, 실리콘 수지, 에폭시 수지, 아크릴, BCB(Benzocyclobutene), HMDSO(Hexamethyldisiloxane) 등과 같은 고분자 수지를 제2색 양자점층(423)과 제3색 양자점층(433) 형성용 물질로 이용할 수 있다.
한편, 제1색 필터부(410)는 양자점층을 포함하지 않고, 투광층(413)을 포함할 수 있다. 예컨대, 표시유닛(10)은 제1표시소자 내지 제3표시소자는 제1화소전극 내지 제3화소전극과 대향전극 사이에 개재되며, 제1파장대역에 속하는 파장의 광을 방출하는 제1색 발광층을 포함하는 중간층(220)을 포함할 수 있다. 이 경우, 제1화소(PX1)에서는 중간층(220)에서 생성된 제1파장대역에 속하는 파장의 광을 파장 변환 없이 외부로 방출한다. 따라서, 제1화소(PX1)에는 양자점층이 필요하지 않기 때문에, 제1색 필터부(410)는 양자점층 대신 투광성 수지로 형성된 투광층(413)을 포함할 수 있다. 예컨대, 투광층(413)은 실리콘 수지, 에폭시 수지, 아크릴, BCB(Benzocyclobutene), HMDSO(Hexamethyldisiloxane) 등과 같은 고분자 수지를 포함할 수 있다.
한편, 제조 과정이나 제조 후의 사용 과정에서, 제2색 양자점층(423)과 제3색 양자점층(433)이 손상되는 것을 방지할 필요가 있다. 이를 위해 컬러필터유닛(20)은 제1색 컬러필터층(411)과 투광층(413) 사이에 개재되고, 제2색 양자점층(423)의 상면과 제3색 양자점층(433)의 상면을 덮는, 제2보호층(IL2)을 더 구비할 수 있다. 즉, 제2보호층(IL2)은 제1색 컬러필터층(411)과 투광층(413) 사이에 개재되고, 제2색 양자점층(423)의 제2표시소자 방향의 면과 상기 제3색 양자점층(433)의 제3표시소자 방향의 면을 덮도록 형성될 수 있다.
구체적으로, 제2색 컬러필터층(421)에서 발생한 아웃가스가 제2색 양자점층(423) 내의 양자점을 손상시켜, 그 양자점이 제1파장대역의 광을 제2파장대역의 광으로 변환시키지 못하게 되는 것을 방지할 필요가 있다. 마찬가지로 제3색 컬러필터층(431)에서 발생한 아웃가스가 제3색 양자점층(433) 내의 양자점을 손상시켜, 그 양자점이 제1파장대역의 광을 제3파장대역의 광으로 변환시키지 못하게 되는 것을 방지할 필요가 있다. 이를 위해, 제2보호층(IL2)이, 제2색 컬러필터층(421)과 제2색 양자점층(423) 사이에 개재되고 또한 제3색 컬러필터층(431)과 제3색 양자점층(433) 사이에 개재되도록 할 수 있다. 또한, 제2보호층(IL2)은 상부기판(500)의 전면(全面)에 있어서 일체(一體)일 수 있다.
이러한 제2보호층(IL2)은 가스 통과를 차단할 수 있도록 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드와 같은 무기물층을 포함할 수 있다. 또한, 제2보호층(IL2)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함하는 유기물층을 포함할 수 있다.
또한, 제1보호층(IL1)이 투광층(413), 제2색 양자점층(423) 및 제3색 양자점층(433)을 덮을 수 있다. 이러한 제1보호층(IL1)은 투광성을 갖는 무기 절연 물질로서 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의 물질을 포함할 수 있다.
이러한 본 실시예에 따른 디스플레이 장치는, 제1화소(PX1)에서는 제1파장대역의 광이 외부로 방출되고, 제2화소(PX2)에서는 제2파장대역의 광이 외부로 방출되며, 제3화소(PX3)에서는 제3파장대역의 광이 외부로 방출된다. 따라서 본 실시예에 따른 디스플레이 장치는 풀컬러 이미지를 디스플레이할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
10: 표시유닛
20: 컬러필터유닛
30: 접착층
41: 소스컨택홀
43: 소스연결전극
51: 드레인컨택홀
53: 드레인연결전극
100: 하부기판
101: 버퍼층
101a: 제3볼록부
101b: 제3오목부
103: 제1무기절연층
104: 제1추가무기절연층
104a: 제2볼록부
104b: 제2오목부
105: 제2무기절연층
107: 화소정의막
210: 화소전극
210a: 제1볼록부
210b: 제1오목부
220: 중간층
230: 대향전극
300: 봉지층
410: 제1색 필터부
420: 제2색 필터부
430: 제3색 필터부
500: 상부기판

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 소스전극, 드레인전극 및 서로 이격된 패턴전극들;
    상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮는, 버퍼층;
    상기 버퍼층 상에 위치하는 반도체층;
    상기 버퍼층의 소스컨택홀을 통해 상기 소스전극과 컨택하여, 상기 소스전극과 상기 반도체층을 전기적으로 연결하는, 소스연결전극;
    상기 버퍼층의 드레인컨택홀을 통해 상기 드레인전극과 컨택하여, 상기 드레인전극과 상기 반도체층을 전기적으로 연결하는, 드레인연결전극; 및
    상기 버퍼층 상부에 위치하고, 상기 패턴전극들과 중첩하는 제1볼록부들과 상기 제1볼록부들 사이의 제1오목부들을 갖는, 화소전극;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 버퍼층은, 상기 패턴전극들과 중첩하는 제3볼록부들과 상기 제3볼록부들 사이의 제3오목부들을 갖는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 반도체층 상에 위치하는 제1무기절연층; 및
    상기 제1무기절연층 상에 위치하는 게이트전극;
    을 더 구비하는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 버퍼층과 상기 화소전극 사이에 위치하고, 상기 패턴전극들과 중첩하는 제2볼록부들과 상기 제2볼록부들 사이의 제2오목부들을 갖는, 제1추가무기절연층;
    을 더 구비하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1무기절연층과 상기 제1추가무기절연층은 동일한 물질을 포함하는, 디스플레이 장치.
  6. 제3항에 있어서,
    상기 화소전극과 상기 게이트전극은 동일한 물질을 포함하는, 디스플레이 장치.
  7. 제3항에 있어서,
    상기 소스연결전극, 상기 드레인연결전극 및 상기 게이트전극은 동일한 물질을 포함하는, 디스플레이 장치.
  8. 제3항에 있어서,
    상기 소스연결전극, 상기 드레인연결전극 및 상기 게이트전극을 덮고, 상기 화소전극의 적어도 일부를 노출시키는 개구를 갖는, 제2무기절연층;
    을 더 구비하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 패턴전극들, 상기 소스전극 및 상기 드레인전극은 동일한 물질을 포함하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 기판 상에 위치하고, 상기 반도체층과 중첩하는, 하부금속층;
    을 더 구비하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들은 동일한 물질을 포함하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 버퍼층은 상기 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮는, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 화소전극 상에 위치하고, 발광층을 포함하는, 중간층; 및
    상기 중간층 상에 위치하는 대향전극;
    을 더 구비하는, 디스플레이 장치.
  14. 기판 상에 제1도전층을 형성하고, 상기 제1도전층을 소스전극, 드레인전극 및 패턴전극들로 패터닝하는, 제1마스크 공정;
    상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 반도체물질층을 형성하고, 상기 반도체물질층을 반도체층으로 패터닝하는, 제2마스크 공정;
    상기 반도체층의 적어도 일부를 덮는 제1무기절연층을 형성하고, 상기 버퍼층 및 상기 제1무기절연층에 상기 소스전극의 상면을 노출시키는 소스컨택홀과 상기 드레인전극의 상면을 노출시키는 드레인컨택홀을 형성하는, 제3마스크 공정;
    상기 제1무기절연층을 덮도록 제2도전층을 형성하고, 상기 제2도전층을 게이트전극, 소스연결전극, 드레인연결전극 및 화소전극으로 패터닝하는, 제4마스크 공정; 및
    상기 게이트전극, 상기 소스연결전극, 상기 드레인연결전극 및 상기 화소전극을 덮도록 제2무기절연층과 화소정의막을 순차적으로 형성하고, 상기 제2무기절연층 및 상기 화소정의막에 상기 화소전극의 적어도 일부를 노출시키는 개구를 형성하는, 제5마스크 공정;
    을 포함하는, 디스플레이 장치 제조방법.
  15. 제14항에 있어서,
    상기 패턴전극들은 상기 기판 상에 서로 이격되어 위치하고,
    상기 화소전극은 상기 패턴전극들과 중첩하는 제1볼록부들과 상기 제1볼록부들 사이의 제1오목부들을 갖는, 디스플레이 장치 제조방법.
  16. 제14항에 있어서,
    상기 버퍼층은, 상기 패턴전극들과 중첩하는 제3볼록부들과 상기 제3볼록부들 사이의 제3오목부들을 갖는, 디스플레이 장치 제조방법.
  17. 제14항에 있어서,
    상기 소스연결전극은 상기 버퍼층의 상기 소스컨택홀을 통해 상기 소스전극과 컨택하여, 상기 소스전극과 상기 반도체층을 전기적으로 연결하고,
    상기 드레인연결전극은 상기 버퍼층의 상기 드레인컨택홀을 통해 상기 드레인전극과 컨택하여, 상기 드레인전극과 상기 반도체층을 전기적으로 연결하는, 디스플레이 장치 제조방법.
  18. 제14항에 있어서,
    상기 제1마스크 공정은 상기 제1도전층을 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들로 패터닝하는 공정인, 디스플레이 장치 제조방법.
  19. 제18항에 있어서,
    상기 버퍼층은 상기 하부금속층, 상기 소스전극, 상기 드레인전극 및 상기 패턴전극들을 덮는, 디스플레이 장치 제조방법.
  20. 제14항에 있어서,
    상기 화소전극 상에 발광층을 포함하는 중간층을 형성하는 단계; 및
    상기 중간층 상에 대향전극을 형성하는 단계;
    를 더 포함하는, 디스플레이 장치 제조방법.
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JP4136799B2 (ja) * 2002-07-24 2008-08-20 富士フイルム株式会社 Ｅｌ表示素子の形成方法
KR20090037725A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시장치
KR101747391B1 (ko) * 2009-07-07 2017-06-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 이의 제조 방법
KR102036326B1 (ko) * 2012-11-21 2019-10-25 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102177214B1 (ko) * 2014-03-17 2020-11-11 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 그 제조방법
KR20210038224A (ko) * 2019-09-30 2021-04-07 엘지디스플레이 주식회사 표시 장치
KR20210097883A (ko) * 2020-01-30 2021-08-10 삼성디스플레이 주식회사 디스플레이 장치
KR20210138843A (ko) * 2020-05-12 2021-11-22 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
KR20220144441A (ko) * 2021-04-19 2022-10-27 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

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