KR20220144441A - 표시 장치 및 이의 제조 방법 - Google Patents

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강현승
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김준걸
손승석
이우근
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 제1 도전층, 상기 제1 도전층 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제2 도전층, 상기 제2 도전층의 아래에 상기 제2 도전층과 접하여 위치하며 상기 제2 도전층과 동일한 평면 형상을 갖는 산소 공급층, 제2 도전층과 연결된 발광 소자를 포함하고, 상기 산소 공급층은 인듐, 아연, 주석, 갈륨 및 이의 합금 중 하나 이상을 포함하는 금속 산화물이다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTORING METHOD THEREOF}
본 개시는 표시 장치 및 이의 제조 방법에 관한 것으로서, 보다 구체적으로 제조 과정에서 사용되는 마스크의 수를 감소시킨 제조 방법 및 이러한 방법으로 제조된 표시 장치에 관한 것이다.
박막 트랜지스터를 포함하는 표시 장치는 널리 상용화되고 있다. 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함하여 구성된다. 박막 트랜지스터는 전극들이 배치된 구조에 따라 게이트 전극 위에 액티브층이 위치하는 구조 또는 액티브층 위에 게이트 전극이 위치하는 구조가 있다.
액티브층 위에 게이트 전극이 위치하는 구조의 경우 액티브층이 기판의 하부로부터 유입되는 광에 그대로 노출된다. 이로 인해, 액티브층에서는 광 누설전류가 발생될 수 있으며, 크로스 토크와 같은 불량이 발생될 수 있다.
이를 방지하기 위하여, 액티브층 하부에 차광막이 구비될 수 있다. 이와 같은 차광막을 구비하기 위해서는 별도의 마스크 공정이 필요하다. 별도의 마스크 공정이 추가됨에 따라 제조 공정 및 제조 비용이 증가될 수 있다. 또한 사용되는 마스크 수를 줄이기 위하여 액티브층과 SiNx를 포함하는 절연막이 직접 접할 수 있고 이 경우 액티브층으로 수소가 유입되어 트랜지스터로 기능하지 못할 수 있다.
실시예들은 제조 과정 중 사용되는 마스크의 수를 감소시킨 표시 장치의 제조 방법 및 이러한 제조 방법으로 제조된 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 제1 도전층, 상기 제1 도전층 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제2 도전층, 상기 제2 도전층의 아래에 상기 제2 도전층과 접하여 위치하며 상기 제2 도전층과 동일한 평면 형상을 갖는 산소 공급층, 제2 도전층과 연결된 발광 소자를 포함하고, 상기 산소 공급층은 인듐, 아연, 주석, 갈륨 및 이의 합금 중 하나 이상을 포함하는 금속 산화물이다.
상기 산소 공급층은 IGZO, ITO, ITGO, IZO, ZnO 및 ITGZO 중 하나일 수 있다.
상기 반도체층은 산화물 반도체일 수 있다.
상기 산소 공급층의 조성과 상기 반도체층의 조성이 상이할 수 있다.
상기 제2 도전층과 상기 발광 소자 사이에 위치하는 절연막, 상기 절연막과 상기 제2 도전층 사이에 위치하는 금속 산화막을 더 포함할 수 있다.
상기 금속 산화막은 알루미늄, 니켈, 란탄, AlNiLa 또는 이의 합금의 산화물을 포함할 수 있다.
상기 금속 산화막의 두께는 200 Å 이하일 수 있다.
상기 제1 도전층은 상기 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 광차단층 및 상기 광차단층과 동일 층에 위치하는 소스 전극 및 드레인 전극을 포함하고, 상기 제2 도전층은 상기 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 게이트 전극을 포함할 수 있다.
상기 게이트 전극과 상기 기판의 면에 수직한 방향으로 중첩하지 않는 상기 반도체층의 영역에 홈이 위치하고, 상기 홈에서 상기 반도체층의 측면과 상기 금속 산화막이 직접 접할 수 있다.
상기 반도체층 위에 위치하는 게이트 절연막을 더 포함하고, 상기 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 상기 게이트 절연막 중 상기 게이트 전극과 상기 기판의 면에 수직한 방향으로 중첩하지 않는 영역에 홈이 위치하고, 상기 홈에서 상기 산소 공급층과 상기 반도체층이 직접 접할 수 있다.
상기 제1 도전층 위에 위치하는 버퍼층, 상기 버퍼층과 상기 반도체층 사이에 위치하는 제2 산소 공급층을 더 포함하고, 상기 제2 산소 공급층은 인듐, 아연, 주석, 갈륨 및 이의 합금 중 하나 이상을 포함하는 금속 산화물일 수 있다.
상기 제1 도전층 또는 제2 도전층과 동일 층에 위치하는 패드 전극을 더 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 식각하여 광차단층, 소스 전극 및 드레인 전극을 형성하는 단계, 상기 식각된 제1 도전층 위에 버퍼층을 형성하는 단계, 상기 버퍼층 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 게이트 절연막을 형성하는 단계, 상기 버퍼층 및 게이트 절연막을 식각하여 상기 소스 전극과 중첩하는 제1 개구, 상기 드레인 전극과 중첩하는 제2 개구를 형성하고, 상기 반도체층에 위치하는 게이트 절연막의 일부를 제거하는 단계, 상기 게이트 절연막, 상기 소스 전극, 상기 반도체층 및 상기 드레인 전극 위에 산소 공급층을 형성하는 단계, 상기 산소 공급층 위에 제2 도전층을 형성하는 단계, 상기 산소 공급층과 상기 제2 도전층을 동시에 식각하여 게이트 전극, 소스 연결 전극 및 드레인 연결 전극을 형성하는 단계를 포함한다.
상기 산소 공급층은 인듐, 아연, 주석, 갈륨 및 이의 합금 중 하나 이상을 포함하는 금속 산화물일 수 있다.
상기 소스 연결 전극은 상기 제1 개구에서 상기 소스 전극과 접하고, 상기 드레인 연결 전극은 상기 제2 개구에서 상기 드레인 전극과 접할 수 있다.
상기 산소 공급층과 상기 제2 도전층을 동시에 식각하여 게이트 전극, 소스 연결 전극 및 드레인 연결 전극을 형성하는 단계에서, 상기 반도체층의 일부가 식각되어 상기 반도체층에 홈이 형성될 수 있다.
상기 게이트 절연막, 상기 게이트 전극, 상기 소스 연결 전극 및 상기 드레인 전극 위에 금속막을 형성하는 단계, 상기 금속막을 산화시켜 금속 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 금속 산화막은 상기 반도체층의 홈에서 상기 반도체층의 측면과 직접 접할 수 있다.
상기 금속 산화막은 알루미늄, 니켈, 란탄, AlNiLa 또는 이의 합금의 산화물을 포함할 수 있다.
상기 반도체층은 산화물 반도체를 포함하고, 상기 산소 공급층의 조성과 상기 반도체층의 조성이 상이할 수 있다.
실시예들에 따르면, 제조 과정 중 사용되는 마스크의 수를 감소시킨 표시 장치의 제조 방법 및 이러한 제조 방법으로 제조된 표시 장치를 제공한다.
도 1은 일 실시예에 따른 표시 장치의 단면을 개략적으로 도시한 것이다.
도 2는 수소 확산 방지막이 포함되지 않아 반도체층의 IGZ0와 보호층의 SiNx가 직접 접하는 표시 장치의 구동 트랜지스터에 대하여 V-I 그래프를 도시한 것이다.
도 3은 수소 확산 방지막이 포함되어 반도체층의 IGZ0와 보호층의 SiNx가 직접 접하지 않는 표시 장치의 구동 트랜지스터에 대하여 V-I 그래프를 도시한 것이다.
도 4 내지 도 18은 일 실시예에 따른 표시 장치의 제조 공정을 나타낸 공정 단면도이다.
도 19는 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 20은 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 21은 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 22는 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 23은 일 실시예에 따른 표시 장치의 평면도이다.
도 24 내지 도 26은 도 23의 평면도 중 동일 층에 위치하는 구조물을 분리하여 차례로 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서 도면을 참고로 하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 단면을 개략적으로 도시한 것이다. 도 1은 설명의 편의를 위하여 표시 장치의 여러 영역의 단면을 하나의 단면으로 도시한 것이다
도 1을 참고로 하면 본 실시예에 따른 표시 장치는 기판(SUB) 위에 위치하는 데이터 도전층(DE)을 포함한다.
기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다.　 기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.　 기판(SUB)은 단층 또는 다층일 수 있다.　 기판(SUB)은 순차적으로 적층된 고분자 수지를 포함하는 적어도 하나의 베이스층과 적어도 하나의 무기층이 교번하여 적층될 수 있다
데이터 도전층(DE)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 및 금속 산화물을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 금속 산화물은 인듐(In), 주석(Sn), 갈륨(GA), 아연(Zn), 하프늄(Hf), 알루미늄(Al) 중 적어도 하나 이상을 포함할 수 있다. 일례로, 데이터 도전층(DE)은 티타늄, 구리 및 ITO를 포함하는 삼층 구조일 수 있다. 데이터 도전층은 Ti/Cu/ITO, Ti/Cu/ITGO, Ti/Cu/Ti, Ti/Cu/Ti/ITO 중 하나인 적층 구조를 가질 수 있다. 도 1에는 데이터 도전층(DE)이 2층 구조인 구성으로 도시하였으나 이에 제한되는 것은 아니다.
도 1을 참고로 하면 데이터 도전층(DE)은 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 광차단층(BML), 제1 유지 전극(CE1), 패드 전극(PD), 데이터 접촉 전극(DCE)을 포함할 수 있다. 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 광차단층(BML), 제1 유지 전극(CE1), 패드 전극(PD), 데이터 접촉 전극(DCE)은 동일 공정으로 형성되는바, 동일한 물질을 포함할 수 있으며 동일한 적층 구조를 가질 수 있다.
광차단층(BML)은 제1 소스 전극(S1)과 제1 드레인 전극(D1) 사이에 위치하며, 제1 반도체층(ACT1)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치할 수 있다. 이후 별도로 설명하겠으나, 제1 소스 전극(S1), 제1 드레인 전극(D1), 제1 반도체층(ACT1) 및 제1 게이트 전극(G1)은 제1 트랜지스터(T1)를 구성할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
또한 이후 별도로 설명하겠으나 제2 소스 전극(S2)과 제2 드레인 전극(D2), 제2 반도체층(ACT2) 및 제2 게이트 전극(G2)은 제2 트랜지스터를 구성할 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제1 유지 전극(CE1)은 게이트 도전층(GE)의 일부인 제2 유지 전극(CE2)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치할 수 있으며, 제1 유지 전극(CE1) 및 제2 유지 전극(CE2)은 커패시터를 구성할 수 있다.
패드 전극(PD)의 상면에는 절연막 등이 위치하지 않을 수 있다. 패드 전극(PD)은 제2 전극(270)과 접할 수 있다. 데이터 접촉 전극(DCE)은 이후 게이트 접촉 전극(GCE)과 접할 수 있다.
데이터 도전층(DE) 위에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy), 비정질 실리콘(Si)을 포함할 수 있다.
버퍼층(BUF) 위에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 제1 소스 전극(S1)과 제1 드레인 전극(D1) 사이에 위치하는 제1 반도체층(ACT1) 및 제2 소스 전극(S2)과 제2 드레인 전극(D2) 사이에 위치하는 제2 반도체층(ACT2)을 포함한다. 반도체층(ACT)은 산화물 반도체를 포함할 수 있다.　 산화물 반도체는 인듐(In), 주석(Sn), 아연(Zn), 하프늄(Hf), 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예를 들면, 반도체층(ACT)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
제1 반도체층(ACT1)은 제1 게이트 전극(G1)과 중첩하는 채널 영역 및 채널 영역 양쪽으로 위치하는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역 및 드레인 영역의 일부에는 홈이 형성되어 있을 수 있다.
마찬가지로 제2 반도체층(ACT2)은 제2 게이트 전극(G2)과 중첩하는 채널 영역 및 채널 영역 양쪽으로 위치하는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역 및 드레인 영역의 일부에는 홈이 형성되어 있을 수 있다.
반도체층(ACT) 위에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
버퍼층(BUF) 및 게이트 절연막(GI)은 제1 소스 전극(S1)과 중첩하는 제1 개구(OP1), 제1 드레인 전극(D1)과 중첩하는 제2 개구(OP2), 제2 소스 전극(S2)과 중첩하는 제3 개구(OP3), 제2 드레인 전극(D2)과 중첩하는 제4 개구(OP4), 데이터 접촉 전극(DCE)과 중첩하는 제5 개구(OP5) 및 패드 전극(PD)과 중첩하는 제6 개구(OP6)를 포함할 수 있다. 또한 반도체층(ACT)은 게이트 절연막(GI)과 중첩하지 않는 영역을 포함할 수 있다.
다음, 버퍼층(BUF) 및 게이트 절연막(GI)의 개구 및 게이트 절연막(GI) 위에 산소 공급층(OS)이 위치한다.
산소 공급층(OS)은 인듐, 아연, 갈륨 또는 주석등을 포함하는 금속 산화물일 수 있다. 일례로, 산소 공급층은 IGZO, ITO, ITGO, IZO, ZnO, ITGZO 중 하나일 수 있다. 산소 공급층(OS)은 버퍼층(BUF) 및 게이트 절연막(GI)의 개구에 위치할 수 있다. 또한 산소 공급층(OS)은 반도체층(ACT)과 중첩하는 게이트 절연막(GI) 위에 위치할 수 있다. 또한, 산소 공급층(OS)은 제1 유지 전극(CE1)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치하는 게이트 절연막(GI) 위에 위치할 수 있다.
산소 공급층(OS) 위에 게이트 도전층(GE)이 위치한다. 게이트 도전층(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 금속 산화물을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 금속 산화물은 인듐(In), 주석(Sn), 갈륨(GA), 아연(Zn), 하프늄(Hf), 알루미늄(Al) 중 적어도 하나 이상을 포함할 수 있다. 일례로, 게이트 도전층(GE)은 티타늄, 구리 및 ITO를 포함하는 삼층 구조일 수 있다. 게이트 도전층은 Ti/Cu/ITO, Ti/Cu/ITGO, Ti/Cu/Ti, Ti/Cu/Ti/ITO 중 하나인 적층 구조를 가질 수 있다.
게이트 도전층(GE)은 제1 소스 연결 전극(SG1), 제1 드레인 연결 전극(DG1), 제1 게이트 전극(G1), 제2 소스 연결 전극(SG2), 제2 드레인 연결 전극(DG2), 제2 게이트 전극(G2), 제2 유지 전극(CE2) 및 게이트 접촉 전극(GCE)을 포함할 수 있다. 도 1을 참고로 하면, 산소 공급층(OS)과 게이트 도전층(GE)은 동일한 평면 형상을 가질 수 있다. 즉 게이트 도전층(GE)의 하부에 산소 공급층(OS)이 위치할 수 있다.
제1 소스 연결 전극(SG1)은 제1 개구(OP1)에서 제1 소스 전극(S1)과 접할 수 있다. 제1 드레인 연결 전극(DG1)은 제2 개구(OP2)에서 제1 드레인 전극(D1)과 접할 수 있다. 제1 게이트 전극(G1)은 제1 반도체층(ACT1)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치할 수 있다. 제1 소스 전극(S1), 제1 드레인 전극(D1), 제1 반도체층(ACT1) 및 제1 게이트 전극(G1)은 제1 트랜지스터(T1)를 구성할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 소스 연결 전극(SG2)은 제3 개구(OP3)에서 제2 소스 전극(S2)과 접할 수 있다. 제2 드레인 연결 전극(DG2)은 제4 개구(OP4)에서 제2 드레인 전극(D2)과 접할 수 있다. 제2 게이트 전극(G2)은 제2 반도체층(ACT1)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치할 수 있다. 제2 소스 전극(S1)과 제2 드레인 전극(D2), 제2 반도체층(ACT2) 및 제2 게이트 전극(G2)은 제2 트랜지스터를 구성할 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제2 유지 전극(CE2)은 제1 유지 전극(CE1)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치할 수 있다.
게이트 접촉 전극(GCE)은 제5 개구(OP5)에서 데이터 접촉 전극(DCE)과 접할 수 있다.
게이트 도전층(GE) 위에 수소 확산 방지막(HDL)이 위치한다. 수소 확산 방지막(HDL)은 게이트 절연막(GI), 게이트 도전층(GE) 및 버퍼층(BUF)을 포함한 표시 장치의 전면에 위치한다. 이때 수소 확산 방지막(HDL)의 두께는 200 Å 이하일 수 있다. 수소 확산 방지막(HDL)은 알루미늄, 니켈, 란탄 또는 이들의 합금의 산화물일 수 있다. 일례로, 수소 확산 방지막(HDL)은 Al2O3를 포함할 수 있다. 구체적으로, 수소 확산 방지막(HDL)은 Al의 산화물 또는 AlNiLa의 산화물을 포함할 수 있다. 이때 수소 확산 방지막(HDL)은 Al 또는 AlNiLa을 포함하는 금속막을 형성한 후 산화시켜 형성될 수 있다. 수소 확산 방지막(HDL)은 이후 형성되는 보호막(PVX)과 반도체층(ACT)이 직접 접촉하는 것을 막아 반도체층(ACT)의 트랜지스터 특성을 유지할 수 있도록 한다.
수소 확산 방지막(HDL)위에 보호막(PVX)이 위치한다. 보호막(PVX)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 일례로, 보호막(PVX)은 SiNx를 포함할 수 있다.
IGZO와 같은 산화물 반도체를 포함하는 반도체층(ACT)과 SiNx를 포함하는 보호막(PVX)이 직접 접하는 경우 반도체층(ACT)의 도체화로 인해 트랜지스터의 ON/OFF 특성이 확보되지 않는다. 그러나 본 실시예에서와 같이 금속 산화물층을 포함하는 수소 확산 방지막(HDL)이 위치하는 경우, 보호층(PVX)으로부터의 수소 투과를 방지할 수 있고, 반도체층(ACT)의 트랜지스터 특성을 유지할 수 있다.
보호막(PVX) 및 수소 확산 방지막(HDL)은 제1 소스 연결 전극(SG1)과 중첩하는 제7 개구(OP7) 및 패드 전극(PD)과 중첩하는 제6 개구(OP6)를 포함한다.
보호막(PVX) 위에 절연막(VIA)이 위치할 수 있다. 절연막(VIA)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
절연막(VIA)은 제7 개구(OP7)와 중첩하는 개구(OP_ VIA)를 포함할 수 있다. 절연막(VIA)은 패드 전극(PD) 주변에는 위치하지 않을 수 있다. 즉 도 1에 도시된 바와 같이 패드 전극(PD)과 기판(SUB)의 면에 수직한 방향으로 중첩하는 영역에서 절연막(VIA)이 제거되어 위치하지 않을 수 있다. 또한 패드 전극(PD) 주변으로 절연막(VIA)의 두께가 다른 영역보다 얇을 수 있다. 즉 도 1에 도시된 바와 같이 절연막(VIA)의 두께는 절연막의 개구(OP_VIA)에서 패드 전극(PD)에 가까워질수록 점점 감소할 수 있다.
절연막(VIA) 위에 제1 전극(191)이 위치할 수 있다. 제1 전극(191)은 절연막(VIA)의 개구(OP_VIA)에서 제1 소스 연결 전극(SG1)과 접한다. 제1 소스 연결 전극(SG1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 접하고 있는바, 제1 전극(191)은 제1 트랜지스터(T1)로부터 데이터 전압을 전달받을 수 있다.
절연막(VIA) 위에 격벽(350)이 위치할 수 있다. 격벽(350)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
격벽(350)은 제1 전극(191)과 중첩하는 개구(355)를 포함할 수 있다. 개구(355) 내에 발광층(360)이 위치할 수 있다. 발광층(360) 위에 제2 전극(270)이 위치할 수 있다. 제1 전극(191), 발광층(360) 및 제2 전극(270)은 발광 소자(LED)를 구성할 수 있다.
이상과 같이 본 실시예에 따른 표시 장치는 소스 전극, 드레인 전극 및 광차단층이 동일 층에 위치하며, 반도체층(ACT)의 하부에 위치하는 산소 공급층(OS) 및 반도체층(ACT)의 상부에 위치하는 수소 확산 방지막(HDL)을 포함한다. 따라서 산소 공급층(OS) 및 수소 확산 방지막(HDL)의 적용으로, 보호막(PVX)의 SiNx 와 반도체층(ACT)이 직접 접촉했을 때의 반도체층(ACT)의 특성이 과발현되는 것을 방지할 수 있다.
도 2는 수소 확산 방지막(HDL)이 포함되지 않아 반도체층의 IGZ0와 보호층의 SiNx가 직접 접하는 표시 장치의 구동 트랜지스터에 대하여 V-I 그래프를 도시한 것이다. 도 2를 참고로 하면 수소 확산 방지막(HDL)이 포함되지 않은 표시 장치의 경우 문턱 전압이 나타나지 않는 것을 확인할 수 있었다. 즉 반도체가 ON/OFF 특성을 상실하는 것을 확인할 수 있다.
도 3은 수소 확산 방지막(HDL)이 포함되어 반도체층의 IGZ0와 보호층의 SiNx가 직접 접하지 않는 표시 장치의 구동 트랜지스터에 대하여 V-I 그래프를 도시한 것이다. 도 3을 참고로 하면 수소 확산 방지막(HDL)이 포함된 표시 장치의 경우 문턱 전압이 0.75 V로 나타나는 것을 확인할 수 있다. 즉 도 2와는 달리 반도체가 ON/OFF 특성을 상실하지 않는 것을 확인할 수 있다.
또한 본 실시예에 따른 표시 장치의 경우 소스 전극, 드레인 전극 및 광차단층이 동일 층에 위치하며 제조 과정에서 사용되는 마스크의 수를 감소시켜 공정을 간소화할 수 있다. 본 실시예에 따른 표시 장치에서, 제1 전극(191) 및 격벽(350)까지 포함하는 구조물을 트랜지스터 표시판이라고 지칭하며(도 1에서 발광층 및 제2 전극이 제외된 구조), 트랜지스터 표시판을 7매의 마스크를 이용하여 제조할 수 있다. 따라서 제조 공정을 간소화할 수 있는바 경제적이다.
그러면 이하에서 구체적인 제조 공정을 통해 본 실시예에 따른 표시 장치의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 4 내지 도 18은 일 실시예에 따른 표시 장치의 제조 공정을 나타낸 공정 단면도이다.
먼저 도 4를 참고로 하면 기판(SUB) 위에 데이터 도전층(DE) 물질을 전면에 형성한다. 이때 데이터 도전층(DE) 물질은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 일례로, 데이터 도전층(DE)은 티타늄과 구리를 포함하는 이층 구조일 수 있다. 도 4에는 이층 구조인 데이터 도전층(DE)이 도시되어 있다.
다음 도 5를 참고로 하면, 데이터 도전층(DE) 위에 포토 레지스트(700)를 위치시키고 패터닝한다. 포토 레지스트(700)의 패터닝 과정에서 하나의 마스크가 사용된다.
다음 도 6을 참고로 하면, 패터닝된 포토 레지스트(700)를 이용하여 데이터 도전층(DE)을 패터닝 한다. 데이터 도전층(DE)의 패터닝에 의해 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 광차단층(BML), 유지 전극(C1), 패드 전극(PD), 데이터 접촉 전극(DCE)이 형성된다.
다음 도 7을 참고로 하면, 데이터 도전층(DE) 위에 버퍼층(BUF)을 형성한다. 버퍼층(BUF)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy), 비정질 실리콘(Si)을 포함할 수 있다.
다음, 도 8을 참고로 하면 버퍼층(BUF) 위에 반도체층(ACT)을 형성한다. 반도체층(ACT)은 산화물 반도체를 포함할 수 있다.　 산화물 반도체는 인듐(In), 주석(Sn), 아연(Zn), 하프늄(Hf), 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예를 들면, 반도체층(ACT)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 반도체층(ACT) 물질을 전면에 형성 후 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)으로 패터닝한다. 이 과정에서 하나의 마스크가 사용된다. (현재까지 2매의 마스크 사용)
다음 도 9를 참고로 하면 반도체층(ACT) 위에 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
다음 도 10을 참고로 하면 마스크를 이용하여 게이트 절연막(GI) 및 버퍼층(BUF)을 식각한다. 이 과정에서 하나의 마스크가 사용된다. (현재까지 3매의 마스크 사용). 게이트 절연막(GI) 및 버퍼층(BUF)의 식각에 의해 제1 개구(OP1) 내지 제5 개구(OP5)가 형성된다. 구체적으로 제1 소스 전극(S1)과 중첩하는 제1 개구(OP1), 제1 드레인 전극(D1)과 중첩하는 제2 개구(OP2), 제2 소스 전극(S2)과 중첩하는 제3 개구(OP3), 제2 드레인 전극(D2)과 중첩하는 제4 개구(OP4) 및 데이터 접촉 전극(DCE)과 중첩하는 제5 개구(OP5)가 형성된다.
또한 이 과정에서 반도체층(ACT)이 상면에 위치하던 게이트 절연막(GI)이 일부 식각되어, 반도체층(ACT)의 상면이 노출된다. 즉 반도체층(ACT)의 일부는 게이트 절연막(GI)과 기판(SUB)의 면에 수직한 방향으로 중첩하지 않는다.
다음 도 11를 참고로 하면, 표시 장치의 전면에 산소 공급층(OS)을 형성한다. 산소 공급층(OS)은 인듐, 아연 또는 주석등을 포함하는 금속 산화물일 수 있다. 일례로, 산소 공급층은 IGZO, ITO, ITGO, IZO, ZnO, ITGZO 중 하나일 수 있다.
다음, 도 12를 참고로 하면, 산소 공급층(OS) 위에 게이트 도전층(GE)을 형성하고 패터닝된 포토 레지스트(700)를 이용하여 게이트 도전층(GE) 및 산소 공급층(0S)을 식각한다. 이 과정에서 하나의 마스크가 사용된다. (현재까지 4매의 마스크 사용). 게이트 도전층(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
도 12는 패터닝된 포토 레지스트(700)를 이용하여 식각된 게이트 도전층(GE)을 도시하고 있다. 게이트 도전층(GE)의 식각에 의해 제1 소스 연결 전극(SG1), 제1 드레인 연결 전극(DG1), 제1 게이트 전극(G1), 제2 소스 연결 전극(SG2), 제2 드레인 연결 전극(DG2), 제2 게이트 전극(G2), 제2 유지 전극(CE2) 및 게이트 접촉 전극(GCE)이 형성된다.
도 12에 도시된 바와 같이 게이트 도전층(GE)의 식각과 함께 산소 공급층(OS)이 식각되는바 게이트 도전층(GE)과 산소 공급층(OS)은 동일한 평면 형상을 가질 수 있다. 즉, 산소 공급층(OS)은 게이트 도전층(GE)과 중첩하여 위치하며, 게이트 도전층(GE)이 위치하지 않는 영역에는 산소 공급층(OS)도 위치하지 않을 수 있다.
또한, 도 12를 참고로 하면 게이트 도전층(GE) 및 산소 공급층(0S)의 식각 과정에서 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)의 일부가 식각될 수 있다. 도 12에 도시된 바와 같이 제1 게이트 전극(G1) 양쪽에 위치하는 제1 반도체층(ACT1)의 영역이 식각될 수 있다. 마찬가지로, 제2 게이트 전극(G2) 양쪽에 위치하는 제2 반도체층(ACT2)의 영역이 식각될 수 있다. 도 12의 단면에서는 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)이 일부 영역의 식각에 의해 분리된 것처럼 보이지만 실제 평면상에서 식각된 영역은 일부에 해당하며, 제1 반도체층(ACT1)은 평면상 분리되지 않고 연결되어 있을 수 있다. 제2 반도체층(ACT2) 또한 일부 영역이 식각되었을 뿐이며, 평면상 분리되지 않고 연결되어 있을 수 있다.
다음, 도 13을 참고로 하면 표시 장치 전면에 수소 확산 방지막(HDL)을 형성한다. 이때 수소 확산 방지막(HDL)의 두께는 200 Å 이하일 수 있다. 수소 확산 방지막(HDL)은 알루미늄, 니켈, 란탄 또는 이들의 합금을 먼저 형성한 후, N2O Treatment 등을 통해 산화시켜 형성할 수 있다. 즉, 수소 확산 방지막(HDL)은 금속층 형성후 산화 공정을 통해 금속 산화막으로 형성될 수 있다. 일례로, 수소 확산 방지막(HDL)은 Al2O3를 포함할 수 있다. 구체적으로, 수소 확산 방지막은 Al의 산화물 또는 AlNiLa의 산화물을 포함할 수 있다. 수소 확산 방지막(HDL)은 이후 형성되는 보호막(PVX)과 반도체층(ACT)이 직접 접촉하는 것을 막아 반도체층(ACT)의 트랜지스터 특성을 유지할 수 있도록 한다. 금속 산화막의 경우 SiOX와 같은 실리콘 산화막에 수소 투과율이 현저히 낮은바(Al2O3의 수소 투과율은 SiOX의 수소 투과율 대비 1/10 수준), 보호막(PVX)의 수소가 반도체층(ACT)으로 유입되는 것을 차단할 수 있다.
다음, 도 14를 참고로 하면 수소 확산 방지막(HDL) 위에 보호막(PVX)을 형성한다. 보호막(PVX)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 일례로, 보호막(PVX)은 SiNx를 포함할 수 있다.
다음, 도 15를 참고로 하면 보호막(PVX) 위에 절연막(VIA)을 형성하고 마스크를 이용하여 패터닝한다. 이 과정에서 하나의 마스크가 사용된다. (현재까지 5매의 마스크 사용). 절연막(VIA)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
도 15에 도시된 바와 같이 보호막(PVX) 및 절연막(VIA)의 패터닝 공정을 통해 제1 소스 연결 전극(SG1)과 중첩하는 제7 개구(OP7) 및 패드 전극(PD)과 중첩하는 제6 개구(OP6)가 형성된다. 또한 절연막(VIA)의 개구(OP_VIA)가 형성된다.
제7 개구(OP7)는 절연막(VIA), 보호막(PVX) 및 수소 확산 방지막(HDL)이 식각되어 형성될 수 있다. 제6 개구(OP6)는 절연막(VIA), 보호막(PVX), 수소 확산 방지막(HDL)이 식각되어 형성될 수 있다.
다음, 도 16을 참고로 하면 절연막(VIA) 위에 제1 전극(191)을 형성하고, 패터닝된 포토 레지스트(700)를 이용하여 제1 전극(191)을 식각할 수 있다. 이 과정에서 하나의 마스크가 사용된다. (현재까지 6매의 마스크 사용)
다음, 도 17을 참고로 하면 패터닝된 포토 레지스트(700)를 제거하지 않은 상태에서 절연막(VIA) 및 버퍼층(BUF)을 식각한다. 이 과정에서 패드 전극(PD)과 가까운 부분의 절연막(VIA1)의 두께가 점진적으로 감소하고 제6 개구(OP6) 내의 버퍼층(BUF)이 제거되어 패드 전극(PD)이 노출되게 된다. 이렇게 패드 전극(PD) 주변의 절연막(VIA)의 두께가 감소하면서 패드 전극(PD)의 접속을 용이하게 할 수 있다.
다음 도 18을 참고로 하면, 하나의 마스크를 이용하여 격벽(350)을 형성한다. (현재까지 7매의 마스크 사용) 격벽(350)은 도 18에 도시된 바와 같이 제1 전극(191)의 일부과 중첩하는 개구(355)를 포함할 수 있다.
이후 구체적인 도시는 생략하였으나, 격벽(350)의 개구에 발광층(360)을 형성하고 발광층(360) 위에 제2 전극(270)을 형성하면 도 1과 같은 구조의 표시 장치가 형성된다.
즉 본 실시예에 따른 표시 장치는 제1 전극(191) 및 격벽(350)을 포함하는 트랜지스터 표시판을 7매의 마스크로 제조할 수 있어 제조 과정이 경제적이다. 또한 반도체층(ACT) 아래에 위치하는 산소 공급층(OS) 및 반도체층(ACT)위에 위치하는 수소 확산 방지막(HDL)을 포함하기 때문에 반도체층(ACT)을 포함하는 트랜지스터가 안정적으로 동작할 수 있으며 신뢰성을 확보할 수 있다.
그러면 이하에서 다른 일 실시예에 따른 표시 장치에 대하여 설명한다. 도 19는 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 19를 참고로 하면 본 실시예에 따른 표시 장치는 수소 확산 방지막(HDL)이 생략된 것을 제외하고 도 1의 표시 장치와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 19를 참고로 하면 본 실시예에 따른 표시 장치는 수소 확산 방지막(HDL)이 생략되고 산소 공급층(OS)만 포함하고 있다. 이 경우에도 산소 공급층(OS)에 의해 반도체층(ACT)의 성능을 안정적으로 유지할 수 있다.
도 20은 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 20을 참고로 하면 본 실시예에 따른 표시 장치는 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)에 형성된 홈을 게이트 도전층(GE)이 덮고 있다는 점을 제외하고는 도 1의 표시 장치와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 즉 도 20에 도시된 바와 같이 제1 소스 연결 전극(SG1)이 제1 반도체층(ACT1)의 홈과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치하고, 제1 드레인 연결 전극(DG1)이 제1 반도체층(ACT1)의 홈과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치한다.
마찬가지로, 제2 소스 연결 전극(SG2)이 제2 반도체층(ACT2)의 홈과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치하고, 제2 드레인 연결 전극(DG2)이 제2 반도체층(ACT2)의 홈과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치한다.
도 21은 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 21을 참고로 하면 본 실시예에 따른 표시 장치는 반도체층(ACT) 하부에 위치하는 제2 산소 공급층(OS2)을 더 포함하는 것을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 21을 참고로 하면 반도체층(ACT)과 동일 공정으로 패터닝되어 반도체층(ACT)과 동일한 평면 형상을 갖는 제2 산소 공급층(OS2)이 위치한다. 제2 산소 공급층( OS2)은 인듐, 아연 또는 주석등을 포함하는 금속 산화물일 수 있다. 일례로, 제2 산소 공급층(OS2)은 IGZO, ITO, ITGO, IZO, ZnO, ITGZO 중 하나일 수 있다. 제2 산소 공급층(OS2)은 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치할 수 있다. 제2 산소 공급층(OS2)은 반도체층(ACT) 형성 전에 전면에 형성되고, 반도체층(ACT)의 패터닝 과정에서 같이 패터닝될 수 있는바 제2 산소 공급층(OS2)이 추가되더라도 사용되는 마스크의 수는 변하지 않는다. 제2 산소 공급층(OS2)을 포함하는 실시예에서, 제2 산소 공급층(OS2)과 제1 산소 공급층(OS1)의 산소량 및 금속 조성비는 서로 다를 수 있다.
도 22는 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 22를 참고로 하면 본 실시예에 따른 표시 장치는 데이터 도전층(DE)이 패드 전극을 포함하지 않고, 게이트 도전층(GE)이 패드 전극(PD)이 위치한다는 점을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 20을 참고로 하면 본 실시예에 따른 표시 장치의 패드 전극(PD)은 게이트 도전층(GE)과 동일 층에 위치하며 게이트 도전층(GE)과 동일 물질을 포함할 수 있다. 이 경우에도 제조 과정에서 사용하는 마스크의 수는 달라지지 않는바, 제조 공정이 경제적이다.
그러면 이하에서 본 발명의 일 실시예에 따른 화소의 평면 배치도에 관하여 도면을 참고로 하여 설명한다. 다만 이하에서 설명하는 평면 배치도는 일 예시일 뿐이며, 본 발명이 이에 제한되는 것은 아니다.
도 23은 일 실시예에 따른 표시 장치의 평면도이다. 도 24 내지 도 26은 도 23의 평면도 중 동일 층에 위치하는 구조물을 분리하여 차례로 도시한 것이다.
도 23 및 도 24를 참고로 하면, 먼저 ELVSS 배선(ELVSS), 센싱 배선(SS), ELVDD 배선(ELVDD), 광차단층(BML), 제1 데이터선(DATA1), 제2 데이터선(DATA2), 및 제3 데이터선(DATA3)을 포함하는 데이터 도전층(DE)이 위치한다.
이때 데이터 도전층(DE) 물질은 앞서 설명한 바와 같이 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 일례로, 데이터 도전층(DE)은 티타늄과 구리를 포함하는 이층 구조일 수 있다.
ELVSS 배선(ELVSS), 센싱 배선(SS), ELVDD 배선(ELVDD), 제1 데이터선(DATA1), 제2 데이터선(DATA2) 및 제3 데이터선(DATA3)은 제1 방향(DR1)을 따라 길게 연속적으로 위치할 수 있다. 광차단층(BML)은 제1 방향(DR1)을 따라 위치하지만, 하나의 화소 단위마다 이격되어 위치할 수 있다.
다음 도 23 및 도 25를 동시에 참고로 하면, 데이터 도전층(DE)위에 반도체층(ACT)이 위치할 수 있다. 도 22 및 도 23에 도시된 바와 같이 반도체층(ACT)은 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)을 포함할 수 있다.
제1 반도체층(ACT1) 및 제2 반도체층(ACT2)은 서로 이격되어 있을 수 있다. 제1 반도체층(ACT1)이 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 구성하고, 제2 반도체층(ACT2)에 제2 트랜지스터(T2)를 구성할 수 있다.
도 23 및 도 25에 도시된 바와 같이 제2 반도체층(ACT2)은 광차단층(BML)과 중첩하여 위치할 수 있고, 제1 내지 제3 데이터선 중 하나와 중첩할 수 있다. 제1 반도체층(ACT1)은 센싱 배선(SS) 및 ELVDD 배선(ELVDD)과 중첩하여 위치할 수 있다.
다음, 도 23 및 도 26을 참고로 하면 반도체층(ACT) 위에 게이트 도전층(GE)이 위치한다. 게이트 도전층(GE)은 ELVSS 배선(ELVSS), 센싱 배선(SS), ELVDD 배선(ELVDD) 등과 중첩하여 위치할 수 있으며, 복수개의 개구(OP)를 통해 데이터 도전층(DE)과 연결되어 있을 수 있다. 도 23에 도시된 바와 같이 복수개의 개구(OP1)는 게이트 도전층(GE)와 반도체층(ACT)과 동시에 중첩하도록 형성될 수도 있다. 게이트 도전층(GE)은 데이터 도전층(DE)과 중첩하지 않는 제1 게이트선(GL1) 및 제2 게이트선(GL2)을 포함할 수 있고, 제1 게이트선(GL1)의 일부는 제2 트랜지스터(T2)의 게이트 전극으로 기능할 수 있다. 또한, 제2 게이트선(GL2)의 일부는 제3 트랜지스터(T3)의 게이트 전극으로 기능할 수 있다.
광차단층(BML)과 중첩하는 영역에 섬형의 게이트 전극(GA1, GA2)이 위치할 수 있고, 이러한 섬형의 게이트 전극(GA1)은 제1 트랜지스터(TR1)의 게이트 전극으로 기능할 수 있다.
도 23 내지 도 26에 도시하지는 않았으나 앞서 설명한 바와 같이 게이트 도전층(GE)과 동일한 평면 형상을 가지며 게이트 도전층(GE)과 기판 사이에 위치하고 게이트 도전층(GE)과 중첩하는 산소 공급층(미도시)이 위치할 수 있다.
또한, 게이트 도전층(GE) 위에는 수소 확산 방지막(미도시)이 위치할 수 있다.
상기 도 23 내지 도 26에서 설명한 구조는 일 예시일 뿐이며, 본 발명의 구조가 이에 제한되는 것은 아니다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 기판;
    상기 기판 위에 위치하는 제1 도전층;
    상기 제1 도전층 위에 위치하는 반도체층;
    상기 반도체층 위에 위치하는 제2 도전층;
    상기 제2 도전층의 아래에 상기 제2 도전층과 접하여 위치하며 상기 제2 도전층과 동일한 평면 형상을 갖는 산소 공급층;
    제2 도전층과 연결된 발광 소자를 포함하고,
    상기 산소 공급층은 인듐, 아연, 주석, 갈륨 및 이의 합금 중 하나 이상을 포함하는 금속 산화물인 표시 장치.
  2. 제1항에서,
    상기 산소 공급층은 IGZO, ITO, ITGO, IZO, ZnO 및 ITGZO 중 하나인 표시 장치.
  3. 제1항에서,
    상기 반도체층은 산화물 반도체인 표시 장치.
  4. 제3항에서,
    상기 산소 공급층의 조성과 상기 반도체층의 조성이 상이한 표시 장치.
  5. 제1항에서,
    상기 제2 도전층과 상기 발광 소자 사이에 위치하는 절연막;
    상기 절연막과 상기 제2 도전층 사이에 위치하는 금속 산화막을 더 포함하는 표시 장치.
  6. 제5항에서,
    상기 금속 산화막은 알루미늄, 니켈, 란탄, AlNiLa 또는 이의 합금의 산화막을 포함하는 표시 장치.
  7. 제6항에서,
    상기 금속 산화막의 두께는 200 Å 이하인 표시 장치.
  8. 제5항에서,
    상기 제1 도전층은 상기 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 광차단층 및 상기 광차단층과 동일 층에 위치하는 소스 전극 및 드레인 전극을 포함하고,
    상기 제2 도전층은 상기 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 게이트 전극을 포함하는 표시 장치.
  9. 제8항에서,
    상기 게이트 전극과 상기 기판의 면에 수직한 방향으로 중첩하지 않는 상기 반도체층의 영역에 홈이 위치하고,
    상기 홈에서 상기 반도체층의 측면과 상기 금속 산화막이 직접 접하는 표시 장치.
  10. 제8항에서,
    상기 반도체층 위에 위치하는 게이트 절연막을 더 포함하고,
    상기 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 상기 게이트 절연막 중 상기 게이트 전극과 상기 기판의 면에 수직한 방향으로 중첩하지 않는 영역에 홈이 위치하고,
    상기 홈에서 상기 산소 공급층과 상기 반도체층이 직접 접하는 표시 장치.
  11. 제1항에서,
    상기 제1 도전층 위에 위치하는 버퍼층;
    상기 버퍼층과 상기 반도체층 사이에 위치하는 제2 산소 공급층을 더 포함하고,
    상기 제2 산소 공급층은 인듐, 아연, 주석, 갈륨 및 이의 합금 중 하나 이상을 포함하는 금속 산화물인 표시 장치.
  12. 제1항에서,
    상기 제1 도전층 또는 상기 제2 도전층과 동일 층에 위치하는 패드 전극을 더 포함하는 표시 장치.
  13. 기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층을 식각하여 광차단층, 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 식각된 제1 도전층 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 반도체층을 형성하는 단계;
    상기 반도체층 위에 게이트 절연막을 형성하는 단계;
    상기 버퍼층 및 게이트 절연막을 식각하여 상기 소스 전극과 중첩하는 제1 개구, 상기 드레인 전극과 중첩하는 제2 개구를 형성하고, 상기 반도체층에 위치하는 게이트 절연막의 일부를 제거하는 단계;
    상기 게이트 절연막, 상기 소스 전극, 상기 반도체층 및 상기 드레인 전극 위에 산소 공급층을 형성하는 단계;
    상기 산소 공급층 위에 제2 도전층을 형성하는 단계;
    상기 산소 공급층과 상기 제2 도전층을 동시에 식각하여 게이트 전극, 소스 연결 전극 및 드레인 연결 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 산소 공급층은 인듐, 아연, 주석, 갈륨 및 이의 합금 중 하나 이상을 포함하는 금속 산화물인 표시 장치의 제조 방법.
  15. 제13항에서,
    상기 소스 연결 전극은 상기 제1 개구에서 상기 소스 전극과 접하고,
    상기 드레인 연결 전극은 상기 제2 개구에서 상기 드레인 전극과 접하는 표시 장치의 제조 방법.
  16. 제13항에서,
    상기 산소 공급층과 상기 제2 도전층을 동시에 식각하여 게이트 전극, 소스 연결 전극 및 드레인 연결 전극을 형성하는 단계에서,
    상기 반도체층의 일부가 식각되어 상기 반도체층에 홈이 형성되는 표시 장치의 제조 방법.
  17. 제13항에서,
    상기 게이트 절연막, 상기 게이트 전극, 상기 소스 연결 전극 및 상기 드레인 전극 위에 금속막을 형성하는 단계;
    상기 금속막을 산화시켜 금속 산화막을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 금속 산화막은 상기 반도체층의 홈에서 상기 반도체층의 측면과 직접 접하는 표시 장치의 제조 방법.
  19. 제18항에서,
    상기 금속 산화막은 알루미늄, 니켈, 란탄, AlNiLa 또는 이의 합금의 산화물을 포함하는 표시 장치의 제조 방법.
  20. 제13항에서,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 산소 공급층의 조성과 상기 반도체층의 조성이 상이한 표시 장치의 제조 방법.
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