KR20080047935A - 박막트랜지스터 기판과 이의 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 기판과 이의 제조방법에 관한 것이다. 본 발명에 따른 박막트랜지스터 기판의 제조방법은, 절연기판 상에 불순물의 도핑양에 따라 고농도 불순물 영역, 저농도 불순물영역 및 채널영역으로 구분되는 반도체층을 형성하는 단계와; 반도체층을 덮도록 게이트 절연막을 형성하는 단계와; 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 게이트 전극을 덮도록 보호막을 형성하는 단계와; 보호막과 게이트 절연막을 동시에 패터닝하여 게이트 절연막에 고농도 불순물영역의 일부를 노출시키는 제1게이트 접촉구 및 제2게이트 접촉구와, 보호막에 제1게이트 접촉구 및 제2게이트 접촉구에 대응하는 제1보호막 접촉구 및 제2보호막 접촉구를 형성하는 단계와; 제1게이트 접촉구와 제2게이트 접촉구에 고농도 불순물영역과 접촉하는 배리어층을 형성하는 단계와; 보호막 상에 투명전극층과 데이터 배선층 및 감광막을 차례로 형성하는 단계와; 감광막이 서로 다른 높이를 가지며 데이터 배선층의 일부를 노출시키도록 감광막을 노광 및 현상하는 단계와; 감광막에 의하여 외부로 노출된 데이터 배선층을 패터닝하여 데이터선 및 소스 전극을 형성하는 단계와; 잔존하는 감광막에 의하여 외부로 노출된 투명전극층을 제거하여 화소전극과 데이터 하부층을 형성하는 단계와; 잔존하는 감광막 상에 추가의 감광막을 도포하는 단계와; 감광막과 추가의 감광막을 전체적으로 균일하게 에싱하여 데이터선의 양 측면을 덮도록 감광막을 남기는 단계와; 감광막 및 추가의 감광막의 에싱에 의하여 외부로 노출된 데이터 배선층을 패터닝하여 화소전극을 외부로 노출 시키며, 드레인 전극 및 저장용량선을 형성하는 단계를 포함하는 것을 특징으로 로 한다. 이에 의해, 마스크 수를 절감할 수 있으며, 데이터 배선층의 패터닝 과정에서 데이터선의 선폭이 줄어드는 현상을 방지하여 데이터선의 신호지연을 최소화할 수 있다.

Description

박막트랜지스터 기판과 이의 제조방법{TFT SUBSTRATE AND MANUFACTURING METHOD THEREOF}
도 1은 종래의 박막트랜지스터 기판의 배치도,
도2는 도1의 Ⅱ-Ⅱ'를 따른 단면도,
도3a 내지 3i는 종래의 박막트랜지스터 기판의 제조방법을 순차적으로 설명하기 위한 도면,
도4a와 도4b는 본 발명에 따르는 박막트랜지스터의 배치도 및 단면도,
도5a 내지 도5n은 박막트랜지스터 기판의 제조방법을 순차적으로 설명하기 위한 도면으로 도4 a의 Ⅳb-Ⅳb'를 따른 단면도,
도6a 내지 도6h는 박막트랜지스터 기판의 제조방법을 순차적으로 설명하기 위한 도면으로 도4a의 Ⅵ-Ⅵ'를 따른 단면도,
도7은 본 발명이 해결하고자 하는 문제점을 설명하기 위한 도면이다.
* 도면의 주요부분의 부호에 대한 설명 *
100 : 박막트랜지스터 기판 110 : 절연기판
111 : 버퍼층 120 : 반도체층
130 : 게이트 절연막 131 : 제1절연막 접촉구
132 : 제2절연막 접촉구 140 : 게이트 배선층
141 : 게이트선 142 : 게이트 전극
143 : 스토리지선 150 : 배리어층
160 : 보호막 161 : 제1보호막 접촉구
162 : 제2보호막 접촉구 170 : 투명전극층
171 : 화소전극 172 : 데이터 하부층
180 : 데이터 배선층 181 : 데이터선
182 : 소스 전극 183 : 드레인 전극
184 : 저장용량선
본 발명은 박막트랜지스터 기판과 이의 제조방법에 관한 것으로, 더욱 자세하게는, 폴리실리콘으로 이루어진 반도체층을 포함하는 박막트랜지스터가 마련된 박막트랜지스터 기판과 이의 제조방법에 관한 것이다.
최근, 표시장치 중에서 소형, 경량화의 장점을 가지는 평판표시장치(flat display device)가 각광을 받고 있다. 이러한 평판표시장치 중에는, 액정표시장치(LIQUID CRYSTAL DISPLAY DEVICE), 유기전계발광장치(ORGANIC LIGHT EMITTING DIODE), PDP(PLASMA DISPLAY PANEL) 등이 있다.
이러한 표시장치는 공통적으로, 박막트랜지스터가 마련된 박막트랜지스터 기판을 포함한다. 박막트랜지스터 기판에 마련된 박막트랜지스터는 반도체층의 재질 에 따라, 폴리형 박막트랜지스터(Poly TFT), 비정질 박막트랜지스터(Amorphous TFT), 유기 박막트랜지스터(Organic TFT) 등으로 구분될 수 있다.
여기서, 폴리형 박막트랜지스터(Poly TFT)가 형성된 박막트랜지스터 기판(1)의 구조는 도1 및 도2와 같다. 이하의 설명에서는 표시영역에 n형의 불순물과 p형 불순물이 각각 도핑되어 형성된 n형 박막트랜지스터와 p형 박막트랜지스터를 동시에 형성하는 경우를 예로 들어 설명한다.
도1 및 도2에 도시된 바와 같이, 절연기판(2) 상에는 버퍼층(3)이 전면에 형성되어 있고, 버퍼층(3)상에는 반도체층(4)이 형성되어 있다. 반도체층(4)은 도핑된 불순물의 양 및 종류에 따라 복수의 영역(4a, 4b, 4c, 4d)으로 구분된다.
반도체층(4) 상에는 반도체층의 일영역(4c)을 노출시키는 개구부가 형성되어 있는 게이트 절연막(5)이 형성되어 있다.
게이트 절연막(5) 상에는 상호 평행하게 게이트 배선(6a, 6b, 6c)가 마련되어 있다. 게이트 배선(6a, 6b, 6c)은 일방향으로 연장된 게이트선(6a), 게이트선(6a)으로부터 분지된 게이트 전극(6b) 및 게이트선(3a) 사이에 상기 게이트선(3a)과 평행하게 마련된 스토리지선(6c)을 포함한다.
게이트 배선(6a, 6b, 6c) 상에는 층간 절연막(7)이 형성되어 있다. 층간 절연막(7)에는 상기 게이트 절연막(5)에 형성된 개구부에 대응하는 개구부가 형성되어 있다.
층간 절연막(7) 상에는 데이터 배선(8a, 8b, 8c, 8d)이 형성되어 있다. 데이터 배선(8a, 8b, 8c, 8d)은 게이트선(6a)과 절연 교차하여 화소영역을 정의하는 데 이터선(8a), 상기 게이트 전극(6b)과 일부 중첩되도록 상기 데이터선(8a)으로부터 분지되어 있는 소스 전극(8b), 상기 게이트 전극(6b)을 사이에 두고 상기 소스 전극(8b)과 분리되어 있는 드레인 전극(8c) 및 상기 스토리지선(6c)과 중첩되도록 형성되어 있는 저장용량선(8d)이 형성되어 있다.
데이터 배선(8a, 8b, 8c, 8d) 상에는 드레인 전극(8c)의 일부를 노출시키는 드레인 접촉구가 형성된 보호막(9a)이 형성되어 있고, 보호막(9a) 상에는 드레인 접촉구를 통하여 드레인 전극(8c)과 연결되어 있는 화소전극(9b)이 형성되어 있다.
이러한 구조를 갖는 박막트랜지스터 기판(1)의 제조방법을 도3a 내지 도3i를 참조하여 설명하도록 한다.
우선, 도3a에 도시된 바와 같이, 절연기판(2)의 전면에 SiO2 등의 무기물질로 이루어진 버퍼층(3)을 형성한다. 그리고, 버퍼층(3) 상에 비정질 실리콘(amorphous Si)을 포함하는 반도체물질층을 형성한다. 그 후, 반도체물질층에 레이저 등을 이용하여 열을 가함으로써, 비정질 실리콘을 폴리 실리콘(poly Si)으로 결정화 시킨다. 그리고, 제1마스크를 이용한 사진식각(photoli thography)공정을 통하여 원하는 형상으로 반도체물질층을 패터닝하여 반도체층(4)을 형성한다.
이어, 도3b에 도시된 바와 같이, 반도체층(4) 상에 감광막(PR)을 형성한 후, 제2마스크를 이용하여 감광막(PR)에 반도체층(4)의 일부를 노출시키는 개구부를 형성한다. 그리고, 개구부를 통하여 노출된 반도체층(4d)에 n형의 불순물을 주입한다.
도3b의 잔존하는 감광막(PR)을 제거한 다음, 도3c에 도시된 바와 같이, 반도체층(4)을 덮는 게이트 절연막(5)과 게이트 배선층(6)을 차례로 형성한다. 그리고, 게이트 배선층(6) 상에 감광막(PR)을 형성한 후, 제3마스크를 이용한 노광 및 현상공정을 통하여 원하는 영역에만 감광막(PR)을 남긴다.
잔존하는 도3b의 감광막(PR)을 이용하여 게이트 배선층(6)을 패터닝하여, 도3d의 게이트 전극(6b), 스토리지선(6c) 및 게이트선(미도시)을 형성한다. 그리고, 도시되지 않았으나, 게이트 전극(6b), 스토리지선(6c) 및 게이트선(미도시)을 덮도록 감광막(PR)을 형성한다. 그리고, 제4마스크를 이용하여 n형 박막트랜지스터를 구성하는 반도체층(4)은 모두 덮고 P형(P type)의 박막트랜지스터를 구성하는 반도체층만을 노출시키는 개구부를 갖는 감광막(PR)을 형성한다. 그리고, 구동회로부 쪽의 P형(P type)의 박막트랜지스터를 구성하는 반도체층에 p형 불순물을 주입한다.
다음, 도3e에 도시된 바와 같이, 잔존하는 감광막(PR)을 제거한 후, 다시 감광막(PR)을 게이트 전극(6b), 스토리지선(6c) 및 게이트선(미도시) 상에 형성한다. 그리고, 제5마스크를 이용하여 반도체층(4)의 고농도의 불순물영역으로 형성될 부분(4c)을 노출시키도록 감광막(PR)을 노광 및 현상한다. 그리고, 고농도의 n형이 불순물을 주입한다.
연속하여, 도시되지 않았으나, 감광막(PR)을 제거한 후 저농도의 n형 불순물을 반도체층(4)에 주입하여 저농도의 불순물 영역(Lightly Doped Domain)을 형성한다.
이어, 도3f에 도시된 바와 같이, 게이트 전극(6b), 스토리지선(6c) 및 게이트선(미도시) 상에 층간절연막(7)을 형성한 후, 제6마스크를 이용하여 고농도의 불순물영역을 노출시키는 개구부를 층간절연막(7)에 형성한다.
다음, 도3g에 도시된 바와 같이, 제7마스크를 이용하여 층간절연막(7)의 개구부를 통하여 반도체층(4)과 연결되는 소스 전극(8b) 및 드레인 전극(8c)과 데이터선(미도시) 및 저장용량선(8d)을 형성한다.
그리고, 도3h에 도시된 바와 같이, 제8마스크를 이용하여 드레인 전극(8c)의 일부를 노출시키는 개구부를 갖는 보호막(9a)을 형성한다.
마지막으로, 도3i에 도시된 바와 같이, 보호막(9a)의 개구부를 통하여 드레인 전극(8c)와 연결되는 화소전극을 형성한 후, 제9마스크를 이용하여 화소전극(9b)를 원하는 형상으로 패터닝한다. 이에 의하여 p형과 n형 박막트랜지스터가 마련된 박막트랜지스터 기판이 완성된다.
그러나, 상술한 방법은 모두 9번의 마스크를 사용하여야 한다. 한번의 마스크를 이용하는 공정은 세정, 감광막(PR)의 도포, 마스크 정렬, 노광, 현상(develop) 클리닝 등의 일련의 공정이 요구되어, 복잡하며 많은 제조비용이 요구되는 문제점이 있다.
본 발명의 목적은 마스크 수를 절감할 수 있으며, 데이터 배선층의 패터닝 과정에서 데이터선의 선폭이 줄어드는 현상을 방지하여 데이터선의 신호지연을 최소화할 수 있는 박막트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 마스크 수를 절감할 수 있으며, 데이터 배선층의 패터닝 과정에서 데이터선의 선폭이 줄어드는 현상을 방지하여 데이터선의 신호지연을 최소화할 수 있는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
상기의 제1목적은, 본 발명에 따라, 절연기판과; 절연기판 상에 형성되어 있으며, 불순물의 도핑양에 따라 고농도 불순물 영역, 저농도 불순물 영역 및 채널영역으로 구분되는 반도체층과; 반도체층을 덮고 있으며, 고농도 불순물영역의 일부를 노출시키는 제1게이트 접촉구와 제2게이트 접촉구를 갖는 게이트 절연막과; 제1게이트 접촉구와 제2게이트 접촉구에 형성되어 고농도 불순물영역과 접촉하고 있는 배리어층과; 게이트 절연막 상의 채널영역에 대응하는 영역에 마련된 게이트 전극과; 게이트 전극을 덮고 있으며, 제1 및 게이트 접촉구와 제2게이트 접촉구와 대응하는 제1보호막 접촉구와 제2보호막 접촉구를 갖는 보호막과; 보호막 상에 형성되어 있으며, 제1 및 제2보호막 접촉구를 통하여 배리어층과 접촉하는 화소전극 및 데이터 하부층과; 데이터 하부층 상에 형성되어 있는 데이터선, 소스 전극, 드레인 전극 및 저장용량선을 포함하는 것을 특징으로 하는 박막트랜지스터 기판에 의하여 달성된다.
여기서, 반도체층은 스토리지 영역을 포함하며, 반도체층은 채널영역을 중심으로 양 측 각각에 저농도 불순물영역과 고농도 불순물영역이 차례로 형성되어 있고, 스토리지 영역은 어느 하나의 고농도 불순물영역의 일측에 위치하고 있을 수 있다.
그리고, 스토리지 영역 상의 게이트 절연막에는 저장용량선과 일부 중첩되도록 스토리지선이 형성되어 있을 수 있다.
또한, 화소전극과 데이터 하부층은 동시에 형성되며, ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 포함하여 이루어질 수 있다.
여기서, 데이터 하부층은 데이터선, 소스 전극, 드레인 전극 및 저장용량선의 하부에 위치하고 있으며, 상호 전기적으로 연결되어 있을 수 있다.
그리고, 소스 전극 및 상기 드레인 전극은 데이터 하부층을 통하여 배리어층과 전기적으로 연결되어 있을 수 있다.
또한, 소스 전극은 데이터선으로부터 분지되어 있고, 드레인 전극은 게이트 전극을 중심으로 소스 전극으로부터 이격되어 있으며, 저장용량선은 스토리지 영역과 중첩되도록 형성되어 있을 수 있다.
여기서, 절연기판과 상기 반도체층 사이에는 버퍼층이 개재되어 있을 수 있다.
그리고, 배리어층은 몰리브덴(Mo)을 포함할 수 있다.
본 발명의 다른 목적은, 본 발명에 따라, 절연기판 상에 불순물의 도핑양에 따라 고농도 불순물 영역, 저농도 불순물영역 및 채널영역으로 구분되는 반도체층을 형성하는 단계와; 반도체층을 덮도록 게이트 절연막을 형성하는 단계와; 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 게이트 전극을 덮도록 보호막을 형성하는 단계와; 보호막과 게이트 절연막을 동시에 패터닝하여 게이트 절연막에 고농도 불순물영역의 일부를 노출시키는 제1게이트 접촉구 및 제2게이트 접촉구와, 보 호막에 제1게이트 접촉구 및 제2게이트 접촉구에 대응하는 제1보호막 접촉구 및 제2보호막 접촉구를 형성하는 단계와; 제1게이트 접촉구와 제2게이트 접촉구에 고농도 불순물영역과 접촉하는 배리어층을 형성하는 단계와; 보호막 상에 투명전극층과 데이터 배선층 및 감광막을 차례로 형성하는 단계와; 감광막이 서로 다른 높이를 가지며 데이터 배선층의 일부를 노출시키도록 감광막을 노광 및 현상하는 단계와; 감광막에 의하여 외부로 노출된 데이터 배선층을 패터닝하여 데이터선 및 소스 전극을 형성하는 단계와; 잔존하는 감광막에 의하여 외부로 노출된 투명전극층을 제거하여 화소전극과 데이터 하부층을 형성하는 단계와; 잔존하는 감광막 상에 추가의 감광막을 도포하는 단계와; 감광막과 추가의 감광막을 전체적으로 균일하게 에싱하여 데이터선의 양 측면을 덮도록 감광막을 남기는 단계와; 감광막 및 추가의 감광막의 에싱에 의하여 외부로 노출된 데이터 배선층을 패터닝하여 화소전극을 외부로 노출시키며, 드레인 전극 및 저장용량선을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법에 의하여 달성된다.
여기서, 배리어층을 형성하는 단계는, 보호막 상에 배리어층과 감광막을 차례로 형성하는 단계와; 감광막을 전체적으로 균일하게 에싱하여 제1 및 제2보호막 접촉구에만 감광막을 남기는 단계와; 배리어층을 패터닝하여, 제1 및 제2게이트 접촉구에만 배리어층을 남기는 단계를 포함할 수 있다.
그리고, 배리어층은 몰리브덴(Mo)을 포함할 수 있다.
여기서, 감광막을 노광 및 현상하는 단계는, 감광막상에 빛이 투과되는 개구부, 빛이 차단되는 차단부 및 빛의 투과량이 개구부보다 낮은 슬릿부로 이루어진 마스크를 배치하는 단계와; 마스크를 이용하여 감광막을 노광하는 단계와; 감광막을 현상하여 화소전극과 데이터 하부층에 대응하는 영역에만 감광막을 남기는 단계를 포함할 수 있다.
그리고, 데이터 하부층에 대응하는 영역의 감광막은 화소전극에 대응하는 영역의 상기 감광막보다 두께가 두껍게 제조되며, 화소전극과 데이터 하부층 사이에 대응하는 영역에서의 감광막은 제거될 수 있다.
또한, 데이터 하부층은 데이터선, 소스 전극, 드레인 전극 및 저장용량선의 하부에 위치하도록 마련될 수 있다.
여기서, 감광막을 노광된 부분이 현상시 제거되는 포지티브형이며, 마스크는 차단부가 데이터선, 소스 전극, 드레인 전극 및 저장용량선으로 형성될 영역에 대응하고, 개구부가 화소전극과 데이터 하부층 사이영역에 대응하며, 슬릿부가 화소전극으로 형성될 영역에 대응하도록 배치될 수 있다.
그리고, 데이터 배선층은 감광막에 의하여 노출된 부분이 제거되어 데이터선, 소스 전극 및 그 이외의 영역으로 패터닝되며, 그 이외의 영역은 화소전극을 외부로 노출시키기 위하여 데이터 배선층을 패터닝하는 과정에서 드레인 전극과 저장용량선으로 패터닝될 수 있다.
또한, 추가의 감광막을 도포하는 단계에 있어서, 추가의 감광막은 화소전극과 데이터 하부층의 측면에서 화소전극과 데이터 하부층의 상면에서 보다 두껍게 형성될 수 있다.
여기서, 데이터 배선층은 습식식각에 의하여 패터닝될 수 있다.
그리고, 에싱에 의하여 감광막은 전체적으로 균일한 두께로 제거될 수 있다.
또한, 추가의 감광막은 데이터 배선층 상에 도포되는 감광막보다 얇게 도포될 수 있다.
그리고, 감광막과 추가의 감광막을 전체적으로 균일하게 에싱하는 단계에 있어서, 에싱에 의하여 감광막은 데이터선, 소스 전극, 드레인 전극 및 저장용량선으로 형성될 영역 상에만 잔존하게 되고, 추가의 감광막은 데이터선, 소스 전극 및 그 이외의 영역의 양 측면을 덮도록 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명한다. 이하에서는 어떤 막(층)이 다른 막(층)의 상에 형성되어(위치하고) 있다는 것은, 두 막(층)이 접해 있는 경우뿐만 아니라 두 막(층) 사이에 다른 막(층)이 존재하는 경우도 포함한다.
도 4a본 발명에 따른 박막트랜지스터 기판(100)의 배치도이고, 도4b는 도4a의 Ⅳb-Ⅳb'를 따른 단면도이다.
도4a 및 도4b에 도시된 바와 같이, 절연기판(110) 전면에는 버퍼층(111)이 형성되어 있고, 버퍼층(111)상에는 반도체층(120)이 형성되어 있다.
버퍼층(111)은 주로 산화 실리콘으로 되어 있으며, 절연기판(110) 중의 알칼리 금속 등이 반도체층(120)으로 들어오는 것을 방지한다.
반도체층(120)은 도핑된 불순물의 양 및 종류에 따라 복수의 영역(120a, 120b, 120c, 120d)으로 구분된다. 반도체층(120)은 이온이 주입되지 않은 채널영 역(120a)을 중심으로 양 측에 각각 저농도의 이온이 주입된 저농도 불순물영역(120b)과, 고농도의 이온이 주입된 고농도 불순물영역(120c)이 배치되어 있다. 그리고, 어느 하나의 고농도 불순물영역(120c)의 일측에는 n형의 불순물이 도핑된 스토리지 영역(120d)이 위치한다. 저농도의 불순물영역(120b)은 저농도의 불순물 이온(예를 들어, n-)이 도핑되어 있으며, 핫 캐리어(hot carrier)들을 분산시키기 위해 형성된다. 반면 고농도 불순물영역(120c)은 고농도의 불순물이온(예를 들어, n+)이 도핑되어 있으며, 후술할 소스 전극(161) 및 드레인 전극(162)의 적어도 일부와 접하고 있다. 스토리지 영역(120d)에 불순물을 도핑하는 이유는 스토리지 영역(120d)의 저항을 낮추기 위한 것이다.
반도체층(120) 상에는 고농도 불순물영역(120c)을 노출시키는 제1 및 제2게이트 접촉구(131, 132)를 갖는 게이트 절연막(130)이 형성되어 있다. 게이트 절연막(130)은 산화실리콘이나 질화실리콘으로 이루어질 수 있다.
게이트 절연막(130) 상에는 상호 평행하게 배치된 게이트 배선(141, 142, 143)이 마련되어 있다. 게이트 배선(141, 142, 143)은 일방향으로 연장된 게이트선(141), 게이트선(141)으로부터 분지된 게이트 전극(142) 및 게이트선(141) 사이에 상기 게이트선(141)과 평행하게 마련된 스토리지선(143)을 포함한다. 게이트 배선(141, 142, 143)은 금속 단일층 또는 다중층일 수 있으며, 몰리브덴, 망간, 텅스텐, 니켈, 알루미늄, 크롬, 금, 은 및 이들의 합금 등을 포함할 수 있다.
제1절연막 접촉구(131)와 제2절연막 접촉구(132)에는 배리어층(150)이 형성되어 있다. 배리어층(150)은 몰리브덴을 포함할 수 있다. 배리어층(150)은 후술할 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 투명전극층(170)과 반도체층(120)의 접촉시 발생하는 산화막을 제거하여 투명전극층(170)과 반도체층(120) 사이의 접촉저항을 낮추기 위한 것이다.
게이트 배선(141, 142, 143), 배리어층(150) 및 게이트 절연막(130) 상에는 보호막(160)이 형성되어 있다. 보호막(160)에는 배리어층(150)을 노출시키는 제1 및 제2보호막 접촉구(161, 162)가 형성되어 있다. 보호막(160)은 유기 절연물질로 이루어질 수 있다. 유기 절연물질은 아크릴계 고분자를 포함할 수 있다.
보호막(160) 상에는 투명전극층(170)이 형성되어 있다. 투명전극층(170)은 화소영역에 형성된 화소전극(171)과, 데이터 배선(181, 182, 183, 184)의 하부에 형성된 데이터 하부층(172)을 포함한다. 여기서. 화소영역은 게이트선(141)들과 데이터선(181)들이 교차하여 형성된 공간으로 화상이 구현되는 영역이다. 그리고, 화소영역에 형성된 투명전극층(170)의 일부는 데이터 하부층(172)을 구성한다. 즉, 화소영역에 형성된 투명전극층(170) 중에서 일부는 데이터 하부층(172)이고, 일부는 화소전극(171)이다. 구체적으로, 데이터 하부층(172)은 데이터선(181)의 하부, 소스 전극(182)의 하부, 드레인 전극(173)의 하부 및 저장용량선(174)의 하부에 위치하는 투명전극층(170)이다. 화소전극(171)에는 박막트랜지스터(T)를 통하여 인가된 화소전압이 충전되고, 데이터 하부층(172)의 일부는 제1 및 제2보호막 접촉구(161, 162)를 통하여 배리어층(150)과 연결되어 있다. 투명전극층(170)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 포함한다.
투명전극층(170) 상에는 데이터 배선(181, 182, 183, 184)이 형성되어 있 다. 데이터 배선(181, 182, 183, 184)은 게이트선(141)과 교차하여 화소영역을 정의하는 데이터선(181), 데이터선(181)으로부터 분지되어 있는 소스 전극(182), 게이트 전극(142)을 중심으로 소스 전극(182)과 분리되어 있는 드레인 전극(183) 및 스토리지선(143)과 중첩되어 저장용량(storage capacitor)을 형성하는 저장용량선(184)을 포함한다. 데이터 배선(181, 182, 183, 184)은 금속 단일층 또는 다중층일 수 있으며, 몰리브덴, 망간, 텅스텐, 니켈, 알루미늄, 크롬, 금, 은 및 이들의 합금 등을 포함할 수 있다. 데이터 배선(181, 182, 183, 184)은 하부의 데이터 하부층(172)과 전기적으로 연결되어 있다. 즉, 소스 전극(182)과 드레인 전극(183)은 데이터 하부층(172) 및 배리어층(150)을 통하여 반도체층(120)과 연결되어 있다. 특히, 이와 같이 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 데이터 하부층(172)과 데이터 배선(181, 182, 183, 184)이 전기적으로 연결된 복층구조에 의하여 데이터 배선(181, 182, 183, 184)의 단면적이 증가된 효과가 발생되기 때문에, 데이터 배선(181, 182, 183, 184)의 저항이 감소되어 외부로부터 입력된 제어 및 데이터 신호의 전달이 더욱 원활해 진다.
이하에서는 도5a 내지 도5m 및 도6a 내지 도6h를 참고하여 본 발명에 따르는 폴리 실리콘 박막트랜지스터의 제조방법에 대하여 설명한다. 도5a 내지 도5m은 박막트랜지스터 기판의 제조방법을 순차적으로 설명하기 위한 도면으로 도4 a의 Ⅳb-Ⅳb’따른 단면도이다. 그리고, 도5a 내지 도5m의 일측에는 구동회로부 쪽에 형성되는 p형 박막트랜지스터의 제조과정을 설명하기 위한 단면도를 함께 도시하였다. 도6a 내지 도6h는 박막트랜지스터 기판의 제조방법을 순차적으로 설명하기 위 한 도면으로 도4a의 Ⅵ-Ⅵ’ 따른 단면도이다.
한편, 설명에 앞서, 이하의 설명에서 사용되는 감광막은 유기물질이 사용될 수 있으며, 노광된 부분이 제거되는 포지티브(Positive)형이거나 노광되지 않은 부분이 제거되는 네거티브(Negative)형 감광물질일 수 있다.
우선, 도 5a와 같이 절연기판(110) 상에 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법등에 의하여 SiOx등과 같은 절연물질을 증착하여 버퍼층(111)을 형성한다. 이어, 상기 버퍼층(111) 위에 비정질실리콘과 같은 비정질반도체층을 PECVD 방법에 의해 형성한 후, 상기 비정질반도체층을 결정화하고 제1마스크를 이용한 사진식각(photolithography)공정을 통하여 원하는 형상으로 반도체물질층을 패터닝하여 반도체층(120, 125)을 형성한다. 이 때, 결정화 방법은 공지의 고온결정화방법과 저온결정화방법이 모두 적용될 수 있으나, 유리의 절연기판(110)을 사용하는 경우에는 비정질반도체에 고에너지를 갖는 레이저를 순차적으로 조사하는 저온결정화방법을 사용하는 것이 바람직하다.
이어, 도5b에 도시된 바와 같이, 반도체층(120, 125) 상에 감광막(200)을 형성한 후, 제2마스크를 이용하여 반도체층(120)의 일부를 노출시키는 개구부(h)를 감광막(200)에 형성한다. 개구부(h)는 저장용량(storage capacitor)이 형성될 영역에 대응하도록 마련된다. 그리고, 개구부(h)를 통하여 노출된 반도체층(120)에 n+의 불순물을 주입한다. 이에 의하여, 반도체층(120)에 스토리지 영역(120d)이 형성된다. 불순물을 주입하는 이유는 스토리지 영역(120d)에 저항을 낮추기 위한 것이다.
다음, 도5c에 도시된 바와 같이, 산화실리콘이나 질화실리콘을 증착하여 게이트 절연막(130)을 형성한 후, 스퍼터링(sputtering), 증발법(Evaporatipn) 및 무전해 도금법 중 어느 하나를 이용하여 게이트 배선층(140)을 형성한다.
그리고, 게이트 배선층(140) 상에 감광막(200)을 도포한 후, 도5d에 도시된 바와 같이, p형 박막트랜지스터를 구성할 반도체층(125)의 일영역을 노출시키도록 제3마스크를 이용하여 감광막(200)을 노광 및 현상한다. 이에 의하여, n형의 박막트랜지터를 구성할 반도체층(120) 상의 게이트 배선층(140)은 감광막(200)에 의하여 전부 덮여 있다. 그리고, p형 박막트랜지스터의 게이트 전극(145, 도5e참조)에 대응하는 게이트 배선층(140) 위에는 감광막(200)이 덮여있다.
이어, 도5e에 도시된 바와 같이, 사진식각 공정을 이용하여 노출된 게이트 배선층(140)을 패터닝하여 p형 박막트랜지스터를 구성할 게이트 전극(145)을 형성한다. 연속하여, p+ 불순물을 도핑하여 p형 박막트랜지스터를 구성할 반도체층(125)을 불순물이 주입되지 않은 비도핑영역(125a)과 비도핑영역(125a)의 양 쪽에 위치하는 도핑영역(125b)으로 형성한다. 여기서, 비도핑영역(125a)은 채널이 된다. 한편, 도시된 바와 달리, 잔존하는 감광막(200)을 제거한 뒤에 , p+ 불순물을 도핑할 수도 있다.
다음, 잔존하는 감광막(200)을 제거한 후, 다시 감광막(200)을 전면에 도포하고, 제4마스크를 이용하여 상기 감광막(200)을 노광 및 현상하여 원하는 형상으로 형성한다. 즉, 도5f에 도시된 바와 같이, 감광막(200)은 n형 박막트랜지스터의 게이트 전극으로 형성될 부분에 대응하는 게이트 배선층(140)의 상부와, 스토리지 선으로 형성될 부분에 대응하는 게이트 배선층(140)의 상부 및 p형 박막트랜지터가 형성될 영역을 덮도록 형성된다.
원하는 형상의 감광막(200)이 완성되면, 도5g에 도시된 바와 같이, 게이트 배선층(140)을 식각하여 n형 박막트랜지스터를 구성할 게이트 전극(142) 및 스토리지선(143)을 형성한다. 이와 동시에, 게이트선(미도시)도 형성된다. 여기서, 식각방법은 습식식각(wet etch)가 사용된다. 습식식각 방법이 적용되기 때문에 형성된 게이트 전극(142) 및 스토리지선(143)은 게이트 전극(142) 및 스토리지선(143)의 상부에 위치하는 감광막(200)의 폭보다 작게 형성된다. 즉, 습식식각에 의하여 감광막(200)의 패턴보다 더 안쪽으로 게이트 전극(142) 및 스토리지선(143)이 식각되게 된다. 습식식각을 하는 이유는 추가적인 마스크의 사용 없이 반도체층(120)에 저농도 불순물영역(120b)을 형성하기 위한 것이다. 연속하여, n+ 불순물을 도핑하여 n형 박막트랜지스터를 구성할 반도체층(120)을 불순물이 주입되지 않은 채널영역(120a)과 채널영역(120a)의 양 쪽에 위치하는 고농도 불순물영역(120c)으로 형성한다. 한편, 고농도 물순물영역(120c)의 일측에는 앞서 제조된 스토리지 영역(120d)이 마련되어 있다.
그 후, 도5h에 도시된 바와 같이, 잔존하는 감광막(200)을 제거하고, 저농도의 n- 불순물을 도핑한다. 이에 의하여, 반도체층(120)은 이온이 주입되지 않은 채널영역(120a)을 중심으로 양 측에 각각 저농도의 이온이 주입된 저농도 불순물영역(120b)과, 고농도의 이온이 주입된 고농도 불순물영역(120c)이 형성된다. 저농도 불순물층(120b)의 형성은 상술한 습식식각에 의하여 게이트 전극(142, 도5g참조)이 감광막(200, 도5g참조) 패턴보다 안쪽으로 식각 되었기 때문에 가능하다.
이어, 게이트 전극(141, 145) 및 스토리지선(143)을 덮도록 보호막(160)을 형성한다. 그리고, 도5i에 도시된 바와 같이, 제5마스크를 사용하여 고농도 불순물영역(120c)의 일부 및 도핑영역(125b)의 일부를 노출시키는 제1 및 제2절연막 접촉구(131, 132)와 제1 및 제2보호막 접촉구(161, 162)를 동시에 형성한다.
다음, 도5j에 도시된 바와 같이, 보호막(160) 상에 배리어층(150)과 감광막(200)을 연속하여 적층한다. 배리어층(150)은 몰리브덴(Mo) 등을 포함하는 도전성의 금속층이다. 한편, 배리어층(150) 상에 형성된 감광막(200)의 두터운 유기물질이다. 그러므로, 감광막(200)은 접촉구들(131, 132, 161, 162)이 매워지면서 전체적으로 배리어층(150) 상에 도포되게 된다. 이에 따라, 접촉구들(131, 132, 161, 162) 상에 위치하는 감광막(200)의 두께(d2)는 더 두껍게 형성되고, 그 이외의 감광막(200)의 두께(d1)는 상대적으로 얇게 형성된다.
그 후, 도5k에 도시된 바와 같이, 감광막(200)에 전체적으로 균일하게 스트립(strip) 또는 에싱(ashing) 공정을 진행한다. 스트립(strip) 또는 에싱(ashing) 공정에 의하여, d1정도 두께의 감광막(200)이 전체적으로 균일하게 제거되므로, 접촉구들(131, 132, 161, 162) 상에는 감광막(200)이 잔존하나, 접촉구들(131, 132, 161, 162) 이외의 영역에는 감광막(200)이 제거된다.
다음, 배리어층(150)을 식각한다. 배리어층(150)의 식각에 의하여 감광막(200)이 제거됨에 의하여 외부로 노출된 배리어층(150)이 제거된다(도5k참조). 그리고, 잔존하는 감광막(200)이 배리어층(150)의 식각과 함께 제거되면서, 감광 막(200)에 덮여있는 배리어층(150)도 일부 제거되게 된다. 이에 따라, 도5l과 같이, 접촉구들(131, 132, 161, 162)의 하부쪽에만 배리어층(150)이 남게 되어, 배리어층(150)은 고농도 불순물영역(120c) 또는 도핑영역(125b)과 접촉되게 된다. 이와 같이, 배리어층(150)을 형성하는 이유는 후술할 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 투명전극층(170)과 반도체층(120)의 접촉시 발생하는 산화막을 제거하여 투명전극층(170)과 반도체층(120) 사이의 접촉저항을 낮추기 위한 것이다.
그 후, 도5m에 도시된 바와 같이, 투명전극층(170)과 데이터 배선층(180)을 차례로 보호막(160) 상에 적층한다. 여기서, 투명전극층(170)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 포함할 수 있다. 그리고, 데이터 배선층(180)은 금속 단일층 또는 다중층일 수 있으며, 몰리브덴, 망간, 텅스텐, 니켈, 알루미늄, 크롬, 금, 은 및 이들의 합금 등을 포함할 수 있다. 데이터 배선층(180)은 하부의 투명전극층(170)과 전기적으로 연결되어 있다.
연속하여, 도5n과 같이, 데이터배선층(180) 상에 감광막(200)을 도포한다.
이하의 공정은 도4a의 Ⅵ-Ⅵ'를 따라 자른 단면도를 기준으로 설명한다.
도6a는 도5n 까지의 공정이 진행된 경우에 도4a의 Ⅵ-Ⅵ’를따라 자른 단면도이다. 도6에 도시된 바와 같이, 도4a의 Ⅵ-Ⅵ’영역은 절연기판(110), 버퍼층(111), 게이트 절연막(130), 보호막(160), 투명전극층(170), 데이터배선층(180) 및 감광막(200)이 차례로 적층되어 있다.
이와 같은 상태에서, 도6b에 도시된 바와 같이, 감광막(200)에 제6마스 크(300)를 배치한다. 여기서, 제6마스크(300)는 하프톤 마스크(half tone mask) 또는 슬릿마스크(slit mask)일 수 있다. 슬릿마스크와 포지티브형 감광막(200)이 적용된 경우를 예로 들어 설명하면, 도6b에 도시된 바와 같이, 제6마스크(300)는 슬릿(slit)으로 마련된 슬릿부(310), 빛이 투과되는 개구부(320) 및 빛이 차단되는 차단부(330)으로 이루어져 있다. 슬릿부(310)는 빛의 투과량이 개구부(320)보다 낮은 영역이다. 그리고, 도6b와 같이 노광하면, 감광막(200)은 영역에 따라 노광된 정도가 서로 다르게 된다. 여기서, 슬릿부(310), 개구부(320) 및 차단부(330)의 배치는 형성할 데이터선(181), 소스 전극(182, 도4a, 4b참조), 드레인 전극(183, 도4a, 4b참조) 및 저장용량선(184, 도4a, 4b참조)을 고려하여 제작된다. 도시되지 않았으나, 차단부(330)에 대응하는 부분은 데이터선(181), 소스 전극(182, 도4a, 4b참조), 드레인 전극(183, 도4a, 4b참조) 및 저장용량선 저장용량선(184, 도4a, 4b참조)이 형성될 영역일 수 있고, 슬릿부(310)에 대응하는 부분은 후술할 화소전극(171, 도4a, 4b참조)이 형성될 영역일 수 있다. 그리고, 개구부(320)에 대응하는 부분은 화소전극(171, 도4a, 4b참조)과 데이터선(181) 및 소스 전극(182, 도4a, 4b참조) 사이의 영역과, 화소전극(171, 도4a, 4b참조)과 게이트선(141, 도4a, 4b참조) 및 게이트 전극(142, 도4a, 4b) 사이 영역일 수 있다. 여기서, 데이터선(181)과 게이트선(142, 도4a, 4b)의 교차지점은 차단부(330)에 대응하도록 설계될 수 있다.
이어, 노광된 감광막(200)을 현상하면, 도6c에 도시된 바와 같이, 개구부(320)에 의하여 노광된 감광막(200)은 모두 제거되고, 차단부(330)에 의하여 노 광되지 않은 감광막(200)은 거이 제거되지 않으며, 슬릿부(310)에 의하여 상대적으로 적게 노광된 감광막(200)은 일부만 제거되게 된다. 즉, 데이터 하부층(172)에 대응하는 영역에 위치하는 감광막(200)은 화소전극(171)에 대응하는 영역에 위치하는 감광막(200)보다 두껍게 제조되며, 화소전극(171)과 데이터 하부층(172) 사이에 대응하는 영역에서의 감광막(200)은 제거되어 있다.
그 후, 잔존하는 감광막(200)을 기초로 데이터 배선층(180, 도6c참조)을 패터닝하여 감광막(200)에 덮여지지 않은 데이터 배선층(180, 도6c참조)을 제거한다. 이에 의하여, 데이터 배선층(180, 도6c참조)은, 도6d에 도시된 바와 같이, 데이터선(181) 및 소스 전극(182, 도4a, 4b참조)과 그 이외의 영역(185)으로 분리된다. 그리고, 도시되지 않았으나, 데이터선(181) 및 소스 전극(182) 및 그 이외의 영역(185)은 게이트선(141, 도4a, 4b)을 기준으로 양 쪽으로 분리된다. 또한, 패터닝 과정에서 감광막(200)의 높이는 낮아진다.
다음, 잔존하는 감광막(200)을 기초로 투명전극층(170, 도6d참조)을 패터닝한다. 이에 의하여, 외부로 노출된 투명전극층(170, 도6d참조)이 제거되어, 도6e에 도시된 바와 같이, 데이터선(181)의 하부에 위치하는 데이터 하부층(172)과 화소전극(171)이 형성된다. 그리고, 데이터선(181)과, 소스 전극(182) 및 그 이외의 영역(185) 상에는 감광막(200)이 얇게 잔존하고 있다.
이와 같은 상황에서, 데이터선(181)과, 소스 전극(182) 및 그 이외의 영역(185)을 패터닝하여 데이터선(181), 소스 전극(182, 도4a, 4b참조), 드레인 전극(183, 도4a, 4b참조) 및 저장용량선 저장용량선(184, 도4a, 4b참조)을 형성하여 야 한다.
이를 위하여, 잔존하는 감광막(200)을 균일하게 에싱(ashing) 하여, 두께가 낮은 감광막(200)은 제거하고, 데이터선(181), 소스 전극(182, 도4a, 4b참조), 드레인 전극(183, 도4a, 4b참조) 및 저장용량선(184, 도4a, 4b참조)으로 형성될 영역 상에만 감광막(200)이 잔존하게 한다. 그리고, 화소전극(171)을 외부로 노출시키기 위하여, 습식식각(wet etch)을 통하여 데이터선(181) 및 소스 전극(182) 이외의 영역(185) 중에서 감광막(200)에 덮여 있지 않은 영역을 제거한다. 그러나, 이와 같은 과정에서, 데이터선(181)은 2번 식각되게 된다. 즉, 앞서 설명한 데이터 배선층(180, 도6c참조)의 패터닝 과정과, 화소전극(171)을 외부로 노출시키기 위한 패터닝 과정에서 데이터선(181)은 2번 식각되게 된다.
2번의 식각에 의하여, 도7에 도시된 바와 같이, 데이터선(181)의 선폭이 줄어드는 현상이 발생된다. 즉, 처음에 설계한 데이터선(181)의 선폭보다 줄어들어 저항이 늘어나 데이터 신호가 지연되는 문제점이 발생된다. 또한 공정 마진(process margin)이 줄어들게 되어 공정안정성이 저하되는 문제점이 있다.
이와 같은 문제점을 해결하기 위하여 본 발명에서는, 도6f에 도시된 바와 같이, 도6e의 상태에서 추가의 감광막(250)을 얇게 더 형성한다. 추가의 감광막(250)은 소정의 점도를 갖는 유기물질을 포함하기 때문에, 감광막(250)의 도포시 주위보다 함몰된 영역에 더 많은 감광막(250)이 도포되게 된다. 즉, 추가의 감광막(250)은 화소전극(171)과 데이터 하부층(172)의 측면에서 상기 화소전극(171)과 데이터 하부층(172)의 상면에서 보다 두껍게 형성된다. 이에 따라 잔존했던 감광 막(200) 상에는 d3의 두께로 감광막(250)이 도포되나, 주위보다 함몰된 영역의 가장자리에서는 d3보다 더 두꺼운 d4의 두께로 감광막(250)이 도포되게 된다.
이러한 상태에서, 도6g에 도시된 바와 같이, 감광막과 추가의 감광막(200, 250)을 전체적으로 균일하게 에싱(ashing) 하면, 두께가 두꺼운 영역에서만 감광막 및 추가의 감광막(200, 250)이 잔존하게 되고 이외의 영역에서는 감광막 및 추가의 감광막(200, 250)이 모두 제거되게 된다. 즉, 함몰된 영역의 가장자리에 감광막(250)이 잔존하게 되고, 데이터선(180) 상에 감광막(200)이 잔존하게 된다. 함몰된 영역의 가장자리에 잔존하는 감광막(200)은 데이터선(181)과 데이터 하부층(172)의 측면을 모두 커버하고 있다. 더욱 구체적으로, 도시되지 않았으나, 에싱(ashing)에 의하여 감광막(200)은 데이터선(181), 소스 전극(182), 드레인 전극(183) 및 저장용량선(184)으로 형성될 영역 상에만 잔존하게 되고, 추가의 감광막(250)은 데이터선(181), 소스 전극(182) 및 그 이외의 영역(185)의 양 측면을 덮도록 형성된다.
이어, 도6h에 도시된 바와 같이 습식식각(wet etch)을 통하여 데이터선(181) 및 소스 전극(182) 이외의 영역(185) 중에서 감광막(200)에 덮여 있지 않은 영역을 제거하여 화소전극(171)을 외부로 노출시킨다. 이와 동시에, 드레인 전극(183, 도4a, 4b참조)과 저장용량선(184, 도4a, 4b참조)이 형성된다. 상술한 공정에서는 함몰된 영역(s)의 가장자리에 감광막(200)이 데이터선(181)과 데이터 하부층(172)의 측면을 모두 커버하고 있기 때문에, 도7의 공정과 달리 데이터선(181)은 결과적으로 1번만 식각되게 된다. 이에 따라, 데이터선(181)의 선폭이 줄어는 현상 이 최소화되어, 데이터 신호가 지연되지 않게 된다. 또한, 공정마진(process margin)이 향상되어 공정이 안정적이 된다.
특히, 본 발명에서는 폴리형 박막트랜지스터 기판을 제조함에 있어서 종래의 공정과 비교하여 6개만의 마스크가 필요함으로 제조비용이 절감되며, 생산성이 향상된다.
이상 설명한 바와 같이, 본 발명에 따르면, 마스크 수를 절감할 수 있으며, 데이터 배선층의 패터닝 과정에서 데이터선의 선폭이 줄어드는 현상을 방지하여 데이터선의 신호지연을 최소화할 수 있는 박막트랜지스터 기판이 제공된다.
또한, 마스크 수를 절감할 수 있으며, 데이터 배선층의 패터닝 과정에서 데이터선의 선폭이 줄어드는 현상을 방지하여 데이터선의 신호지연을 최소화할 수 있는 박막트랜지스터 기판의 제조방법이 제공된다.

Claims (22)

  1. 절연기판과;
    상기 절연기판 상에 형성되어 있으며, 불순물의 도핑양에 따라 고농도 불순물 영역, 저농도 불순물 영역 및 채널영역으로 구분되는 반도체층과;
    상기 반도체층을 덮고 있으며, 상기 고농도 불순물영역의 일부를 노출시키는 제1게이트 접촉구와 제2게이트 접촉구를 갖는 게이트 절연막과;
    상기 제1게이트 접촉구와 상기 제2게이트 접촉구에 형성되어 상기 고농도 불순물영역과 접촉하고 있는 배리어층과;
    상기 게이트 절연막 상의 상기 채널영역에 대응하는 영역에 마련된 게이트 전극과;
    상기 게이트 전극을 덮고 있으며, 상기 제1 및 게이트 접촉구와 상기 제2게이트 접촉구와 대응하는 제1보호막 접촉구와 제2보호막 접촉구를 갖는 보호막과;
    상기 보호막 상에 형성되어 있으며, 상기 제1 및 제2보호막 접촉구를 통하여 상기 배리어층과 접촉하는 화소전극 및 데이터 하부층과;
    상기 데이터 하부층 상에 형성되어 있는 데이터선, 소스 전극, 드레인 전극 및 저장용량선을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 반도체층은 스토리지 영역을 포함하며,
    상기 반도체층은 상기 채널영역을 중심으로 양 측 각각에 상기 저농도 불순물영역과 상기 고농도 불순물영역이 차례로 형성되어 있고,
    상기 스토리지 영역은 어느 하나의 상기 고농도 불순물영역의 일측에 위치하고 있는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 2항에 있어서,
    상기 스토리지 영역 상의 상기 게이트 절연막에는 상기 저장용량선과 일부 중첩되도록 스토리지선이 형성되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 1항에 있어서,
    상기 화소전극과 상기 데이터 하부층은 동시에 형성되며, ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 1항에 있어서,
    상기 데이터 하부층은 상기 데이터선, 상기 소스 전극, 상기 드레인 전극 및 상기 저장용량선의 하부에 위치하고 있으며, 상호 전기적으로 연결되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 5항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 데이터 하부층을 통하여 상기 배리어층과 전기적으로 연결되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제 5항에 있어서,
    상기 소스 전극은 상기 데이터선으로부터 분지되어 있고, 상기 드레인 전극은 상기 게이트 전극을 중심으로 상기 소스 전극으로부터 이격되어 있으며, 상기 저장용량선은 상기 스토리지 영역과 중첩되도록 형성되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  8. 제 1항에 있어서,
    상기 절연기판과 상기 반도체층 사이에는 버퍼층이 개재되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  9. 제 1항에 있어서,
    상기 배리어층은 몰리브덴(Mo)을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  10. 절연기판 상에 불순물의 도핑양에 따라 고농도 불순물 영역, 저농도 불순물영역 및 채널영역으로 구분되는 반도체층을 형성하는 단계와;
    상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 덮도록 보호막을 형성하는 단계와;
    상기 보호막과 상기 게이트 절연막을 동시에 패터닝하여 상기 게이트 절연막에 상기 고농도 불순물영역의 일부를 노출시키는 제1게이트 접촉구 및 제2게이트 접촉구와, 상기 보호막에 상기 제1게이트 접촉구 및 상기 제2게이트 접촉구에 대응하는 제1보호막 접촉구 및 제2보호막 접촉구를 형성하는 단계와;
    상기 제1게이트 접촉구와 상기 제2게이트 접촉구에 상기 고농도 불순물영역과 접촉하는 배리어층을 형성하는 단계와;
    상기 보호막 상에 투명전극층과 데이터 배선층 및 감광막을 차례로 형성하는 단계와;
    상기 감광막이 서로 다른 높이를 가지며 상기 데이터 배선층의 일부를 노출시키도록 상기 감광막을 노광 및 현상하는 단계와;
    상기 감광막에 의하여 외부로 노출된 상기 데이터 배선층을 패터닝하여 데이터선 및 소스 전극을 형성하는 단계와;
    잔존하는 상기 감광막에 의하여 외부로 노출된 투명전극층을 제거하여 화소전극과 데이터 하부층을 형성하는 단계와;
    잔존하는 상기 감광막 상에 추가의 감광막을 도포하는 단계와;
    상기 감광막과 추가의 감광막을 전체적으로 균일하게 에싱하여 상기 데이터선의 양 측면을 덮도록 감광막을 남기는 단계와;
    상기 감광막 및 상기 추가의 감광막의 에싱에 의하여 외부로 노출된 상기 데이터 배선층을 패터닝하여 상기 화소전극을 외부로 노출시키며, 드레인 전극 및 저장용량선을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  11. 제 10항에 있어서,
    상기 배리어층을 형성하는 단계는,
    상기 보호막 상에 상기 배리어층과 감광막을 차례로 형성하는 단계와;
    상기 감광막을 전체적으로 균일하게 에싱하여 상기 제1 및 제2보호막 접촉구에만 상기 감광막을 남기는 단계와;
    상기 배리어층을 패터닝하여, 상기 제1 및 제2게이트 접촉구에만 상기 배리어층을 남기는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  12. 제 10항에 있어서,
    상기 배리어층은 몰리브덴(Mo)을 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  13. 제 10항에 있어서,
    상기 감광막을 노광 및 현상하는 단계는,
    상기 감광막상에 빛이 투과되는 개구부, 빛이 차단되는 차단부 및 빛의 투 과량이 상기 개구부보다 낮은 슬릿부로 이루어진 마스크를 배치하는 단계와;
    상기 마스크를 이용하여 상기 감광막을 노광하는 단계와;
    상기 감광막을 현상하여 상기 화소전극과 상기 데이터 하부층에 대응하는 영역에만 상기 감광막을 남기는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  14. 제 13항에 있어서,
    상기 데이터 하부층에 대응하는 영역의 상기 감광막은 상기 화소전극에 대응하는 영역의 상기 감광막보다 두께가 두껍게 제조되며,
    상기 화소전극과 상기 데이터 하부층 사이에 대응하는 영역에서의 상기 감광막은 제거되 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  15. 제 14항에 있어서,
    상기 데이터 하부층은 상기 데이터선, 상기 소스 전극, 상기 드레인 전극 및 상기 저장용량선의 하부에 위치하도록 마련되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  16. 제 14항에 있어서,
    상기 감광막을 노광된 부분이 현상시 제거되는 포지티브형이며,
    상기 마스크는 상기 차단부가 상기 데이터선, 상기 소스 전극, 상기 드레인 전극 및 상기 저장용량선으로 형성될 영역에 대응하고, 상기 개구부가 상기 화소전극과 상기 데이터 하부층 사이영역에 대응하며, 상기 슬릿부가 상기 화소전극으로 형성될 영역에 대응하도록 배치되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  17. 제 14항에 있어서,
    상기 데이터 배선층은 상기 감광막에 의하여 노출된 부분이 제거되어 상기 데이터선, 상기 소스 전극 및 그 이외의 영역으로 패터닝되며,
    상기 그 이외의 영역은 상기 화소전극을 외부로 노출시키기 위하여 상기 데이터 배선층을 패터닝하는 과정에서 상기 드레인 전극과 상기 저장용량선으로 패터닝되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  18. 제 14항에 있어서,
    상기 추가의 감광막을 도포하는 단계에 있어서,
    상기 추가의 감광막은 상기 화소전극과 상기 데이터 하부층의 측면에서 상기 화소전극과 상기 데이터 하부층의 상면에서 보다 두껍게 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  19. 제 10항에 있어서,
    상기 데이터 배선층은 습식식각에 의하여 패터닝되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  20. 제 10항에 있어서,
    에싱에 의하여 상기 감광막은 전체적으로 균일한 두께로 제거되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  21. 제 10항에 있어서,
    상기 추가의 감광막은 상기 데이터 배선층 상에 도포되는 상기 감광막보다 얇게 도포되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  22. 제 10항에 있어서,
    상기 감광막과 추가의 감광막을 전체적으로 균일하게 에싱하는 단계에 있어서.
    에싱에 의하여 상기 감광막은 상기 데이터선, 상기 소스 전극, 상기 드레인 전극 및 상기 저장용량선으로 형성될 영역 상에만 잔존하게 되고, 상기 추가의 감광막은 상기 데이터선, 상기 소스 전극 및 그 이외의 영역의 양 측면을 덮도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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