KR101484966B1 - 어레이 기판 및 이의 제조방법 - Google Patents
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Abstract
본 발명은, 기판상에 일방향으로 연장하는 데이터 배선과, 상기 데이터 배선과 동일한 층에 동일한 금속물질로 이와 접촉하며 소스 전극과; 상기 소스 전극 상부에 아일랜드 형태로 순차 적층된 제 1 오믹콘택층과, 액티브층과, 제 2 오믹콘택층의 3중층 구조를 가지며 형성된 반도체층과; 상기 반도체층 위로 아일랜드 형태로 형성된 드레인 전극과; 상기 소스 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 화소영역을 정의하며 형성된 게이트 배선과, 상기 게이트 배선에서 분기하며 상기 반도체층의 일측면에 대응하여 이와 완전 중첩하며 나란하게 형성된 게이트 전극을 포함하는 어레이 기판 및 이의 제조 방법을 제공한다.
어레이 기판, 액정표시장치, 유기전계발광소자, 박막트랜지스터, 채널
Description
본 발명은 박막트랜지스터 어레이 기판에 관한 것이며, 특히 기판면에 대해 수직하도록 채널영역을 구비하여 박막트랜지스터가 화소영역 내에서 차지하는 면적을 현저히 줄인 것을 특징으로 하는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계발광 소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온/오프 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 전술한 액정표시장치 또는 유기전계 발광소자를 구성하는 어레이 기판에 있어 하나의 화소영역내의 박막트랜지스터가 형성된 부분에 대한 평면도이며, 도 2는 도 1을 절단선 Ⅱ-Ⅱ를 따라 절단한 부분에 대한 단면도이다.
도시한 바와 같이, 어레이 기판(11)에 있어 게이트 배선(15)과 데이터 배선(33)이 교차하여 화소영역(P)을 정의하며 형성되어 있다. 또한 상기 화소영역(P)에는 그 하부로부터 순차 적층된 게이트 전극(18), 게이트 절연막(20), 액티브층(22a)과 오믹콘택층(22b)으로 구성된 반도체층(22), 서로 이격하는 소스 및 드레인 전극(36, 38)으로 구성된 박막트랜지스터(Tr)가 형성되어 있다.
또한, 상기 소스 및 드레인 전극(36, 38)과 이들 두 전극 사이로 노출된 액티브층(22a) 위로 전면에 상기 드레인 전극(38) 또는 상기 소스 전(36)극을 노출시 키는 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있다. 또한, 상기 보호층(42) 상부에는 화소영역(P)별로 독립되며, 상기 콘택홀(45)을 통해 상기 드레인 전극(38)(또는 소스 전극)과 접촉하는 투명전극(50)이 형성되어 있다.
이때 상기 투명전극(50)은 상기 어레이 기판(11)이 액정표시장치용인 경우 화소전극의 역할을 하며, 유기전계 발광소자용인 유기전계 발광 다이오드의 일전극의 역할을 하든가 또는 듀얼패널 타입 유기전계 발광 소자용인 경우 이와 대향하는 기판에 구성된 유기전계 발광 다이오드의 일전극과 연결되는 연결전극의 역할을 한다.
한편 전술한 구조를 갖는 어레이 기판(11)에 있어서 상기 박막트랜지스터(Tr)는 단순히 1개만이 형성된 것을 보이고 있지만, 전류 구동을 하는 유기전계 발광소자용 어레이 기판인 경우, 전술한 구조를 갖는 박막트랜지스터(Tr)는 하나의 화소영역(P) 내에 적게는 2개에서 많게는 10개 정도까지 형성되고 있는 실정이다.
이는 유기전계 발광소자의 경우 전류 구동 소자이므로 화상을 표시하기 위해서는 항상 전류가 화소영역 내의 유기전계 발광 다이오드의 일 전극에 흐르고 있어야 한다. 이 경우 이와 연결된 박막트랜지스터는 항상 온(on) 상태를 유지해야 하는데, 박막트랜지스터가 온(on) 상태를 오랜시간 유지하는 경우 그 열화가 발생되어 그 특성이 변경되게 된다. 즉, 플랜밴드 전압(Vfb)이라든지 문턱전압(Vth) 등이 쉬프트 됨으로써 상기 박막트랜지스터가 정상 구동을 하지 않게 된다. 따라서, 유기전계 발광 다이오드의 일전극과 연결되어 온(on) 상태를 길게 유지해야 하는 박 막트랜지스터의 열화를 방지하고자 이를 보호하기 위한 보상회로 등을 구현하기 위해 하나의 화소영역 내에 1개 내지 8개 정도의 박막트랜지스터가 추가적으로 더 형성되고 있는 실정이다.
한편, 종래의 경우 하나의 박막트랜지스터(Tr)가 화소영역(P) 내에서 차지하는 면적 즉, 통상적으로 가로 방향의 제 1 폭(W1)과 세로 방향의 제 2 폭(W2)은 각각 30㎛ 내지 35㎛정도가 요구되고 있다. 이때 서로 이격하는 상기 소스 및 드레인 전극(36, 38)의 이격거리라 정의되는 채널길이(L)는 상기 소스 및 드레인 전극(36, 38)이 동일한 평면상에 위치하는 있는 바 이들을 패터닝하는 현 공정 단계의 제한에 의해 최소한 5㎛ 내지 6㎛ 정도가 되고 있다.
박막트랜지스터(Tr)의 온(on) 전류는 채널의 너비(W)에 비례하고 채널의 길이(L)에 반비례하는 바, 온(on) 전류의 크기가 일정하다면 이러한 채널길이(L)를 짧게하면 할수록 채널너비(W) 또한 상대적으로 작은 크기를 갖게되므로 전체적으로 박막트랜지스터(Tr)의 면적(W1 ㅧ W2)을 작게 할 수 있다.
하지만, 전술한 바, 현재 패터닝 기술의 한계로 채널길이(L)는 최소한 5㎛ 내지 6㎛가 되어야 하므로 종래의 박막트랜지스터(Tr) 구조를 통해서는 그 면적을 줄일 수 없는 실정이다.
또한, 점점 더 고해상도의 표시장치가 요구되는 현 시점에서 액정표시장치의 경우 화소영역은 그 크기가 점점 작아지는 추세인데 반해 박막트랜지스터의 면적은 패터닝의 한계로 고정됨으로써 상대적으로 개구율이 저하되고 있으며, 하나의 화소영역에 대해 수개의 박막트랜지스터가 형성되는 유기전계 발광소자의 경우 점점 더 작아지는 화소영역에 있어서는 보상회로 구현을 위한 충분한 수량의 박막트랜지스터를 형성할 수 없는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 패터닝 한계에 관계없이 기판 면에 대해 수직하게 채널길이를 갖는 박막트랜지스터 구조를 제안함으로써 상기 박막트랜지스터가 차지하는 그 면적을 줄여 박막트랜지스터 형성의 공간적 제약을 없애고 나아가 개구율을 향상시키는 것을 그 목적으로 한다.
또한, 박막트랜지스터 면적을 종래와 동일한 크기를 갖도록 하는 경우 온 전류의 크기를 월등히 향상시킬 수 있는 어레이 기판을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판은, 기판상에 일방향으로 연장하는 데이터 배선과, 상기 데이터 배선과 동일한 층에 동일한 금속물질로 이와 접촉하며 형성된 소스 전극과; 상기 소스 전극 상부에 아일랜드 형태로 순차 적층된 제 1 오믹콘택층과, 액티브층과, 제 2 오믹콘택층의 3중층 구조를 가지며 형성된 반도체층과; 상기 반도체층 위로 아일랜드 형태로 상기 반도체층 표면을 완전히 덮으며 형성된 드레인 전극과; 상기 소스 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 화소영역을 정의하며 형성된 게이트 배선과, 상기 게이트 배선에서 분기하며 상기 반도체층의 일측면에 대응하여 이와 완전 중첩하며 나란하게 형성된 게이트 전극을 포함한다.
상기 게이트 절연막은 그 두께가 상기 소스 전극의 두께보다 얇은 두께를 갖는 것이 특징이다.
또한, 상기 게이트 배선과 게이트 전극 위로 전면에 형성되며 상기 드레인 전극에 대응하여 이를 노출시키는 콘택홀을 구비한 보호층과; 상기 화소영역 내의 보호층 위로 상기 콘택홀을 통해 상기 드레인 전극과 접촉하는 투명전극을 포함한다.
상기 액티브층의 두께는 0.2㎛ 내지 1㎛인 것이 바람직하다.
상기 게이트 전극과 마주하는 상기 반도체층의 일측면은 상기 기판면에 대해 수직하거나 또는 상기 기판면을 기준으로 비스듬하게 형성된 것이 특징이다.
상기 소스전극, 상기 반도체층 및 드레인 전극은 5㎛ 내지 10㎛의 폭을 갖는 것이 특징이다.
본 발명에 따른 어레이 기판의 제조 방법은, 기판상에 일 방향으로 연장하는 데이터 배선과, 상기 데이터 배선에서 분기한 소스 전극을 형성하는 단계와; 상기 소스 전극 상부에 아일랜드 형태로 순차 적층된 제 1 오믹콘택층과, 액티브층과, 제 2 오믹콘택층의 3중층 구조를 갖는 반도체층을 형성하는 단계와; 상기 반도체층 위로 아일랜드 형태로 상기 반도체층 표면을 완전히 덮도록 드레인 전극을 형성하는 단계와; 상기 데이터 배선과 상기 소스 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선과, 상기 게이트 배선에서 분기하며 상기 반도체층의 일측면에 대응하여 이와 완전 중첩하며 나란한 게이트 전극을 형성하는 단계를 포함한다.
이때, 상기 게이트 배선과 게이트 전극 위로 전면에 보호층을 형성하는 단계와; 상기 보호층과 그 하부의 상기 게이트 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 콘택홀을 형성하는 단계와; 상기 보호층 위로 상기 화소영역 내부에 상기 콘택홀을 통해 상기 드레인 전극과 접촉하는 투명전극을 형성하는 단계를 포함한다.
상기 3중층 구조의 반도체층을 형성하는 단계와, 상기 소스 전극을 형성하는 단계는 동일한 마스크 공정에 의해 동시에 진행되는 것이 특징이다.
상기 3중층 구조의 반도체층을 형성하는 단계는, 순차적으로 제 1 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 2 불순물 비정질 실리콘층을 형성한 후, 이들 3개의 층을 마스크 공정 중 식각의 단계에서 이방성 드라이 에칭을 실시함으로써 그 일측면이 상기 기판면에 대해 수직하도록 형성하거나 또는 등방성 드라이 에칭을 실시함으로써 그 일측면이 상기 기판면에 대해 비스듬하게 형성하는 것이 특징이다.
이와 같이, 본 발명에 따른 어레이 기판 제조방법에 의해 박막트랜지스터의 채널 길이를 1㎛ 이하로 줄일 수 있으므로 화소영역 내에서 박막트랜지스터의 면적 으로 줄여 개구율을 향상시키는 효과가 있으며, 동시에 다수의 박막트랜지스터를 공간적 제약없이 형성할 수 있는 장점이 있다.
또한, 종래대비 월등히 큰 온(on) 전류를 갖는 박막트랜지스터를 제공하는 효과가 있다.
또한 구조 특성상 반도체층이 완전히 소스 및 드레인 전극에 의해 가려지는 구조가 되므로 백라이트 또는 외부의 광원이 조사됨으로써 발생하는 광 누설 전류를 억제하게 되므로 박막트랜지스터의 특성 및 수명을 향상시키는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 어레이 기판의 하나의 화소영역에 있어 박막트랜지스터가 형성된 부분에 대한 평면도이다. 이때, 하나의 화소영역 내에 다수의 박막트랜지스터가 형성되는 유기전계 발광소자용 어레이 기판에 있어 각각의 박막트랜지스터의 구조는 액정표시장치용 어레이 기판의 박막트랜지스터의 구조와 동일하기에 설명의 편의를 위해 화소영역 내에 하나의 박막트랜지스터만이 형성되는 액정표시장치용 어레이 기판을 일례로 도시하였다.
도시한 바와 같이, 본 발명에 따른 어레이 기판(101)은 게이트 배선(137)과 데이터 배선(105)이 서로 교차하여 화소영역(P)을 정의하며 형성되고 있으며, 이들 두 배선(137, 105)이 교차하는 부근에는 상기 게이트 배선(137) 및 상기 데이터 배선(105)과 연결되며 박막트랜지스터(Tr)가 형성되어 있다. 이때 상기 박막트랜지스 터(Tr)는 상기 게이트 배선(137) 및 데이터 배선(105)과 연결된 것을 일례로 보이고 있으나, 하나의 화소영역(P)에 다수의 박막트랜지스터가 형성되는 경우는 상기 다수의 박막트랜지스터 중 일부는 상기 게이트 배선(137) 또는 데이터 배선(105)과 연결되지 않고 이웃한 박막트랜지스터의 일 전극과 연결되며 형성될 수도 있다. 이러한 경우도 상기 다수의 모든 박막트랜지스터(Tr)의 형태는 이후 설명하는 구조를 가지며 형성되므로 대표적으로 상기 게이트 및 데이터 배선(137, 105)과 연결된 박막트랜지스터(Tr)를 나타낸 것이다.
한편, 본 발명에 따른 어레이 기판(101)에 구현된 박막트랜지스터(Tr)는 도시한 바와 같이, 평면상으로는 게이트 전극(140)과 드레인 전극(130)만이 나타나는 것이 특징이다. 상기 게이트 배선(137)에서 분기하여 게이트 전극(140)이 형성되어 있으며, 상기 게이트 전극(140)과 그 끝단이 일치하거나 소정간격 중첩하거나 또는 상기 게이트 절연막의 두께정도로 이격하며 드레인 전극(130)이 형성되어 있다(도면에서는 그 끝단이 일치하는 것으로 도시됨). 상기 드레인 전극(130) 상부에는 상기 드레인 전극(130) 일부를 노출시키는 콘택홀(148)을 갖는 보호층(미도시)이 형성되어 있으며, 상기 보호층(미도시) 위로 상기 콘택홀(148)을 통해 상기 드레인 전극(130)과 연결되며 투명전극(152)이 형성되어 있다. 이때, 상기 콘택홀(148)은 모든 박막트랜지스터(Tr)의 드레인 전극(130)에 대응하여 형성될 필요는 없으며, 생략될 수 있다. 즉, 액정표시장치용 어레이 기판의 경우 통상 하나의 박막트랜지스터가 형성되므로 전술한 바와 같이 드레인 전극(130)을 노출시키는 콘택홀(148)을 구비하고 이를 통해 투명전극(152)이 상기 드레인 전극(130)과 접촉하도록 구성 되지만, 유기전계 발광소자용 어레이 기판의 경우 유기전계 발광 다이오드(미도시)와 연결되는 하나의 구동 박막트랜지스터에 대해서만 드레인 또는 소스 전극에 대응하여 이를 노출시키는 콘택홀이 구비되며, 그 외의 스위칭 소자용 박막트랜지스터 또는 회로보상용의 박막트랜지스터의 경우 상기 보호층(미도시) 상의 투명전극(152)과 연결될 필요가 없으므로 상기 콘택홀없이 박막트랜지스터 전체가 보호층으로 덮여진 구조를 이루게 된다.
이후에는 전술한 바와 같은 평면 구조를 갖는 본 발명에 따른 어레이 기판의 단면구조에 대해 설명한다.
도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도이다. 이때 설명의 편의를 위해 상기 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(TrA)이라 정의한다.
도시한 바와 같이, 절연기판(101) 상에 일방향으로 연장하며 데이터 배선(105)이 형성되어 있으며, 상기 소자영역(TrA)에는 상기 데이터 배선(105)에서 분기하여 소스 전극(108)이 형성되어 있다.
또한, 상기 소자영역(TrA)에 있어 상기 소스 전극(108)에 대응하여 그 위로 아일랜드 형태로 불순물 비정질 실리콘으로써 이루어진 제 1 오믹콘택층(115)이 형성되어 있으며, 상기 제 1 오믹콘택층(115) 위로는 상기 제 1 오믹콘택층(115)과 동일한 형태로서 순수 비정질 실리콘의 액티브층(118)이 0.2㎛ 내지 1㎛ 정도의 두께를 가지며 형성되어 있다. 또한 상기 액티브층(118) 위로 불순물 비정질 실리콘으로 이루어지며 상기 액티브층(118)과 동일한 형태를 가지며 제 2 오믹콘택 층(121)이 형성되어 있다. 이때, 중첩 형성된 상기 제 1 오믹콘택층(115)과 액티브층(118)과 제 2 오믹콘택층(121)은 반도체층(125)을 이루며, 상기 반도체층(125)의 일측면은 상기 기판(101)면에 대해 수직한 형태를 갖는 것이 특징이다.
또한 상기 제 2 오믹콘택층(121) 위로는 금속물질로써 상기 제 2 오믹콘택층(121)과 동일한 아일랜드 형태를 가지며 드레인 전극(130)이 형성되어 있다. 이때 상기 소스 전극과 반도체층과 드레인 전극은 그 폭이 5㎛ 내지 10㎛ 인 것이 특징이다.
다음, 상기 드레인 전극(130) 위로 무기절연물질로써 게이트 절연막(135)이 전면에 형성되어 있다. 이때 상기 게이트 절연막(135)은 상기 순차 적층된 소스 전극(108)과 제 1 오믹콘택층(115)과 액티브층(118)과 제 2 오믹콘택층(121)과 드레인 전극(130)의 측면까지 완전히 덮는 형태로 형성되고 있는 것이 특징이다. 이때 상기 게이트 절연막(135)은 상기 소스 전극(108) 및 데이터 배선(105)의 제 1 두께(t1)보다는 얇은 제 2 두께(t2)를 가지며 형성되는 것이 특징이다. 이렇게 형성하는 이유에 대해서는 추후 설명한다.
또한, 상기 게이트 절연막(135) 위로 상기 데이터 배선(105)과 교차하여 화소영역(P)을 정의하며 게이트 배선(137)이 형성되고 있다. 또한 상기 게이트 절연막(135) 위로 상기 게이트 배선(137)에서 분기하여 상기 섬형태를 이루는 소스 전극(108)과 반도체층(125) 및 드레인 전극(130)의 일측면, 더욱 정확히는 상기 반도체층(125)의 일측면에 대해서는 완전히 중첩하며 게이트 전극(140)이 형성되고 있는 것이 특징이다. 이때 상기 게이트 전극(140)의 일끝단은 상기 드레인 전극(130) 의 일끝단과 중첩되거나 또는 일치하도록 형성되고 있는 것이 특징이다.
한편, 상기 게이트 전극(140)이 상기 반도체층(125)의 일측면과 완전 중첩되도록 하기 위하여 상기 게이트 절연막(135)은 상기 소스 전극(108)의 제 1 두께(t1)보다는 얇은 제 2 두께(t2)를 갖도록 형성된 것이다. 상기 소스 전극(108)보다 상기 게이트 절연막(135)의 두께가 더 두껍게 형성될 경우, 상기 기판(101)과 접촉하며 형성되는 상기 게이트 절연막(135)의 표면이 상기 소스 전극(108)의 표면보다 상기 기판(101)면을 기준으로 더 높은 곳에 위치하게 된다. 따라서 이 경우 상기 게이트 절연막(135) 상부에 형성되는 게이트 전극(140)이 상기 소스 전극(108) 상부에 형성되는 상기 반도체층(125)의 일측면 하측 일부에 대해서는 중첩하지 않게 되므로 이러한 현상을 방지하기 위해 상기 게이트 절연막(135)은 상기 소스 전극(108)의 제 1 두께(t1)보다 얇은 제 2 두께(t2)를 갖도록 형성한 것이다.
이때, 상기 소자영역(TrA)에 순차 적층된 상기 소스 전극(108)과 반도체층(125)과 드레인 전극(130)과, 상기 반도체층(125)의 일측면에 형성된 게이트 절연막(135)과, 상기 게이트 절연막(135) 상부에 상기 반도체층(125)의 일측면과 완전히 중첩하며 형성된 상기 게이트 전극(140)은 박막트랜지스터(Tr)를 이룬다.
이러한 구조를 갖는 박막트랜지스터(Tr)는 상기 액티브층(118)의 두께가 실질적으로 채널길이가 되며, 이 경우 상기 액티브층(118)의 두께는 증착에 의해 조절되며, 이는 Å단위로 조절될 수 있다. 따라서 상기 액티브층(118)의 두께를 0.2㎛ 내지 1 ㎛정도 두께를 갖도록 형성함으로써 그 채널길이가 0.2㎛ 내지 1 ㎛ 정 도가 되는 박막트랜지스터(Tr)를 형성하게 된다. 이때, 상기 액티브층(118)의 두께는 0.2㎛미만으로도 형성할 수 있지만, 채널길이가 0.2㎛보다 작게 형성되는 경우 오히려 박막트랜지스터(Tr) 특성이 저하되는 성향이 있기에 0.2㎛보다 작게는 형성하지 않는 것이 바람직하다.
또한, 전술한 구조를 갖는 박막트랜지스터(Tr)는 상기 액티브층(118)에 형성되는 채널이 상기 기판(101) 면에 대해 수직한 방향으로 형성되며, 이때 상기 반도체층(125)은 완전히 상기 드레인 전극(130)에 의해 가려지는 구조가 되는 것이 특징이다.
이러한 구조를 갖는 박막트랜지스터(Tr)는 실질적으로 도 3을 참조하면 가로 방향의 제 1 폭(W3)은 상기 데이터 배선(105)과 중첩하지 않는 부분의 드레인 전극(130)의 길이가 되며, 세로방향의 제 2 폭(W4)은 게이트 전극(140)의 길이와 상기 드레인 전극(130) 폭의 합이 됨을 알 수 있다.
따라서, 이들 제 1 및 제 2 폭(W3, W4) 각각은 패터닝의 한계인 5㎛보다는 크게 형성되며, 그 최대 크기는 온(on) 전류의 크기를 얼마로 하느냐에 따라 달라지지만, 최대로 10㎛ 정도의 크기를 갖도록 형성되면 채널길이 대비 채널폭의 비(이하 채널비라 칭함)가 5 내지 50이 된다.
한편, 도 1을 참조하면 기판(11)면과 나란하게 채널이 형성되는 종래의 박막트랜지스터(Tr)는 통상적으로 채널비(W/L) 비가 3 내지 5 정도의 값이 나오도록 형성되고 있으며, 이 경우 제 1 및 제 2 폭(W1, W2)은 30㎛ 내지 35㎛ 정도가 된다.
따라서 종래와 박막트랜지스터(도 1의 Tr)와 이와 비교하여 본 발명에 따른 박막트랜지스터(도 3의 Tr)는 채널비도 크며 그 차지하는 면적도 작게 되며, 이에 의해 그 특성이 향상되며 동시에 개구율이 증가됨을 알 수 있다.
한편, 도 4를 참조하면, 전술한 바와같이 수직 채널 구조를 갖는 박막트랜지스터(Tr)와 상기 게이트 배선(137)을 덮으며 전면에 보호층(145)이 형성되고 있다. 이때 상기 보호층(145)과 그 하부의 게이트 절연막(135)에는 상기 드레인 전극(130)에 대응하여 이를 노출시키는 콘택홀(148)이 형성되어 있다.
또한, 상기 보호층(145) 위로 상기 콘택홀(148)을 통해 상기 드레인 전극(130)과 접촉하며 각 화소영역(P) 별로 투명전극(152)이 형성되어 있다.
도 5는 본 발명의 실시예 변형예에 따른 어레이 기판의 단면도로서 도 3의 절단선 Ⅳ-Ⅳ이 나타내는 부분을 따라 절단한 부분에 대한 단면도이다. 이때 설명의 편의를 위해 도 4와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
본 발명의 변형예에 따른 어레이 기판(201)의 경우 전술한 실시예의 구성과 거의 유사하며, 다만 차별점이 있는 부분은 반도체층(225)의 일측면이 기판(201)면에 대해 수직하지 않고 비스듬히 형성되고 있으며, 이에 따라 상기 반도체층(225)의 일측면에 대응하여 형성된 게이트 전극(240) 또한 상기 반도체층(240)의 일측면과 나란하게 기판(201)면에 비스듬히 형성되고 있는 것이 특징이다. 그 외의 구성요소는 전술한 실시예와 동일하므로 그 설명은 생략한다.
이후에는 전술한 실시예 및 변형예에 따른 박막트랜지스터(Tr)를 포함하는 어레이기판의 제조 방법에 대해 설명한다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도를 도시한 것으로 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 따른 제조 단계별 공정 단면도이다.
도 6a에 도시한 바와 같이, 절연기판(101) 상에 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr) 및 몰리브덴(Mo) 중 선택되는 하나의 금속물질을 증착하여 제 1 두께(t1)의 제 1 금속층(미도시)을 형성한다. 이후 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단계를 포함하는 마스크 공정을 진행하여 패터닝함으로써 일 방향으로 연장하는 제 1 두께(t1)의 데이터 배선(105)을 형성하고, 동시에 소자영역(TrA)에 상기 데이터 배선(105)에서 분기한 제 1 두께(t1)의 소스 전극(108)을 형성한다. 이때 소스 전극(108)의 길이 및 폭은 5㎛ 내지 10㎛ 정도가 되도록 한다.
다음, 도 6b에 도시한 바와 같이, 상기 데이터 배선(105)과 소스 전극(108)이 형성된 기판(101)에 대해 순차적으로 불순물 비정질 실리콘과 순수 비정질 실리콘과 다시 불순물 비정질 실리콘을 증착함으로써 상기 데이터 배선(105)과 소스 전극(108) 위로 순차적으로 제 1 불순물 비정질 실리콘층(미도시)과, 순수 비정질 실리콘층(미도시) 및 제 2 불순물 비정질 실리콘층(미도시)을 형성한다. 이때, 상기 순수 비정질 실리콘층(미도시)은 그 두께가 0.2㎛ 내지 1㎛ 정도가 되도록 하는 것이 바람직하다. 이는 상기 순수 비정질 실리콘층(미도시)의 두께가 추후 형성될 박 막트랜지스터(미도시)의 채널길이가 되기 때문이다.
이후, 상기 제 2 불순물 비정질 실리콘층(미도시)과 순수 비정질 실리콘층(미도시) 및 제 1 불순물 비정질 실리콘층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 소자영역(TrA)의 상기 소스 전극(108) 위로 아일랜드 형태를 갖는 제 1 오믹콘택층(115)과 액티브층(118) 및 제 2 오믹콘택층(121)을 순차적으로 형성한다. 소스 전극(108) 위로 아일랜드 형태로 순차 적층된 상기 제 1 오믹콘택층(115)과 액티브층(118)과 제 2 오믹콘택층(121)은 반도체층(125)을 이룬다. 이때 상기 반도체층(125)에 있어서 그 일측면은 상기 기판(101)면에 대해 수직하게 형성할 수도 있고, 또는 변형예(도 5 참조)와 같이 상기 기판 면에 대해 비스듬히 형성할 수도 있다. 이는 상기 마스크 공정 중 식각 단계에서 조절이 가능하다. 불순물 및 순수 비정질 실리콘층(미도시)의 식각은 통상적으로 드라이 에칭에 의해 이루어지며, 상기 제 2 불순물 비정질 실리콘층(미도시) 상에 포토레지스트 패턴(미도시)을 형성 후, 이방성 드라이 에칭을 실시할 경우 기판(101)면에 대해 수직한 측면을 가지며, 등방성 드라이 에칭을 실시할 경우 기판(101) 면에 대해 비스듬한 측면을 갖도록 형성할 수 있다.
다음, 도 6c에 도시한 바와 같이, 그 일 측면이 기판(101) 면에 대해 수직하거나 또는 기판(101)면에 비스듬하도록 형성된 반도체층(125) 위로 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr) 및 몰리브덴(Mo) 중에서 선택되는 하나의 물질을 증착하여 제 2 금속층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 제 2 오믹콘택층(121) 상부에 이와 동일한 형태 를 갖는 아일랜드 형상의 드레인 전극(130)을 형성한다. 이 경우 상기 드레인 전극(130)은 상기 반도체층(125)의 측면을 노출시키는 형태로 상기 제 2 오믹콘택층(121)과 완전히 중첩되도록 형성하는 것이 특징이다.
한편, 제조 방법 상의 변형예로써 상기 반도체층(125)과 상기 드레인 전극(130)은 하나의 마스크 공정에 의해 형성할 수도 있다. 즉, 상기 소스 전극(108) 위로 제 1 불순물 비정질 실리콘층(미도시)과 순수 비정질 실리콘층(미도시)과 제 2 불순물 비정질 실리콘층(미도시) 및 상기 제 2 금속층(미도시)을 연속하여 형성한 후, 상기 제 2 금속층(미도시)과 그 하부의 제 2 불순물 비정질 실리콘층(미도시)과 순수 비정질 실리콘층(미도시) 및 제 1 불순물 비정질 실리콘층(미도시)을 연속하여 식각함으로써 전술한 바와 동일한 아일랜드 형태의 드레인 전극(130) 및 반도체층(125)을 형성할 수도 있다.
다음, 도 6d에 도시한 바와 같이, 상기 아일랜드 형태의 드레인 전극(130) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전면에 증착함으로서 상기 제 1 두께(t1)보다 얇은 제 2 두께(t2)를 갖는 게이트 절연막(135)을 형성한다. 이때 상기 게이트 절연막(135)은 상기 반도체층(125)의 일측면에 대해서는 이와 나란한 형태로 형성된다. 즉, 상기 반도체층(125)의 일 측면이 상기 기판(101)면과 수직하게 형성된 경우 상기 반도체층(125)의 일측면에 형성되는 상기 게이트 절연막(135) 또한 상기 기판(101)면에 수직하게 형성되며, 도 5에 도시한 변형예와 같이 상기 반도체층(225)의 일측면이 상기 기판(201)면에 대해 비 스듬히 형성된 경우 상기 반도체층(225)의 일측면에 대응하는 상기 게이트 절연막(235) 또한 상기 기판(201)면에 대해 비스듬한 형태로 형성되게 된다.
다음, 도 6e에 도시한 바와 같이, 상기 게이트 절연막(135) 위로 금속물질 예를들면, 저저항 물질인 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu) 또는 구리합금 중 하나를 증착하여 제 3 금속층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 데이터 배선(105)과 교차하여 화소영역(P)을 정의하는 게이트 배선(137)을 형성하고, 상기 소자영역(TrA)에 있어서는 상기 게이트 배선(137)에서 분기하며 상기 반도체층(125)의 일측면에 대응하여 상기 반도체층(125)의 일측면과 나란하게 이와 완전히 중첩하며, 더욱 연장하여 상기 드레인 전극(130)의 일측면과도 중첩하는 형태의 게이트 전극(140)을 형성한다. 이때 상기 게이트 전극(140)은 상기 드레인 전극의 상부에서 이의 끝단과 일치하거나 또는 더욱 연장되어 상기 드레인 전극(130)의 상면 끝단 일부와 중첩하도록 형성할 수도 있다.
다음, 도 6f에 도시한 바와 같이, 상기 게이트 배선(137)과 게이트 전극(140) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 보호층(145)을 형성하고, 마스크 공정을 진행하여 상기 보호층(145)과 그 하부의 게이트 절연막(135)을 패터닝함으로써 상기 드레인 전극(130) 일부를 노출시키는 콘택홀(148)을 형성한다.
다음, 도 6g에 도시한 바와 같이 상기 콘택홀(148)을 구비한 보호층(145) 위로 투명도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착함으로써 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 실시하여 패터닝함으로써 상기 화소영역(P)별로 분리된 형태의 투명전극(152)을 형성함으로써 본 발명의 실시예 및 변형예에 따른 어레이 기판(101)을 완성한다.
도 1은 전술한 액정표시장치 또는 유기전계 발광소자를 구성하는 어레이 기판에 있어 하나의 화소영역내의 박막트랜지스터가 형성된 부분에 대한 평면도.
도 2는 도 1을 절단선 Ⅱ-Ⅱ를 따라 절단한 부분에 대한 단면도.
도 3은 본 발명의 실시예에 따른 어레이 기판의 하나의 화소영역에 있어 박막트랜지스터가 형성된 부분에 대한 평면도.
도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 5는 본 발명의 실시예 변형예에 따른 어레이 기판의 단면도로서 도 3의 절단선 Ⅳ-Ⅳ이 나타내는 부분을 따라 절단한 부분에 대한 단면도.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도를 도시한 것으로 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 따른 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 105 : 데이터 배선
108 : 소스 전극 115 : 제 1 오믹콘택층
118 : 액티브층 121 : 제 2 오믹콘택층
125 : 반도체층 130 : 드레인 전극
135 : 게이트 절연막 137 : 게이트 배선
140 : 게이트 전극 145 : 보호층
148 : 콘택홀 152 : 투명전극
P : 화소영역 t1 : (소스 전극의) 제 1 두께
t2 : (게이트 절연막의) 제 2 두께 TrA : 소자영역
Claims (10)
- 기판상에 일방향으로 연장하는 데이터 배선과, 상기 데이터 배선과 동일한 층에 동일한 금속물질로 이와 접촉하며 형성된 소스 전극과;상기 소스 전극 상부에 아일랜드 형태로 순차 적층된 제 1 오믹콘택층과, 액티브층과, 제 2 오믹콘택층의 3중층 구조를 가지며 형성된 반도체층과;상기 반도체층 위로 아일랜드 형태로 상기 반도체층 표면을 완전히 덮으며 형성된 드레인 전극과;상기 소스 전극 위로 상기 기판 전면에 형성된 게이트 절연막과;상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 화소영역을 정의하며 형성된 게이트 배선과, 상기 게이트 배선에서 분기하며 상기 반도체층의 일측면에 대응하여 이와 완전 중첩하며 나란하게 형성된 게이트 전극을 포함하는 어레이 기판.
- 제 1 항에 있어서,상기 게이트 절연막은 그 두께가 상기 소스 전극의 두께보다 얇은 두께를 갖는 것이 특징인 어레이 기판.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 화소영역 내의 보호층 위로 상기 콘택홀을 통해 상기 드레인 전극과 접촉하는 투명전극을 포함하는 어레이 기판.
- 제 1 항에 있어서,상기 액티브층의 두께는 0.2㎛ 내지 1㎛인 어레이 기판.
- 제 1 항에 있어서,상기 게이트 전극과 마주하는 상기 반도체층의 일측면은 상기 기판면에 대해 수직하거나 또는 상기 기판면을 기준으로 비스듬하게 형성된 것이 특징인 어레이 기판.
- 제 1 항에 있어서,상기 소스전극, 상기 반도체층 및 드레인 전극은 5㎛ 내지 10㎛의 폭을 갖는 것이 특징인 어레이 기판.
- 기판상에 일 방향으로 연장하는 데이터 배선과, 상기 데이터 배선에서 분기한 소스 전극을 형성하는 단계와;상기 소스 전극 상부에 아일랜드 형태로 순차 적층된 제 1 오믹콘택층과, 액티브층과, 제 2 오믹콘택층의 3중층 구조를 갖는 반도체층을 형성하는 단계와;상기 반도체층 위로 아일랜드 형태로 상기 반도체층 표면을 완전히 덮도록 드레인 전극을 형성하는 단계와;상기 데이터 배선과 상기 소스 전극 위로 전면에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선과, 상기 게이트 배선에서 분기하며 상기 반도체층의 일측면에 대응하여 이와 완전 중첩하며 나란한 게이트 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 게이트 배선과 게이트 전극 위로 전면에 보호층을 형성하는 단계와;상기 보호층과 그 하부의 상기 게이트 절연막을 패터닝하여 상기 드레인 전극을 노출시키는 콘택홀을 형성하는 단계와;상기 보호층 위로 상기 화소영역 내부에 상기 콘택홀을 통해 상기 드레인 전 극과 접촉하는 투명전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 7 항에 있어서,상기 3중층 구조의 반도체층을 형성하는 단계와, 상기 소스 전극을 형성하는 단계는 동일한 마스크 공정에 의해 동시에 진행되는 것이 특징인 어레이 기판의 제조 방법.
- 제 7 항에 있어서,상기 3중층 구조의 반도체층을 형성하는 단계는,순차적으로 제 1 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 2 불순물 비정질 실리콘층을 형성한 후, 이들 3개의 층을 마스크 공정 중 식각의 단계에서 이방성 드라이 에칭을 실시함으로써 그 일측면이 상기 기판면에 대해 수직하도록 형성하거나 또는 등방성 드라이 에칭을 실시함으로써 그 일측면이 상기 기판면에 대해 비스듬하게 형성하는 것이 특징인 어레이 기판의 제조 방법.
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