KR20150066134A - 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 다수의 화소영역이 정의된 기판 상의 각 화소영역에 형성되며 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역을 구비한 폴리실리콘의 반도체층과; 상기 폴리실리콘의 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하며 형성된 게이트 전극과; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막과; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극을 포함하는 어레이 기판 및 이의 제조 방법을 제공한다.
Description
본 발명은 어레이 기판에 관한 것으로, 특히 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 구비하며 상기 박막트랜지스터의 오프 전류(Ioff)를 저감시켜 소자 특성 및 신뢰성을 향상시킬 수 있는 어레이 기판 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자로서의 역할을 하는 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.
한편, 상기 박막트랜지스터는 통상적으로 게이트 전극과 반도체층과 소스 및 드레인 전극을 주요 구성요소하고 있으며, 이때, 상기 반도체층은 주로 비정질 실리콘을 주로 이용하고 있다.
이러한 비정질 실리콘을 이용한 반도체층은 통상 순수 비정질 실리콘의 액티브영역과 상기 액티브영역 상부에서 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층의 이중층 구조를 이루는데, 서로 이격하는 형태의 오믹콘택층 형성 시 채널이 형성되어 박막트랜지스터의 특성을 좌우하는 액티브영역의 중앙부도 함께 식각됨으로서 그 특성이 저하되는 문제가 발생되고 있다.
나아가 소자 특성을 좌우하는 캐리어 이동도 특성이 0.1 내지 1.0㎠/V·s 정도가 되어 스위칭 소자로서 이용하는 데에는 문제되지 않지만, 구동소자로 이용하는 데에는 무리가 있다.
따라서 비정질 실리콘에 비해 캐리어 이동도가 100 내지 200배 정도 더 빠른 폴리실리콘을 이용하여 이를 반도체층으로 구현한 박막트랜지스터 구비함으로서 이를 스위칭 및 구동소자로서 이용하는 어레이 기판이 제안되었다.
하지만, 이러한 폴리실리콘으로 이루어진 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어서, 상기 폴리실리콘으로 이루어진 반도체층을 구비한 박막트랜지스터는 오프 전류 값(박막트랜지스터의 오프(off) 동작 동안 흐르는 드레인 전류)이 증가하는 것이 문제가 되고 있다.
즉, 폴리실리콘의 반도체층을 구비한 박막트랜지스터는 비정질실리콘을 반도체층으로 한 박막트랜지스터에 비해 온(on) 전류와 오프(off) 전류가 모두 큰 값을 갖는데, 그 이유는 캐리어(carrier)의 이동도가 커서 소스-드레인의 도핑영역과 액티브 영역(채널)의 도핑되지 않은 영역의 경계면에서 누설전류가 증가하기 때문이다.
따라서, 어레이 기판 내에서 상기 폴리실리콘의 반도체층을 구비한 박막트랜지스터가 스위칭 박막트랜지스터로서 역할을 하는 경우, 스위칭 소자로서 작동하는 박막트랜지스터에 대해 요구되는 특성으로서 오프 전류값을 충분히 낮추는 것이 중요하다.
이러한 문제 즉 폴리실리콘의 반도체층 내부에서 누설전류가 증가하는 문제를 해결하기 위해 가장 일반적으로 많이 쓰이는 방법은 고농도 도핑된 소스 및 드레인 영역과 게이트 전극 하부에 대응하는 도핑되지 않는 액티브영역 사이에 불순물을 저 농도로 도핑하여 저농도 도핑 영역(lightly doped drain: LDD)을 형성하고 있다.
도 1a 내지 도 1b는 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판에 있어 상기 폴리실리콘의 반도체층에 소스 및 드레인 영역과 LDD 영역을 형성하는 단계를 나타낸 제조 단계별 공정 단면도이다.
도 1a에 도시한 바와같이, 기판(10) 상에 비정질 실리콘 물질층(미도시)을 형성하고, 이에 대해 결정화 공정을 진행함으로서 폴리실리콘층을 이루도록 한다.
이후, 상기 폴리실리콘층(미도시)을 패터닝함으로서 아일랜드 형태로서 폴리실리콘의 반도체층(15)을 형성한다.
다음, 상기 폴리실리콘의 반도체층(15) 위로 게이트 절연막(18)을 형성하고, 나아가 상기 게이트 절연막(18) 위로 상기 폴리실리콘의 반도체층(15)의 중앙부에 대응하여 게이트 전극(20)을 형성한다.
다음, 상기 게이트 전극(20)이 형성된 상태의 기판(10)에 대해 불순물을 제 1 농도(저농도)로 도핑함으로서 상기 게이트 전극(20) 외측으로 노출된 상기 폴리실리콘의 반도체층(15) 부분을 모두 LDD영역(15b, 15c)이 되도록 한다.
다음, 도 1b에 도시한 바와같이, 상기 게이트 전극(20) 위로 상기 게이트 전극(20)의 상면과 양측면을 완전히 덮는 형태로 상기 게이트 전극(20)의 폭보다 더 큰 폭을 갖는 포토레지스트 패턴(92)을 형성한다.
이후, 상기 포토레지스트 패턴(92)이 형성된 상태의 기판(10)에 대해 불순물을 상기 제 1 농도보다 큰 제 2 농도(고농도)로 도핑함으로서 상기 포토레지스트 패턴(92) 외측으로 노출된 부분에 대응되는 LDD영역(도 1a의 15b, 15c)이 소스 및 드레인 영역(15d, 15e)을 이루도록 한다.
이후 상기 게이트 전극(20) 상부에 위치하는 상기 포토레지스트 패턴(92)을 스트립(strip)을 진행하여 제거함으로서 상기 게이트 전극(20)을 노출시킨다.
이러한 공정 진행에 의해 상기 폴리실리콘의 반도체층(15)은 게이트 전극(20)과 대응되는 영역은 순수 폴리실리콘의 액티브영역(15a)을 이루게 되며, 상기 게이트 전극(20) 외측으로 노출된 폴리실리콘의 반도체층(15) 중 제 1 농도의 불순물만이 도핑된 영역 즉, 상기 액티브영역(15a)과 이의 양측으로 인접한 소정폭은 LDD영역(15b, 15c)층을 이루며, 상기 각 LDD영역(15b, 15c) 외측으로 제 1 및 제 2 농도의 불순물이 2회 도핑된 영역은 불순물이 고농도 도핑된 소스 및 드레인 영역(15d, 15e)을 이루게 된다.
전술한 바와같이 게이트 전극(20) 외측으로 노출된 폴리실리콘의 반도체층(15) 중 일부에 대해 상대적으로 저 농도의 불순물 도핑이 이루어져 LDD영역(15b, 15c)을 이룸으로서 이러한 구조를 갖는 폴리실리콘의 반도체층(15)을 구비한 박막트랜지스터(Tr)는 오프 전류 특성을 저감시킬 수 있다.
하지만, 폴리실리콘의 반도체층(15) 내부에 전술한 방식에 의해 저 농도(제 1 농도)의 불순물이 도핑된 LDD 영역(15b, 15c)은 상기 소스 및 드레인 영역(15d, 15e) 대비 고 저항 영역을 이루게 되며, 이로 인해 캐리어의 이동도 특성 또한 저감되는 현상이 발생되고 있다.
본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, 폴리실리콘의 반도체층에 있어 캐리어의 이동도 특성을 저하시키지 않으면서도 오프전류 값을 낮출 수 있는 어레이 기판을 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 어레이 기판은, 다수의 화소영역이 정의된 기판 상의 각 화소영역에 형성되며 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역을 구비한 폴리실리콘의 반도체층과; 상기 폴리실리콘의 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하며 형성된 게이트 전극과; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막과; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극을 포함한다.
이때, 상기 제 1 및 제 2 GOLDD 영역은 각각 그 폭이 0.5 내지 2㎛인 것이 특징이다.
그리고 상기 제 1 GOLDD 영역과 상기 소스 영역 사이에는 상기 제 2 농도보다 작은 제 3 농도의 제 1 LDD 영역이 구비되며, 상기 제 2 GOLDD 영역과 상기 드레인 영역사이에는 상기 제 3 농도의 제 2 LDD 영역이 더 구비될 수 있으며, 이때, 상기 제 1 GOLDD 영역 및 상기 제 1 LDD 영역의 폭과 상기 제 2 GOLDD 영역 및 상기 제 2 LDD 영역의 폭은 각각 0.5 내지 2㎛인 것이 특징이며, 상기 제 1 및 제 2 LDD 영역의 각각의 폭은 상기 제 1 및 제 2 GOLDD 영역의 폭과 같거나 작은 것이 특징이다.
또한, 상기 제 1 및 제 3 농도의 도핑은 각각 불순물이 1*1012 내지 9*1013 의 도즈(dose)량으로 도핑된 것이 특징이며, 상기 제 2 농도의 도핑은 불순물이 1*1017 내지 9*1018의 도즈(dose)량으로 도핑된 것이 특징이다.
또한, 상기 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 LDD 영역은 동일한 불순물로 동일한 농도를 가지며 도핑되거나, 또는 상기 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 LDD 영역은 동일하거나 서로 다른 불순물로 도핑되며, 상기 제 1 농도와 상기 제 2 농도는 서로 다른 것이 특징이다.
한편, 상기 박막트랜지스터 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층과; 상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 더 포함한다.
본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 다수의 화소영역이 정의된 기판 상의 각 화소영역에 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역을 구비한 폴리실리콘의 반도체층과, 상기 폴리실리콘의 반도체층 위로 게이트 절연막과, 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하는 게이트 전극을 형성하는 단계와; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계를 포함한다.
이때, 다수의 화소영역이 정의된 기판 상의 각 화소영역에 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역을 구비한 폴리실리콘의 반도체층과, 상기 폴리실리콘의 반도체층 위로 게이트 절연막과, 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하는 게이트 전극을 형성하는 단계는, 상기 기판 상의 각 화소영역에 아일앤드 형태의 폴리실리콘의 반도체층을 형성하는 단계와; 상기 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 폴리실리콘의 반도체층에 대해 상기 제 1 농도의 불순물을 도핑함으로서 저 도핑영역을 형성하는 동시에 도핑이 이루어지지 않은 액티브영역을 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 게이트 절연막 위로 순차 적층된 형태로 상기 제 1 폭보다 큰 제 2 폭을 갖는 게이트 전극과 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 상기 제 2 포토레지스트 패턴 외측으로 노출된 상기 저 도핑영역에 대해 상기 제 2 농도의 불순물을 도핑함으로서 상기 소스 및 드레인 영역을 형성하는 동시에 상기 게이트 전극과 중첩하는 소정폭에 대해 상기 제 1 농도의 불순물이 도핑된 상기 제 1 및 제 2 GOLDD 영역을 형성하는 단계를 포함한다.
또한, 상기 제 1 GOLDD 영역과 상기 소스 영역 사이에는 상기 제 2 농도보다 작은 제 3 농도의 제 1 LDD 영역이 구비되며, 상기 제 2 GOLDD 영역과 상기 드레인 영역사이에는 상기 제 3 농도의 제 2 LDD 영역이 더 구비되도록 하는 것이 특징이다.
그리고 다수의 화소영역이 정의된 기판 상의 각 화소영역에 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역과 상기 제 1 GOLDD 영역과 상기 소스 영역 사이에 상기 제 2 농도보다 작은 제 3 농도의 제 1 LDD 영역이 구비되며, 상기 제 2 GOLDD 영역과 상기 드레인 영역사이에는 상기 제 3 농도의 제 2 LDD 영역이 더 구비된 폴리실리콘의 반도체층과, 상기 폴리실리콘의 반도체층 위로 게이트 절연막과, 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하는 게이트 전극을 형성하는 단계는, 상기 기판 상의 각 화소영역에 아일앤드 형태의 폴리실리콘의 반도체층을 형성하는 단계와; 상기 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 폴리실리콘의 반도체층에 대해 상기 제 1 농도의 불순물을 도핑함으로서 저 도핑영역을 형성하는 동시에 도핑이 이루어지지 않은 액티브영역을 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 게이트 절연막 위로 순차 적층된 형태로 상기 제 1 폭보다 큰 제 2 폭을 갖는 게이트 전극과 상기 제 2 폭보다 큰 제 3 폭의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 상기 제 2 포토레지스트 패턴 외측으로 노출된 상기 저 도핑영역에 대해 상기 제 2 농도의 불순물을 도핑함으로서 상기 소스 및 드레인 영역을 형성하며, 상기 게이트 전극과 중첩하는 소정폭에 대해 상기 제 1 농도의 불순물이 도핑된 상기 제 1 및 제 2 GOLDD 영역을 형성하고, 동시에 상기 게이트 전극 외측으로 상기 제 2 포토레지스트 패턴과 중첩하는 부분에 대해서는 각각 상기 제 2 농도의 불순물이 도핑된 제 1 및 제 2 LDD 영역을 이루도록 하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다.
이때, 상기 게이트 전극을 도핑 블록킹 마스크로 하여 상기 제 3 농도의 불순물을 상기 게이트 전극 외측으로 노출된 상기 폴리실리콘의 반도체층 부분에 도핑함으로서 상기 제 1 및 제 2 LDD영역이 상기 제 3 농도의 불순물이 도핑된 상태를 이루도록 하는 단계를 포함한다.
또한, 상기 박막트랜지스터 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 따른 어레이 기판은 폴리실리콘의 반도체층이 액티브영역과 이의 양측으로 저농도의 불순물이 도핑되며 게이트 전극과 중첩하는 형태의 제 1, 2 GOLDD 영역과, 상기 제 1, 2 GOLDD 영역 양측으로 고 농도의 불순물이 도핑된 소스 및 드레인 영역으로 이루어짐으로서 상기 게이트 전극과 중첩하는 부분의 제 1, 2 GOLDD영역에는 소정의 채널이 구비되어 캐리어의 이동을 원활하게 한다.
따라서 저 농도의 불순물이 도핑된 제 1, 2 GOLDD 영역이 구비됨으로서 박막트랜지스터 자체의 이동도 특성이 저하되지 않으면서, 동시에 나아가 상기 제 1, 2 GOLDD 영역은 상기 게이트 전극의 영향으로 고 저항 특성이 저감될 수 있으므로 박막트랜지스터의 오프 전류값을 낮추는 효과가 있다.
도 1a 내지 도 1b는 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판에 있어 상기 폴리실리콘의 반도체층에 소스 및 드레인 영역과 LDD 영역을 형성하는 단계를 나타낸 제조 단계별 공정 단면도.
도 2는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 단면도.
도 3은 본 발명의 실시예의 일 변형예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 단면도.
도 4a 내지 도 4m은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
도 5a 내지 도 5c는 본 발명의 실시예의 변형예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
도 2는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 단면도.
도 3은 본 발명의 실시예의 일 변형예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 단면도.
도 4a 내지 도 4m은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
도 5a 내지 도 5c는 본 발명의 실시예의 변형예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
이하, 캐리어 이동도 특성 저하없이 오프 전류값을 낮출 수 있는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 어레이 기판 및 이의 제조 방법에 대해 도면을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 단면도이다.
도시한 바와 같이, 기판(110) 상의 각 화소영역(P)내의 박막트랜지스터가 형성되는 소자영역(TrA)에는 폴리실리콘으로 이루어진 반도체층(115)과, 상기 반도체층(115) 위로 상기 기판(110) 전면에 게이트 절연막(118)이 형성되어 있으며, 상기 게이트 절연막(118) 위로 상가 반도체층(115) 중 중앙부에 대응하여 게이트 전극(120)이 형성되어 있다.
또한, 상기 게이트 전극(120) 위로 상기 기판(110) 전면에 상기 게이트 전극(120) 외부로 노출된 반도체층(115) 중 고농도 도핑 된 소스 및 드레인 영역(115d, 115e)을 각각 노출시키는 반도체층 콘택홀(125)을 구비한 층간절연막(123)이 형성되어 있다.
또한, 상기 층간절연막(123) 위로 상기 반도체층 콘택홀(125)을 통해 상기 소스 영역(115d) 및 드레인 영역(115e)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)이 형성되어 있으며, 상기 소스 및 드레인 전극(133, 136) 위로 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(153)을 갖는 보호층(150)이 형성되어 있으며, 상기 보호층(150) 상부에는 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)이 형성되어 있다.
이러한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(110)에 있어서 가장 특징적인 것은 상기 폴리실리콘으로 이루어진 반도체층(115)(이하 폴리실리콘의 반도체층으로 칭함)의 구조에 있다.
상기 폴리실리콘의 반도체층(115)에 있어서는, 상기 게이트 전극(120)에 대응해서는 도핑되지 않은 순수한 폴리실리콘만으로 이루어진 액티브 영역(115a)이 구비되며, 상기 게이트 전극(120)과 중첩하는 부분 중 상기 액티브 영역(115a)의 양측 각각의 소정폭에 대해서는 저 농도의 불순물이 도핑되어 LDD영역의 역할을 하는 동시에 상기 게이트 전극(120)과 중첩되는 것을 특징으로 한 제 1 및 제 2 GOLDD(gate overlapped lightly dopped drain) 영역(115b, 155c)이 구비되고 있다.
이때, 상기 제 1 및 제 2 GOLDD 영역(115b, 155c) 각각의 폭은 0.5 내지 2㎛가 되는 것이 누설전류 저감과 이동도 특성 저하 방지를 위하 바람직함을 알 수 있었다.
한편, 도 3(본 발명의 실시예의 일 변형예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 단면도)을 참조하면, 상기 폴리실리콘의 반도체층(115)에는 상기 제 1 및 제 2 GOLDD 영역(115b, 155c) 각각의 외측으로 고 농도의 불순물이 도핑된 소스 및 드레인 영역(115d, 115e)이 구비되고 있으며, 상기 소스 영역(115d)과 제 1 GOLDD 영역(115b) 사이에는 제 1 LDD 영역(115f)이, 상기 제 2 GOLDD 영역(115c)과 드레인 영역(115e) 사이에는 제 2 LDD 영역(115g)이 더욱 구비될 수도 있다.
이때, 상기 제 1 및 제 2 LDD 영역(115f, 115g)은 종래의 어레이 기판에 구비되는 LDD 영역 대비 그 폭이 1/2 이하가 되는 것이 특징이다.
서로 인접하는 상기 제 1 LDD 영역(115f)과 제 1 GOLDD 영역(115b)의 토탈 폭(또는(및) 상기 제 2 LDD 영역(115g)과 제 2 GOLDD 영역(115c))은 0.5 내지 2㎛ 정도가 되는 것이 가장 바람직함을 실험적으로 알 수 있었으며, 이때, 상기 제 1 LDD 영역(115f)의 폭은 상기 제 1 GOLDD 영역(115b)의 폭과 같거나 또는 이보다 작은 폭을 갖는 것이 바람직함을 알 수 있었다.
한편, 상기 제 1 및 제 2 LDD 영역(115f, 115g)은 상기 제 1 및 제 2 GOLDD 영역(115b, 155c)과 동일한 불순물이 동일한 농도로 도핑될 수도 있으며, 또는 상기 제 1 및 제 2 GOLDD 영역(115b, 155c)과 동일 또는 다른 불순물로 형성되며, 나아가 그 농도 또한 상기 제 1 및 제 2 GOLDD 영역(115b, 155c)과 달리할 수도 있다.
이는 제조 방법에 기인한 것으로 추후 제조 방법을 통해 상세히 설명한다.
한편, 도 2를 참조하면, 이렇게 상기 폴리실리콘의 반도체층(115)이 종래의 어레이 기판(도 1b의 10)과는 달리 불순물이 상기 소스 및 드레인 영역(115d, 115e) 대비 저농도의 불순물이 도핑되며 상기 게이트 전극(120)과 중첩하도록 형성되도록 하여 GOLDD 영역(115b, 115c)을 이루는 경우, 상기 GOLDD 영역(115b, 115c)은 게이트 전극(120)의 영향으로 그 내부에 채널이 형성됨으로서 캐리어의 이동도 특성이 일반 LDD 영역 대비 크기 증가함으로서 상기 폴리실리콘의 반도체층(115) 내에서의 이동도 특성이 종래의 LDD영역(도 1b의 15b, 15d)이 구비된 폴리실리콘의 반도체층(도 1b의 15) 대비 향상된다.
따라서, 본 발명의 실시예에 따른 어레이 기판(110)에 구비된 폴리실리콘의 반도체층(115)을 구비한 박막트랜지스터(Tr)의 경우, 이동도 특성은, LDD영역이 구비된 반도체층을 포함하는 박막트랜지스터 대비 우수하며, LDD영역이 없이 액티브영역과 불순물이 고 농도 도핑된 소스 및 드레인 영역만으로 이루어진 폴리실리콘의 반도체층을 포함하는 박막트랜지스터와 유사한 수준이 되는 것이 특징이다.
나아가 오프전류(Ioff) 저감 측면에 있어서도 LDD 영역이 없이 폴리실리콘의 반도체층을 포함하는 박막트랜지스터 대비 크게 향상됨을 알 수 있었다.
표 1은 종래의 어레이 기판과 본 발명의 실시예에 따른 어레이 기판에 있어 박막트랜지스터의 이동도 특성과 오프전류 특성을 측정한 결과를 나타낸 표이다.
Ref1은 LDD 영역이 없는 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 나타내며, Ref2는 종래의 어레이 기판의 박막트랜지스터(일반적인 LDD 영역을 구비함)이며, GOLDD는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 나타내며, 각 수치는 다수의 측정된 결과의 평균값을 나타내었다.
이때, Ref2 및 본 발명에 있어서 LDD영역 및 GOLDD 영역에 주입된 불순물은 동일한 종류이며, 동일하게 6.0*1013 도즈량으로 도핑되었으며, 상기 LDD영역과 GOLDD 영역은 동일한 크기의 폭을 갖는 박막트랜지스터를 이용하여 측정하였다.
| 이동도(mobility, 단위 ㎠/V·s) | 오프 전류(Ioff,단위 A) | |
| Ref 1 | 134.4 | 5.47*10-11 |
| Ref 2 | 83.6 | 4.68*10-12 |
| GOLDD | 142.8 | 1.59*10-11 |
상기 표 1을 참조하면, 이동도 특성에 있어서, 본 발명의 일 실시예에 따른 어레이 기판에 구비된 GOLDD 영역이 구비된 반도체층을 포함하는 박막트랜지스터는 142.8㎠/V·s가 됨으로서, 134.4㎠/V·s 의 크기를 갖는 LDD영역이 없는 반도체층을 구비한 박막트랜지스터(Ref 1)와 유사한 수준이 됨을 알 수 있으며, 나아가 83.6㎠/V·s 의 크기를 갖는 종래의 LDD영역이 구비된 반도체층을 포함하는 박막트랜지스터 대비 30%정도 향상되었음을 알 수 있다.
한편, 오프전류(Ioff) 특성을 살펴보면, 본 발명의 실시예에 따른 어레이 기판에 구비된 박막트랜지스터(GOLDD)는 1.59*10-11A가 되어, 비록 LDD 영역을 구비한 반도체층을 포함하는 박막트랜지스터(Ref 2, 4.68*10-12A) 대비 크지만, LDD영역이 없는 반도체층을 구비한 박막트랜지스터(Ref 1, 5.47*10-11A) 대비 작은 값을 가짐을 알 수 있다.
따라서 오프전류 특성에 있어서도 LDD 영역이 구비된 박막트랜지스터(Ref 2) 보다는 저감되지만 LDD영역이 없는 박막트랜지스터(Ref 1) 대비 향상되는 효과를 갖는다.
다음, 전술한 구조를 갖는 본 발명의 실시예 및 이의 변형예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 방법에 대해 설명한다.
도 4a 내지 도 4m은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연기판(110) 예를들면 유리재질 또는 유연한 특성을 갖는 플라스틱 재질의 기판 상의 전면에 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 형성한다.
이후, 상기 비정질 실리콘층(미도시)을 열처리하거나, 또는 레이저 빔을 조사하는 등의 결정화 공정을 진행함으로서 폴리실리콘층(112)을 이루도록 한다.
다음, 도 4b에 도시한 바와같이, 상기 폴리실리콘층(도 4a의 112)에 대해 포토레지스트의 도포를 통한 포토레지스트층(미도시) 형성, 노광 마스크(미도시)를 이용한 노광, 노광된 포토레지스트층(미도시)의 현상을 통한 포토레지스트 패턴(미도시) 형성, 상기 포토레지스트 패턴(미도시)을 이용한 상기 폴리실리콘층(도 4a의 112)의 식각, 및 상기 포토레지스트 패턴(미도시)의 스트립(strip) 등의 다수의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P) 내의 소자영역(TrA)에 아일랜드 형태의 폴리실리콘의 반도체층(115)을 형성한다.
다음, 도 4c에 도시한 바와 같이, 상기 폴리실리콘의 반도체층(115) 위로 상기 기판(110)의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 게이트 절연막(118)을 형성한다.
다음, 도 4d에 도시한 바와같이, 상기 게이트 절연막(118) 위로 포토레지스트를 도포하여 상기 기판(110) 전면에 제 1 포토레지스트층(미도시)을 형성하고, 이에 대해 노광 마스크(미도시)를 이용한 노광 및 현상 공정을 진행함으로서 상기 각 소자영역(TrA)에 있어 상기 각 폴리실리콘의 반도체층(115)의 중앙부에 대응하여 제 1 폭을 갖는 제 1 포토레지스트 패턴(191)을 형성한다.
이후, 상기 제 1 포토레지스트 패턴(191)을 도핑 블록킹 마스크로 하여 불순물의 저 농도 도핑을 실시함으로서 상기 폴리실리콘의 반도체층(115) 중 상기 제 1 포토레지스트 패턴(191) 외측으로 노출된 부분에 대해 저 농도의 불순물이 주입되도록 한다.
이렇게 저농도의 불순물이 주입된 폴리실리콘의 반도체층(115) 부분은 현 상태에서는 저농도 영역(116)을 이루게 되며, 상기 저농도 영역(116) 사이로 상기 제 1 포토레지스트 패턴(191)에 대응된 부분은 불순물의 도핑이 이루어지지 않음으로서 액티브 영역(115a)을 이루게 된다.
이때, 상기 저 농도 도핑은 불순물이 1*1012 내지 9*1013 의 도즈(dose)량으로 도핑되는 것이 바람직하며, 추후 실시되는 고 농도 도핑은 불순물이 1*1017 내지 9*1018의 도즈(dose)량으로 도핑되는 것이 바람직하다.
그리고 상기 불순물은 n타입의 경우 5족 원소인 안티몬(Sb), 비소(As), 인(P) 중 어느 하나가 될 수 있으며, p타입의 경우 3족 원소인 붕소(B), 갈륨(Ga), 인듐(In) 중 어느 하나가 될 수 있다.
다음, 도 4e에 도시한 바와같이, 상기 폴리실리콘의 반도체층(115) 내부에 액티브영역(115a)과 저농도 영역(116)이 형성된 상태에서 상기 게이트 절연막(118) 상의 상기 제 1 포토레지스트 패턴(도 4d의 191)을 스트립(strip)을 진행하여 제거한다.
다음, 도 4f에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(도 4d의 191)이 제거된 상태에서 상기 게이트 절연막(118) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu), 구리합금 중 하나를 증착하거나, 또는 둘 이상을 연속하여 증착함으로서 단일층 또는 다중층 구조의 제 1 금속층(119)을 형성한다.
도면에 있어서는 상기 제 1 금속층(119)이 단일층 구조를 갖도록 형성한 것을 일례로 을 단일층으로 구성한 것을 일례로서 설명한다.
다음, 도 4g에 도시한 바와 같이, 상기 제 1 금속층(도 4f의 119) 위로 포토레지스트를 전면에 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 상기 제 2 포토레지스트층(미도시) 위로 노광 마스크(미도시)를 위치시킨 후, 상기 노광 마스크(미도시)를 통해 상기 제 2 포토레지스트층(미도시)에 대해 노광을 실시하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 게이트 전극(120)이 형성되어야 할 부분 및 게이트 배선(미도시)을 형성해야 할 부분에 대응하여 상기 제 1 금속층(도 4f의 119) 위로 제 2 포토레지스트 패턴(192)을 형성한다.
이후, 상기 제 2 포토레지스트 패턴(192) 외측으로 노출된 상기 제 1 금속층(도 4f의 119)을 식각하여 제거함으로서 상기 게이트 절연막(118) 위로 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 각 소자영역(TrA) 내에 상기 폴리실리콘의 반도체층(115)의 중앙부에 대응하여 상기 제 1 폭보다 큰 제 2 폭을 갖는 게이트 전극(120)을 형성한다.
전술한 바와같이 형성된 상기 게이트 전극(120)은 상기 폴리실리콘의 반도체층(115) 중 액티브영역(115a)과 이의 양측에 위치하는 저 농도영역(116)에 대응하여 이를 완전히 덮는 형태가 되는 것이 특징이다.
다음, 도 4h에 도시한 바와 같이, 상기 게이트 전극(120)과 이의 상부에 위치한 상기 제 2 포토레지스트 패턴(192)을 도핑 블록킹 마스크로 하여 상기 반도체층(115) 외측으로 노출된 저농도 영역(도 4g의 116)에 대해 고 농도의 불순물을 도핑함으로서 고 농도의 불순물이 주입된 소스 영역(115d) 및 드레인 영역(115e)을 이루도록 한다.
따라서 현 단계의 진행에 의해 상기 폴리실리콘의 반도체층(115)은 상기 게이트 전극(120)과 중첩되는 영역은 불순물의 도핑이 전혀 이루어지지 않은 액티브영역(115a)과 이의 양측으로 각각 저 농도의 불순물이 도핑된 제 1 및 제 2 GOLDD 영역(115b, 155c)을 이루게 되며, 상기 게이트 전극(120) 외측으로 위치하는 영역은 고 농도의 불순물이 도핑된 소스 영역(115d) 및 드레인 영역(115e)을 이루게 된다.
이때, 상기 제 1 포토레지스트 패턴(도 4d의 191)의 제 1 폭과 상기 게이트 전극(120)의 제 2 폭을 적절히 조절함으로서 상기 제 1 및 제 2 GOLDD 영역(115b, 115c)이 각각이 0.5 내지 2㎛의 폭을 이루도록 하는 것이 특징이다.
한편, 본 발명의 실시예에 따른 폴리실리콘의 반도체층(115)을 구비한 박막트랜지스터(Tr)를 포함하는 어레이 기판(110)의 제조 방법의 경우, 상기 폴리실리콘의 반도체층(115)이 액티브영역(115a)과 제 1, 2 GOLDD 영역(115b, 155c)과 소스 및 드레인 영역(115d, 115e)으로 이루어지는 것을 형성하는 방법을 제시하고 있지만, 이러한 제 1, 2 GOLDD 영역(115b, 155c)이 구비된 폴리실리콘의 반도체층을 형성하는 방법은 다양하게 변형될 수 있다.
본 발명의 실시예의 변형예에 따른 어레이 기판(도 3의 110)의 경우, 폴리실리콘의 반도체층(115)은 제 1 GOLDD 영역(115b)과 소스 영역(115d) 사이에 제 1 LDD 영역(115f)이 구비되며, 제 2 GOLDD 영역(115c)과 드레인 영역(115e) 사이에 제 2 LDD 영역(115g)이 더욱 구비된 구성을 가지므로 이러한 구성의 폴리실리콘의 반도체층을 구비한 본 발명의 실시예의 변형예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 5a 내지 도 5c는 본 발명의 실시예의 변형예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도이다. 이때, 상기 실시예에 변형예의 어레이 기판 제조 방법에 있어서, 폴리실리콘의 반도체층(115)과 게이트 절연막(118)과 제 1 폭을 갖는 제 1 포토레지스트 패턴(미도시)을 형성하고, 저 농도 도핑을 실시하는 단계까지는 전술한 실시예에 따른 어레이 기판의 제조 방법(도 4a 내지 도 4f 참조)과 동일하게 진행되므로 이에 대해서는 생략한다.
도 5a에 도시한 바와같이, 게이트 절연막(118) 위로 제 1 금속층(미도시)을 형성하고, 상기 제 1 금속층(미도시) 위로 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 포토레지스트 패턴(192)을 형성한다.
이후, 상기 제 2 포토레지스트 패턴(192) 외측으로 노출된 상기 제 1 금속층(미도시)을 식각을 진행하여 제거함으로서 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 각 소자영역(TrA)에는 게이트 전극(120)을 형성한다.
이때, 실시예의 변형예에 따른 제조 방법의 가장 특징적인 것 중 하나로 상기 제 1 금속층(미도시)의 식각 시 과 식각(over etch)을 진행함으로서 상기 제 2 포토레지스트 패턴(192) 하부에 형성되는 상기 게이트 전극(120)은 상기 제 1 포토레지스트 패턴(미도시)의 제 1 폭보다는 크고 상기 제 2 폭보다는 작은 제 3 폭을 갖도록 형성한다.
따라서 상기 게이트 전극(120)은 상기 제 1 금속층(미도시)의 과 식각 진행에 의해 상기 제 2 포토레지스트(192) 하부로 언더컷(under cut) 형태를 이루는 것이 특징이다.
다음, 도 5b에 도시한 바와같이, 상기 제 2 포토레지스트 패턴(192)을 도핑 블록킹 마스크로 하여 상기 제 2 포토레지스트 패턴(192) 외측으로 노출된 저 농도 영역(도 5a의 116)에 대해 불순물의 고 농도 도핑을 실시함으로서 고 농도의 불순물이 주입된 소스 영역(115d) 및 드레인 영역(115e)을 이루도록 한다.
이러한 본 발명의 실시예의 변형예에 따른 어레이 기판의 제조 방법에 의해서 형성되는 폴리실리콘의 반도체층(115)은 상기 게이트 전극(120)과 중첩하는 액티브영역(115a)과 이의 양측으로 제 1 및 제 2 GOLDD 영역(115b, 155c)이 구비되며, 상기 게이트 전극(120)과 중첩되지 않고 이의 외측으로 위치하는 것으로 상기기 제 1 및 제 2 GOLDD 영역(115b, 155c) 각각의 외측으로 저 농도의 불순물이 도핑된 제 1 및 제 2 LDD 영역(115f, 115g)이 구비되며, 상기 제 1 및 2 LDD 영역(115f, 115g) 외측으로 고 농도의 불순물이 도핑된 소스 및 드레인 영역(115d, 115e)이 구비된 구성을 이루게 된다.
이때, 상기 제 1, 2 GOLDD 영역(115b, 155c) 및 제 1, 2 LDD 영역(115f, 115g)은 실질적으로 동일한 불순물로 동일한 도증량이 주입된 상태를 이루는 것이 특징이다.
이러한 본 발명의 실시예의 변형예에 따른 어레이 기판의 제조 방법에 있어서도 상기 제 1 포토레지스트 패턴(미도시)의 제 1 폭과 상기 제 2 포토레지스트 패턴(192)의 제 2 폭 및 상기 게이트 전극(120)의 제 3 폭을 적절히 조절함으로서 상기 제 1 GOLDD 영역(115b)과 제 1 LDD 영역(115f)을 합한 폭과 상기 제 2 GOLDD 영역(115c)과 제 2 LDD 영역(115g)을 합한 폭이 각각 0.5 내지 2㎛ 정도의 크기를 이도록 하는 것이 특징이다.
한편, 이렇게 상기 제 1, 2 LDD 영역(115f, 115g)과 상기 제 1, 2 GOLDD 영역(115b, 155c)에 있어 불순물의 차이 또는(및) 불순물이 주입된 농도에 있어 차이가 있도록 하기 위해서는 선택적으로 도 5c에 도시된 공정을 더욱 진행할 수 있다.
즉, 도 5c에 도시한 바와같이, 상기 제 3 폭을 갖는 상기 게이트 전극(120) 상부에 위치하는 제 2 폭을 갖는 상기 제 2 포토레지스트 패턴(도 5b의 192)을 스트립(strip)을 진행하여 제거함으로서 상기 게이트 전극(120)을 노출시킨다.
이후, 상기 게이트 전극(120)을 도핑 블록킹 마스크로 하여 상기 게이트 전극(120) 외측으로 노출된 상기 제 1, 2 LDD 영역(115f, 115g)과 소스 및 드레인 영역(115d, 115e)에 대해 저 농도의 불순물을 도핑을 실시한다.
이때, 이 단계에서 사용되는 불순물은 앞서 저 농도 영역 형성을 위해 진행한 저 농도의 불순물 도핑 시 이용된 불순물과 동일하거나 또는 서로 다른 타입의 불순물이 될 수 있다.
이렇게 추가적으로 저농도의 불순물 도핑을 1회 더 진행함으로서 상기 게이트 전극(120) 외측으로 노출된 제 1, 2 LDD 영역(115f, 115g)의 불순물 도핑량과 상기 제 1,2 GOLDD 영역(115b, 115c)의 불순물 도핑량을 달리할 수 있으며, 나아가 저농도 도핑된 불순물의 타입까지 달리 할 수 있는 것이다.
이렇게 저 농도의 불순물 도핑이 2회 진행되더라도 이의 도즈량보다 수 만배 이상 더 큰 도즈량으로 고 농도 도핑된 소스 및 드레인 영역(115d, 115e)은 별 영향이 없이 여전히 고 농도의 불순물이 도핑된 소스 및 드레인 영역(115d, 115e)을 이루게 된다.
이렇게 2회의 저농도 도핑을 진행하는 경우, 상기 게이트 전극(120)을 형성하기 위해 형성된 제 2 포토레지스트 패턴(도 5b의 192)을 이용함으로서 추가적인 마스크 공정을 필요로 하지 않는 것이 특징이다.
다음, 도 4i에 도시한 바와같이, 상기 게이트 전극(120) 상부에 남아있는 제 2 포토레지스트 패턴(도 4h의 192)을 스트립(strip)을 통해 제거함으로서 상기 게이트 전극(120)과 게이트 배선(미도시)을 노출시킨다.
다음, 도 4j에 도시한 바와 같이, 상기 게이트 배선(미도시) 및 게이트 전극(120) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 상기 기판 전면에 층간절연막(123)을 형성한다.
이후, 상기 층간절연막(123)을 마스크 공정을 진행하여 패터닝함으로서 상기 폴리실리콘의 반도체층 중 상기 소스 및 드레인 영역(115d, 115e)을 각각 노출시키는 반도체층 콘택홀(125)을 형성한다.
다음, 도 4k에 도시한 바와 같이, 상기 반도체층 콘택홀(125)을 구비한 층간절연막(123) 위로 전면에 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu), 구리합금 중에서 선택되는 하나 또는 둘 이상을 증착하여 단일층 또는 다중층 구조의 제 2 금속층(미도시)을 형성한다.
이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(123) 위로 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 상기 소자영역(TrA)에 있어서는 상기 층간절연막(123) 위로 상기 일 반도체층 콘택홀(125a)을 통해 상기 소스 영역(115d)과 접촉하는 소스 전극(133)과, 상기 소스 전극(133)과 이격하며, 상기 또 다른 일 반도체층 콘택홀(125)을 통해 상기 드레인 영역(115e)과 접촉하는 드레인 전극(136)을 형성한다.
이때, 전술한 부분까지 진행함으로써 본 발명의 실시예에 따른 어레이 기판(110)에 있어 제 1, 2 GOLDD 영역(115b, 115c)을 포함하는 폴리실리콘의 반도체층(115)을 구비한 박막트랜지스터(Tr)를 완성하게 된다.
이러한 박막트랜지스터(Tr)는 상기 기판(110)상의 소자영역(TrA)에 폴리실리콘의 반도체층(115)과, 게이트 절연막과, 게이트 전극(120)과, 반도체층 콘택홀(125)이 구비된 층간절연막(123)과, 상기 반도체층 콘택홀(125)을 통해 각각 소스 및 드레인 영역(115d, 115e)과 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)의 적층 구성을 이루게 된다.
다음, 도 4l에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 포토아크릴(photo acryl)을 도포함으로써 보호층(150)을 형성한다.
이후, 상기 보호층(150)을 패터닝함으로써 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(153)을 형성한다.
다음, 도 4m에 도시한 바와 같이, 상기 드레인 콘택홀(153)을 구비한 보호층(150) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층을 형성하고, 이를 패터닝함으로써 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 각 화소영역(P)별로 형성함으로서 본 발명의 실시예에 따른 어레이 기판(110)을 완성한다.
본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
110 : 어레이 기판
115 : 반도체층
115a : 액티브 영역
115b, 115c : GOLDD 영역
115d, 115e : 소스 및 드레인 영역
118 : 게이트 절연막
120 : 게이트 전극
123 : 층간절연막
125 : 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
150 : 보호층
153 : 드레인 콘택홀
160 : 화소전극
P : 화소영역
Tr : 박막트랜지스터
TrA : 소자영역
115 : 반도체층
115a : 액티브 영역
115b, 115c : GOLDD 영역
115d, 115e : 소스 및 드레인 영역
118 : 게이트 절연막
120 : 게이트 전극
123 : 층간절연막
125 : 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
150 : 보호층
153 : 드레인 콘택홀
160 : 화소전극
P : 화소영역
Tr : 박막트랜지스터
TrA : 소자영역
Claims (15)
- 다수의 화소영역이 정의된 기판 상의 각 화소영역에 형성되며 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역을 구비한 폴리실리콘의 반도체층과;
상기 폴리실리콘의 반도체층 위로 형성된 게이트 절연막과;
상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하며 형성된 게이트 전극과;
상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막과;
상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극
을 포함하는 어레이 기판.
- 제 1 항에 있어서,
상기 제 1 및 제 2 GOLDD 영역은 각각 그 폭이 0.5 내지 2㎛인 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 제 1 GOLDD 영역과 상기 소스 영역 사이에는 상기 제 2 농도보다 작은 제 3 농도의 제 1 LDD 영역이 구비되며, 상기 제 2 GOLDD 영역과 상기 드레인 영역사이에는 상기 제 3 농도의 제 2 LDD 영역이 더 구비된 것이 특징인 어레이 기판.
- 제 3 항에 있어서,
상기 제 1 GOLDD 영역 및 상기 제 1 LDD 영역의 폭과 상기 제 2 GOLDD 영역 및 상기 제 2 LDD 영역의 폭은 각각 0.5 내지 2㎛인 것이 특징인 어레이 기판.
- 제 4 항에 있어서,
상기 제 1 및 제 2 LDD 영역의 각각의 폭은 상기 제 1 및 제 2 GOLDD 영역의 폭과 같거나 작은 것이 특징인 어레이 기판.
- 제 3 항에 있어서,
상기 제 1 및 제 3 농도의 도핑은 각각 불순물이 1*1012 내지 9*1013 의 도즈(dose)량으로 도핑된 것이 특징이며,
상기 제 2 농도의 도핑은 불순물이 1*1017 내지 9*1018의 도즈(dose)량으로 도핑된 것이 특징인 어레이 기판.
- 제 3 항에 있어서,
상기 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 LDD 영역은 동일한 불순물로 동일한 농도를 가지며 도핑된 것이 특징인 어레이 기판.
- 제 3 항에 있어서,
상기 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 LDD 영역은 동일하거나 서로 다른 불순물로 도핑되며, 상기 제 1 농도와 상기 제 2 농도는 서로 다른 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 박막트랜지스터 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층과;
상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극
을 더 포함하는 어레이 기판.
- 다수의 화소영역이 정의된 기판 상의 각 화소영역에 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역을 구비한 폴리실리콘의 반도체층과, 상기 폴리실리콘의 반도체층 위로 게이트 절연막과, 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하는 게이트 전극을 형성하는 단계와;
상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 10 항에 있어서,
다수의 화소영역이 정의된 기판 상의 각 화소영역에 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역을 구비한 폴리실리콘의 반도체층과, 상기 폴리실리콘의 반도체층 위로 게이트 절연막과, 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하는 게이트 전극을 형성하는 단계는,
상기 기판 상의 각 화소영역에 아일앤드 형태의 폴리실리콘의 반도체층을 형성하는 단계와;
상기 반도체층 위로 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 폴리실리콘의 반도체층에 대해 상기 제 1 농도의 불순물을 도핑함으로서 저 도핑영역을 형성하는 동시에 도핑이 이루어지지 않은 액티브영역을 단계와;
상기 제 1 포토레지스트 패턴을 제거하는 단계와;
상기 게이트 절연막 위로 순차 적층된 형태로 상기 제 1 폭보다 큰 제 2 폭을 갖는 게이트 전극과 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 2 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 상기 제 2 포토레지스트 패턴 외측으로 노출된 상기 저 도핑영역에 대해 상기 제 2 농도의 불순물을 도핑함으로서 상기 소스 및 드레인 영역을 형성하는 동시에 상기 게이트 전극과 중첩하는 소정폭에 대해 상기 제 1 농도의 불순물이 도핑된 상기 제 1 및 제 2 GOLDD 영역을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 10 항에 있어서,
상기 제 1 GOLDD 영역과 상기 소스 영역 사이에는 상기 제 2 농도보다 작은 제 3 농도의 제 1 LDD 영역이 구비되며, 상기 제 2 GOLDD 영역과 상기 드레인 영역사이에는 상기 제 3 농도의 제 2 LDD 영역이 더 구비되도록 하는 것이 특징인 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
다수의 화소영역이 정의된 기판 상의 각 화소영역에 액티브영역과 상기 액티브영역 양측으로 제 1 농도로 불순물이 도핑된 제 1 및 제 2 GOLDD 영역과 상기 제 1 및 제 2 GOLDD 영역 외측으로 상기 제 1 농도보다 큰 제 2 농도로 불순물이 도핑된 소스 및 드레인 영역과 상기 제 1 GOLDD 영역과 상기 소스 영역 사이에 상기 제 2 농도보다 작은 제 3 농도의 제 1 LDD 영역이 구비되며, 상기 제 2 GOLDD 영역과 상기 드레인 영역사이에는 상기 제 3 농도의 제 2 LDD 영역이 더 구비된 폴리실리콘의 반도체층과, 상기 폴리실리콘의 반도체층 위로 게이트 절연막과, 상기 게이트 절연막 위로 상기 액티브영역과 상기 제 1 및 제 2 GOLDD 영역과 중첩하는 게이트 전극을 형성하는 단계는,
상기 기판 상의 각 화소영역에 아일앤드 형태의 폴리실리콘의 반도체층을 형성하는 단계와;
상기 반도체층 위로 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 폴리실리콘의 반도체층에 대해 상기 제 1 농도의 불순물을 도핑함으로서 저 도핑영역을 형성하는 동시에 도핑이 이루어지지 않은 액티브영역을 단계와;
상기 제 1 포토레지스트 패턴을 제거하는 단계와;
상기 게이트 절연막 위로 순차 적층된 형태로 상기 제 1 폭보다 큰 제 2 폭을 갖는 게이트 전극과 상기 제 2 폭보다 큰 제 3 폭의 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 2 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 상기 제 2 포토레지스트 패턴 외측으로 노출된 상기 저 도핑영역에 대해 상기 제 2 농도의 불순물을 도핑함으로서 상기 소스 및 드레인 영역을 형성하며, 상기 게이트 전극과 중첩하는 소정폭에 대해 상기 제 1 농도의 불순물이 도핑된 상기 제 1 및 제 2 GOLDD 영역을 형성하고, 동시에 상기 게이트 전극 외측으로 상기 제 2 포토레지스트 패턴과 중첩하는 부분에 대해서는 각각 상기 제 2 농도의 불순물이 도핑된 제 1 및 제 2 LDD 영역을 이루도록 하는 단계와;
상기 제 2 포토레지스트 패턴을 제거하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 13 항에 있어서,
상기 게이트 전극을 도핑 블록킹 마스크로 하여 상기 제 3 농도의 불순물을 상기 게이트 전극 외측으로 노출된 상기 폴리실리콘의 반도체층 부분에 도핑함으로서 상기 제 1 및 제 2 LDD영역이 상기 제 3 농도의 불순물이 도핑된 상태를 이루도록 하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 10 항 또는 제 12 항에 있어서,
상기 박막트랜지스터 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
를 더 포함하는 어레이 기판의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020130151307A KR102235421B1 (ko) | 2013-12-06 | 2013-12-06 | 어레이 기판 및 그 제조방법 |
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| KR (1) | KR102235421B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190053338A (ko) * | 2017-11-10 | 2019-05-20 | 엘지디스플레이 주식회사 | 수소 차단용 도핑부를 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
| KR20190068154A (ko) * | 2017-12-08 | 2019-06-18 | 엘지디스플레이 주식회사 | 도핑된 산화물 반도체층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Citations (3)
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|---|---|---|---|---|
| KR20020043116A (ko) * | 2000-12-01 | 2002-06-08 | 주승기 | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 |
| JP2005346053A (ja) * | 2004-05-31 | 2005-12-15 | Lg Philips Lcd Co Ltd | 駆動回路部一体型の液晶表示装置 |
| KR101131793B1 (ko) * | 2005-05-31 | 2012-03-30 | 삼성전자주식회사 | 폴리 실리콘형 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 및 이의 제조 방법 |
-
2013
- 2013-12-06 KR KR1020130151307A patent/KR102235421B1/ko active IP Right Grant
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