KR20150043073A - 표시 기판 및 표시 기판의 제조 방법 - Google Patents

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Abstract

표시 기판 및 표시 기판의 제조 방법이 개시된다. 상기 표시 기판은 액티브 패턴, 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 상기 액티브 패턴은 베이스 기판 상에 배치된다. 상기 제1 게이트 전극은 상기 액티브 패턴과 중첩되며, 상기 액티브 패턴으로부터 제1 거리만큼 이격되어 배치된다. 상기 제2 게이트 전극은 상기 액티브 패턴과 중첩되며, 상기 액티브 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되어 배치된다.

Description

표시 기판 및 표시 기판의 제조 방법 {DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING A DISPLAY SUBSTRATE}
본 발명은 표시 기판 및 표시 기판의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 유기 발광 표시 장치에 포함되는 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것이다.
유기 발광 표시(organic light emitting display: OLED) 장치는 양극(anode)과 음극(cathode)으로부터 각기 제공되는 정공들과 전자들이 상기 양극과 음극 사이에 위치하는 유기 발광층에서 결합하여 생성되는 광을 이용하여 영상, 문자 등의 정보를 나타낼 수 있는 표시 장치를 말한다. 이러한 유기 발광 표시 장치는 넓은 시야각, 빠른 응답 속도, 얇은 두께, 낮은 소비 전력 등의 여러 가지 장점들을 가지므로 유망한 차세대 디스플레이 장치로 각광받고 있다.
상기 유기 발광 표시 장치의 표시 기판은 각각의 서브 픽셀에 대해서 적어도 2개 이상의 박막 트랜지스터들을 포함한다. 상기 박막 트랜지스터는 게이트 전극에 인가된 전기적 신호에 따라 소스 전극과 드레인 전극 사이에 전류 통과시키거나 차단한다. 다만, 상기 박막 트랜지스터의 상기 소스 전극과 상기 드레인 전극 사이에 전류를 차단하더라도, 일부 누설 전류가 발생할 수 있다. 상기 누설 전류는 상기 유기 발광 표시 장치의 표시 품질을 저하시킬 수 있다.
본 발명의 일 목적은 우수한 누설 전류 차단 특성을 갖는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 우수한 누설 전류 차단 특성을 갖는 표시 기판의 제조 방법을 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 기판은 액티브 패턴, 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 상기 액티브 패턴은 베이스 기판 상에 배치된다. 상기 제1 게이트 전극은 상기 액티브 패턴과 중첩되며, 상기 액티브 패턴으로부터 제1 거리만큼 이격되어 배치된다. 상기 제2 게이트 전극은 상기 액티브 패턴과 중첩되며, 상기 액티브 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되어 배치된다.
예시적인 실시예들에 있어서, 상기 베이스 기판 상에 배치되며, 상기 액티브 패턴을 덮는 제1 게이트 절연막 및 상기 제1 게이트 절연막 상에 배치되며, 상기 제1 게이트 전극을 덮는 제2 게이트 절연막을 더 포함할 수 있다. 상기 제1 게이트 전극은 상기 제1 게이트 절연막 상에 배치되며, 상기 제2 게이트 전극은 상기 제2 게이트 절연막 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 제2 게이트 전극과 중첩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 제1 폭을 가지며, 상기 제2 게이트 전극은 제2 폭을 가지고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 상기 제1 폭 및 상기 제2 폭보다 작은 제3 거리로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴은 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 제1 채널 영역 및 제2 채널 영역을 포함하고, 상기 제1 채널 영역은 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 배치되며, 상기 제2 채널 영역은 상기 제2 불순물 영역과 상기 제3 불순물 영역 사이에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 관통하며, 상기 액티브 패턴의 상기 제1 불순물 영역과 전기적으로 접촉하는 소스 전극 및 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 관통하며, 상기 액티브 패턴의 상기 제3 불순물 영역과 전기적으로 접촉하는 드레인 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극은 상기 제1 게이트 전극에 인접하여 배치되며, 상기 드레인 전극은 상기 제2 게이트 전극에 인접하여 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴은 상기 제2 채널 영역과 상기 제2 불순물 영역 사이에 위치하는 제4 불순물 영역 및 상기 제2 채널 영역과 상기 제3 불순물 영역 사이에 위치하는 제5 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 불순물 영역은 상기 제2 불순물 영역보다 낮은 불순물 농도를 가지며, 상기 제5 불순물 영역은 상기 제3 불순물 영역보다 낮은 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널 영역은 상기 제2 게이트 전극과 중첩되며, 상기 제2 채널 영역은 상기 제2 게이트 전극과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널 영역은 상기 제2 게이트 전극과 중첩되며, 상기 제2 채널 영역은 상기 제2 게이트 전극보다 넓은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극과 전기적으로 연결되는 제1 게이트 라인 및 상기 제2 게이트 전극과 전기적으로 연결되는 제2 게이트 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 라인과 상기 제2 게이트 라인과 중첩되며, 상기 제1 게이트 라인과 상기 제2 게이트 라인은 상기 제1 게이트 절연막에 의해서 전기적으로 절연될 수 있다.
본 발명의 다른 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 기판의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 베이스 기판 상에 액티브 패턴을 형성한다. 상기 베이스 기판 상에 배치되며, 상기 액티브 패턴을 덮는 제1 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 상에 배치되며, 상기 액티브 패턴과 중첩되는 제1 게이트 전극을 형성한다. 상기 제1 게이트 절연막 상에 배치되며, 상기 제1 게이트 전극을 덮는 제2 게이트 절연막을 형성한다. 상기 제2 게이트 절연막 상에 배치되며, 상기 액티브 패턴과 중첩되는 제2 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 이온 주입 마스크로 이용하여, 상기 액티브 패턴에 불순물을 주입하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물을 주입하는 단계는 제1 불순물 영역, 제2 불순물 영역 및 제3 불순물 영역을 형성하는 단계를 포함하고, 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 부분은 제1 채널 영역으로 정의되며, 상기 제2 불순물 영역과 상기 제3 불순물 영역 사이의 부분은 제2 채널 영역으로 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 전극을 형성하는 단계는 상기 제2 게이트 절연막 상에 제2 게이트 전극막을 형성하는 단계, 상기 제2 게이트 전극막 상에 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 게이트 전극막을 부분적으로 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 포토레지스트 패턴 및 상기 제1 게이트 전극을 이온 주입 마스크로 이용하여, 상기 액티브 패턴에 제1 불순물을 주입하는 단계를 더 포함할 수 있다. 상기 포토레지스트 패턴은 상기 제2 게이트 전극보다 큰 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 포토레지스트 패턴을 제거하는 단계 및 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 이온 주입 마스크로 이용하여, 상기 액티브 패턴에 제2 불순물을 주입하는 단계를 더 포함할 수 있다. 상기 제2 불순물의 농도는 상기 제1 불순물의 농도보다 작을 수 있다.
본 발명의 실시예들에 따른 표기 기판의 박막 트랜지스터는 액티브 패턴, 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있다. 상기 제2 게이트 전극과 상기 액티브 패턴 사이의 제2 거리는 상기 제1 게이트 전극과 상기 액티브 패턴 사이의 제1 거리보다 클 수 있다. 이에 따라, 상기 제2 게이트 전극은 상기 박막 트랜지스터의 누설 전류 차단 특성을 향상시킬 수 있다. 또한 상기 제1 게이트 전극과 상기 제2 게이트 전극이 서로 별개의 패터닝 공정으로 형성될 수 있으므로, 이들 사이의 거리를 축소시킬 수 있다.
다만, 본 발명의 효과는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 기판의 픽셀 회로를 나타내는 회로도이다.
도 2은 도 1의 I 영역 또는 II 영역의 게이트 라인 및 박막 트랜지스터를 나타내는 평면도이다.
도 3은 본 발명의 예시적인 실시예들에 따라 도 2의 III-III' 라인을 따라 자른 단면도이다.
도 4는 본 발명의 다른 예시적인 실시예들에 따라 도 2의 III-III' 라인을 따라 자른 단면도이다.
도 5는 본 발명의 또 다른 예시적인 실시예들에 따라 도 2의 III-III' 라인을 따라 자른 단면도이다.
도 6 내지 도 10은 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 14는 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 17은 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 게이트 절연막의 두께에 따른 박막 트랜지스터의 누설 전류 특성을 나타내는 그래프이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 기판의 픽셀 회로를 나타내는 회로도이다.
도 1을 참조하면, 상기 표시 기판은 복수의 신호 라인들(signal line) 및 이들에 의해서 정의되며 행렬(matrix) 형태로 배열된 복수의 서브 화소를 포함한다.
상기 신호 라인들은 복수의 제1 게이트 라인들(scan1[n], scan1[n-1]), 복수의 제2 게이트 라인들(scan2[n], scan2[n-1]), 복수의 데이터 라인들(DATA) 및 구동 전압선(ELVDD)을 포함한다.
한편, 각각의 서브 화소는 적어도 2개 이상의 박막 트랜지스터, 적어도 하나 이상의 커패시터 및 적어도 하나 이상의 유기 발광 다이오드를 포함한다. 예시적인 실시예들에 있어서, 각각의 서브 화소는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제1 커패시터(C1) 및 유기 발광 다이오드(OD1)를 포함한다.
이때, 데이터 라인(DATA)은 제2 트랜지스터(T2)의 소스 단자에 연결되며, 짝수 번째 제1 게이트 라인(scan1[n]) 및 짝수 번째 제2 게이트 라인(scan2[n])은 제3 트랜지스터(T3)의 제1 게이트 단자와 제2 게이트 단자에 각각 연결될 수 있다(영역 I 참조). 또한, 홀수 번째 제1 게이트 라인(scan1[n-1]) 및 홀수 번째 제2 게이트 라인(scan2[n-1])은 제4 트랜지스터(T4)의 제1 게이트 단자와 제2 게이트 단자에 각각 연결될 수 있다(영역 II 참조). 한편, 구동 전압선(ELVDD)과 제4 트랜지스터(T4)의 드레인 단자 사이에 제1 커패시터(C1)가 배치될 수 있으며, 제6 트랜지스터(T6)의 드레인 단자에 유기 발광 다이오드(OD1)가 연결될 수 있다.
즉, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 2개의 게이트 라인들에 각각 연결된 2개의 게이트 단자를 포함하는 듀얼 게이트(dual gate) 구조를 가질 수 있다. 이에 따라, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)의 누설전류 차단 특성이 향상될 수 있다.
도 2은 도 1의 I 영역 또는 II 영역의 게이트 라인들 및 박막 트랜지스터를 나타내는 평면도이고, 도 3은 본 발명의 예시적인 실시예들에 따라 도 2의 III-III' 라인을 따라 자른 단면도이다. 설명의 편의를 위해서 상기 표기 기판의 일부 구성 요소들(예를 들어, 데이터 라인들, 구동 전압선, 커패시터…)은 도 2에서 생략되었다.
도 2 및 도 3을 참조하면, 예시적인 실시예들에 따른 상기 표시 기판은 베이스 기판(100) 상에 배치되는 스캔 회로부(10), 복수의 게이트 라인들(135, 155) 및 게이트 라인들(135, 155)에 전기적으로 연결된 박막 트랜지스터를 포함한다. 또한, 상기 박막 트랜지스터는 액티브 패턴(110), 제1 게이트 절연막(120), 제1 게이트 전극(130), 제2 게이트 절연막(140), 제2 게이트 전극(150), 절연막(160), 소스 전극(170) 및 드레인 전극(180)을 포함한다.
베이스 기판(100)은 투명한 절연 물질을 포함할 수 있다. 예를 들면, 베이스 기판(100)은 유리 기판, 투명 플라스틱 기판, 투명 세라믹 기판 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 베이스 기판(100)은 연성을 갖는 기판(flexible substrate)으로 이루어질 수도 있다.
스캔 회로부(10)는 복수의 게이트 라인들(135, 155)을 통해서 상기 박막 트랜지스터에 게이트 신호를 전달할 수 있다.
액티브 패턴(110)은 베이스 기판(100) 상에 배치된다. 예를 들어, 액티브 패턴(110)은 도 2에서 도시된 바와 같이 제1 방향(D1)을 따라 연장된 형상을 가질 수 있다.
예시적인 일 실시예에 있어서, 액티브 패턴(110)은 아몰퍼스 실리콘, 아폴퍼스 실리콘을 결정화하여 얻어진 폴리실리콘, 부분 결정화 실리콘, 미세 결정들을 포함하는 실리콘 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 액티브 패턴(110)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 액티브 패턴(110)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수도 있다.
예시적인 실시예들에 있어서, 액티브 패턴(110)은 불순물의 농도에 따라 제1 불순물 영역(111), 제2 불순물 영역(113), 제3 불순물 영역(115), 제1 채널 영역(112) 및 제2 채널 영역(114)으로 구분될 수 있다. 이때, 제1 내지 제3 불순물 영역들(111, 113, 115)은 제1 및 제2 채널 영역들(112, 114)보다 높은 불순물 농도를 가질 수 있다. 예를 들어, 액티브 패턴(110)이 아몰퍼스 실리콘 또는 폴리실리콘을 포함하는 경우, 제1 내지 제3 불순물 영역들(111, 113, 115)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 반면에, 액티브 패턴(110)이 금속 산화물 반도체를 포함하는 경우, 제1 내지 제3 불순물 영역들(111, 113, 115)은 수소 또는 플루오르와 같은 불순물을 포함할 수 있다. 이에 따라, 제1 내지 제3 불순물 영역들(111, 113, 115)은 제1 및 제2 채널 영역들(112, 114)보다 높은 도전성을 가질 수 있다.
제1 내지 제3 불순물 영역들(111, 113, 115)은 서로 이격되어 배치되며, 이들 사이에 제1 및 제2 채널 영역들(112, 114)이 배치될 수 있다. 예를 들어, 제1 채널 영역(112)은 제1 불순물 영역(111)과 제2 불순물 영역(113) 사이에 배치될 수 있으며, 제2 채널 영역(114)은 제2 불순물 영역(113)과 제3 불순물 영역(115) 사이에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 채널 영역(112)은 제1 폭(W1)을 가질 수 있으며, 제2 채널 영역(114)은 제2 폭(W2)을 가질 수 있다.
예시적인 실시예에 있어서, 제1 불순물 영역(111)은 상기 박막 트랜지스터의 소스 영역으로 역할을 할 수 있으며, 제3 불순물 영역(115)은 상기 박막 트랜지스터의 드레인 영역으로 역할을 할 수 있다. 또한, 제2 불순물 영역(113)은 제1 채널 영역(112)과 제2 채널 영역(114)을 전기적으로 연결하는 역할을 수행한다.
제1 게이트 절연막(120)은 베이스 기판(100) 상에 배치되며, 액티브 패턴(110)을 덮을 수 있다. 이에 따라, 액티브 패턴(110)은 전기적으로 절연될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연막(120)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 이와 달리, 제1 게이트 절연막(120)은 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물과 같은 높은 유전상수를 갖는 절연 물질을 포함할 수 있다. 제1 게이트 절연막(120)은 약 1000Å 내지 약 2000Å의 두께를 가질 수 있다. 바람직하게, 제1 게이트 절연막(120)은 약 1400Å의 두께를 가질 수 있다.
제1 게이트 전극(130) 및 제1 게이트 라인(135)은 상기 제1 게이트 절연막(120) 상에 배치될 수 있다.
제1 게이트 라인(135)은 도 2에 도시된 바와 같이 제1 방향(D1)으로 연장될 수 있으며, 일 단부가 스캔 회로부(10)에 전기적으로 연결될 수 있다. 한편, 제1 게이트 전극(130)은 제1 게이트 라인(135)에 전기적으로 연결될 수 있다. 예를 들어, 제1 게이트 전극(130)은 제1 게이트 라인(135)으로부터 제2 방향(D2)으로 돌출될 수 있다.
제1 게이트 전극(130)과 제1 게이트 라인(135)은 동일한 물질을 포함하며, 동일한 두께를 가질 수 있다. 예를 들어, 제1 게이트 전극(130) 및 제1 게이트 라인(135)은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 복수의 금속층 및 도전성 산화물층을 포함하는 다층 구조를 가질 수 있다.
한편, 제1 게이트 전극(130)과 제1 게이트 라인(135)은 약 2000Å 내지 약 3000Å 사이의 두께를 가질 수 있다. 바람직하게, 제1 게이트 전극(130)과 제1 게이트 라인(135)은 약 2500Å의 두께를 가질 수 있다.
또한, 제1 게이트 전극(130)은 액티브 패턴(110)과 중첩되도록 배치될 수 있다. 구체적으로, 제1 게이트 전극(130)은 액티브 패턴(110)의 제1 채널 영역(112)과 중첩되도록 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(130)은 제1 방향(D1)으로 제1 폭(W1)을 가지며, 제1 게이트 전극(130)의 제1 폭(W1)은 제1 채널 영역(112)의 폭과 실질적으로 동일할 수 있다. 예를 들어, 제1 폭(W1)은 약 2μm 내지 약 4μm의 길이를 가질 수 있다.
한편, 제1 게이트 전극(130)은 액티브 패턴(110)으로부터 제1 게이트 절연막(120)의 두께인 제1 거리(D1)만큼 이격되어 배치될 수 있다.
제2 게이트 절연막(140)은 제1 게이트 절연막(120) 상에 배치되며, 제1 게이트 전극(130) 및 제1 게이트 라인(135)을 덮을 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 절연막(140)은 제1 게이트 절연막(120)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 제2 게이트 절연막(140)은 약 1000Å 내지 약 2000Å의 두께를 가질 수 있다. 바람직하게, 제2 게이트 절연막(140)은 제1 게이트 절연막(120)보다 작은 약 1200Å의 두께를 가질 수 있다.
제2 게이트 전극(150) 및 제2 게이트 라인(155)은 상기 제2 게이트 절연막(140) 상에 배치될 수 있다.
제2 게이트 라인(155)은 도 2에 도시된 바와 같이 제1 방향(D1)으로 연장될 수 있으며, 일 단부가 스캔 회로부(10)에 전기적으로 연결될 수 있다. 한편, 제2 게이트 전극(150)은 제2 게이트 라인(155)에 전기적으로 연결될 수 있다. 예를 들어, 제2 게이트 전극(150)은 제2 게이트 라인(155)으로부터 제2 방향(D2)으로 돌출될 수 있다.
제2 게이트 전극(150)과 제2 게이트 라인(155)은 동일한 물질을 포함하며, 동일한 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 전극(150)과 제2 게이트 라인(155)은 제1 게이트 전극(130) 및 제1 게이트 라인(135)과 실질적으로 동일한 물질 및 동일한 두께를 가질 수 있다.
또한, 제2 게이트 라인(155)은 제1 게이트 라인(135)과 중첩되도록 배치될 수 있다. 즉, 제2 게이트 라인(155)은 제1 게이트 라인(135)에 전체적으로 또는 부분적으로 중첩될 수 있다. 다만, 제1 게이트 절연막(120)이 제2 게이트 라인(155)과 제1 게이트 라인(135) 사이에 배치되므로, 이들은 전기적으로 절연될 수 있다. 이에 따라, 상기 박막 트랜지스터를 동작하는 과정에서 제1 게이트 라인(135)과 제2 게이트 라인(155)에 서로 다른 전기적 신호가 인가될 수도 있다.
한편, 제2 게이트 전극(150)은 액티브 패턴(110)과 중첩되도록 배치될 수 있다. 구체적으로, 제2 게이트 전극(150)은 액티브 패턴(110)의 제2 채널 영역(114)과 중첩되도록 배치될 수 있으며, 제1 게이트 전극(130)과 중첩되지 않는다. 예시적인 실시예들에 있어서, 제2 게이트 전극(150)은 제1 방향(D1)으로 제2 폭(W2)을 가지며, 제2 게이트 전극(150)의 제2 폭(W2)은 제2 채널 영역(114)의 폭과 실질적으로 동일할 수 있다. 예를 들어, 제2 폭(W2)은 약 2μm 내지 약 4μm의 길이를 가질 수 있다.
제1 게이트 전극(130)과 제2 게이트 전극(150)은 제1 방향(D1)으로 제3 거리(D3)만큼 이격되어 배치될 수 있다. 제3 거리(D3)는 제1 폭(W1) 및 제2 폭(W2)보다 작을 수 있다. 예를 들어, 제3 거리(D3)는 약 0.7μm 내지 약 2μm의 길이를 가질 수 있다. 제1 게이트 전극(130)과 제2 게이트 전극(150)은 서로 다른 층으로 배치되고, 별도의 공정들을 통해서 형성되므로, 이들 사이의 제3 거리(D3)를 제1 폭(W1) 및 제2 폭(W2)보다 작도록 배치할 수 있다. 제3 거리(D3)가 감소함에 따라, 상기 박막 트랜지스터가 차지하는 면적이 감소될 수 있다.
한편, 제2 게이트 전극(150)은 액티브 패턴(110)으로부터 제1 게이트 절연막(120)의 두께와 제2 게이트 절연막(140)의 두께의 합인 제2 거리(D2)만큼 이격되어 있다. 즉, 제2 게이트 전극(150)과 액티브 패턴(110) 사이의 제2 거리(D2)는 제1 게이트 전극(130)과 액티브 패턴(110)과 액티브 패턴(110) 사이의 제1 거리(D1)보다 크다. 액티브 패턴(110)과의 거리가 클수록 전류 차단 특성이 향상된다(도 18 참조). 즉, 제1 게이트 전극(130)에 추가적으로 배치된 제2 게이트 전극(150)은 상기 박막 트랜지스터의 전류 차단 특성을 향상시킬 수 있다.
예시적인 일 실시예에 있어서, 제1 게이트 전극(130)은 이후 설명되는 소스 전극(170)에 인접하여 배치되며, 제2 게이트 전극(150)은 이후 설명되는 드레인 전극(180)에 인접하여 배치될 수 있다. 액티브 패턴(110)과 보다 멀리 떨어진 제2 게이트 전극(150)이 드레인 전극(180)에 인접할수록 상기 박막 트랜지스터의 전류 차단 특성이 보다 향상될 수 있다.
절연막(160)은 제2 게이트 절연막(140) 상에 배치되며, 제2 게이트 전극(150) 및 제2 게이트 라인(155)을 덮을 수 있다. 예시적인 실시예들에 있어서, 절연막(160)은 제2 게이트 절연막(150)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 절연막(160)은 약 1000Å 내지 약 4000Å의 두께를 가질 수 있다.
소스 전극(170)은 절연막(160) 상에 배치될 수 있다. 소스 전극(170)은 제1 게이트 절연막(120), 제2 게이트 절연막(140) 및 절연막(160)을 관통하는 제1 콘택홀(CH1)을 통해서 액티브 패턴(110)의 제1 불순물 영역(111)과 전기적으로 연결될 수 있다. 소스 전극(170)은 금속 또는 투명 도전성 산화물을 포함할 수 있다.
드레인 전극(180)은 절연막(160) 상에 배치될 수 있다. 드레인 전극(180)은 제1 게이트 절연막(120), 제2 게이트 절연막(140) 및 절연막(160)을 관통하는 제2 콘택홀(CH2)을 통해서 액티브 패턴(110)의 제3 불순물 영역(115)과 전기적으로 연결될 수 있다. 드레인 전극(180)은 금속 또는 투명 도전성 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표기 기판의 상기 박막 트랜지스터는 액티브 패턴(110), 제1 게이트 전극(130) 및 제2 게이트 전극(150)을 포함할 수 있다. 제2 게이트 전극(150)과 액티브 패턴(110) 사이의 제2 거리(D2)는 제1 게이트 전극(130)과 액티브 패턴(110) 사이의 제1 거리(D1)보다 클 수 있다. 이에 따라, 제2 게이트 전극(150)은 상기 박막 트랜지스터의 전류 차단 특성을 향상시킬 수 있다. 또한 제1 게이트 전극(130)과 제2 게이트 전극(150)이 서로 별개의 공정으로 형성될 수 있으므로, 이들 사이의 거리를 축소시킬 수 있다.
도 4는 본 발명의 다른 예시적인 실시예들에 따라 도 2의 III-III' 라인을 따라 자른 단면도이다.
도 4를 참조하면, 예시적인 실시예들에 따른 표기 기판은 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 베이스 기판(100) 상에 배치되는 액티브 패턴(110), 제1 게이트 절연막(120), 제1 게이트 전극(130), 제2 게이트 절연막(140), 제2 게이트 전극(150), 절연막(160), 소스 전극(170) 및 드레인 전극(180)을 포함한다.
액티브 패턴(110)은 베이스 기판(100) 상에 배치된다. 예시적인 일 실시예에 있어서, 액티브 패턴(110)은 아몰퍼스 실리콘, 아폴퍼스 실리콘을 결정화하여 얻어진 폴리실리콘, 부분 결정화 실리콘, 미세 결정들을 포함하는 실리콘 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 액티브 패턴(110)은 금속 산화물 반도체를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(110)은 불순물의 농도에 따라 제1 불순물 영역(111), 제2 불순물 영역(113), 제3 불순물 영역(115), 제1 채널 영역(112) 및 제2 채널 영역(116)으로 구분될 수 있다. 이때, 제1 내지 제3 불순물 영역들(111, 113, 115)은 제1 및 제2 채널 영역들(112, 116)보다 높은 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 채널 영역(112)은 제1 방향(D1)으로 제1 폭(W1)을 가지며, 제2 채널 영역(116)은 제1 방향(D1)으로 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제1 폭(W1)보다 실질적으로 클 수 있다.
제1 게이트 절연막(120)은 베이스 기판(100) 상에 배치되어 액티브 패턴(110)을 덮을 수 있고, 제1 게이트 전극(130)은 상기 제1 게이트 절연막(120) 상에 배치될 수 있다. 제1 게이트 전극(130)은 도 2 및 도 3을 참조로 설명한 제1 게이트 전극(130)과 실질적으로 유사할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(130)은 제1 방향(D1)으로 제1 폭(W1)을 가지며, 제1 게이트 전극(130)의 제1 폭(W1)은 제1 채널 영역(112)의 폭과 실질적으로 동일할 수 있다.
제2 게이트 절연막(140)은 제1 게이트 절연막(120) 상에 배치되어 제1 게이트 전극(130)을 덮을 수 있고, 제2 게이트 전극(150)은 상기 제2 게이트 절연막(140) 상에 배치될 수 있다. 제2 게이트 전극(150)은 도 2 및 도 3을 참조로 설명한 제2 게이트 전극(150)과 실질적으로 유사할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 전극(150)은 제1 방향(D1)으로 제2 폭(W2)을 가지며, 제2 게이트 전극(150)의 제2 폭(W2)은 제2 채널 영역(116)의 제3 폭(W3)보다 실질적으로 작을 수 있다. 이에 따라, 제2 채널 영역(116)은 제2 게이트 전극(150)과 중첩되지 않으며, 불순물이 포함되지 않은 부분을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 표기 기판의 상기 박막 트랜지스터는 액티브 패턴(110), 제1 게이트 전극(130) 및 제2 게이트 전극(150)을 포함할 수 있다. 제2 게이트 전극(150)과 액티브 패턴(110) 사이의 제2 거리(D2)는 제1 게이트 전극(130)과 액티브 패턴(110) 사이의 제1 거리(D1)보다 클 수 있다. 이에 따라, 제2 게이트 전극(150)은 상기 박막 트랜지스터의 전류 차단 특성을 향상시킬 수 있다. 또한, 제2 채널 영역(116)의 제3 폭(W3)은 제2 게이트 전극(150)의 제2 폭(W2)보다 크므로, 상기 박막 트랜지스터는 오프셋(offset) 구조를 가질 수 있으며, 누설 전류 차단 특성을 한층 향상시킬 수 있다.
도 5는 본 발명의 또 다른 예시적인 실시예들에 따라 도 2의 III-III' 라인을 따라 자른 단면도이다.
도 5를 참조하면, 예시적인 실시예들에 따른 표기 기판은 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 베이스 기판(100) 상에 배치되는 액티브 패턴(110), 제1 게이트 절연막(120), 제1 게이트 전극(130), 제2 게이트 절연막(140), 제2 게이트 전극(150), 절연막(160), 소스 전극(170) 및 드레인 전극(180)을 포함한다.
액티브 패턴(110)은 베이스 기판(100) 상에 배치된다. 예시적인 실시예들에 있어서, 액티브 패턴(110)은 불순물의 농도에 따라 제1 불순물 영역(111), 제2 불순물 영역(113), 제3 불순물 영역(115), 제4 불순물 영역(117), 제5 불순물 영역(119), 제1 채널 영역(112) 및 제2 채널 영역(118)으로 구분될 수 있다. 이때, 제1 내지 제5 불순물 영역들(111, 113, 115, 117, 119)은 제1 및 제2 채널 영역들(112, 118)보다 높은 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 채널 영역(112)은 제1 불순물 영역(111)과 제2 불순물 영역(113) 사이에 배치될 수 있으며, 제2 채널 영역(118)은 제2 불순물 영역(113)과 제3 불순물 영역(115) 사이에 배치될 수 있다. 또한, 제4 불순물 영역(117)은 제2 불순물 영역(113)과 제2 채널 영역(118) 사이에 배치될 수 있으며, 제5 불순물 영역(119)은 제3 불순물 영역(115)과 제2 채널 영역(118) 사이에 배치될 수 있다.
한편, 제4 불순물 영역(117)은 제2 불순물 영역(113)보다 낮은 불순물 농도를 가질 수 있으며, 제5 불순물 영역(119)은 제3 불순물 영역(115)보다 낮은 불순물 농도를 가질 수 있다. 즉, 제4 불순물 영역(117) 및/또는 제5 불순물 영역(119)은 LDD(lightly doped drain)로 역할을 할 수 있다.
제1 게이트 절연막(120)은 베이스 기판(100) 상에 배치되어 액티브 패턴(110)을 덮을 수 있고, 제1 게이트 전극(130)은 상기 제1 게이트 절연막(120) 상에 배치될 수 있다. 제1 게이트 전극(130)은 도 2 및 도 3을 참조로 설명한 제1 게이트 전극(130)과 실질적으로 유사할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(130)은 제1 채널 영역(112)과 중첩될 수 있다.
제2 게이트 절연막(140)은 제1 게이트 절연막(120) 상에 배치되어 제1 게이트 전극(130)을 덮을 수 있고, 제2 게이트 전극(150)은 상기 제2 게이트 절연막(140) 상에 배치될 수 있다. 제2 게이트 전극(150)은 도 2 및 도 3을 참조로 설명한 제2 게이트 전극(150)과 실질적으로 유사할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 전극(150)은 제2 채널 영역(118)과 중첩될 수 있으며, 제4 불순물 영역(117) 및 제5 불순물 영역(119)과 중첩되지 않을 수 있다.
예시적인 실시예들에 따르면, 상기 표기 기판의 상기 박막 트랜지스터는 액티브 패턴(110), 제1 게이트 전극(130) 및 제2 게이트 전극(150)을 포함할 수 있다. 제2 게이트 전극(150)과 액티브 패턴(110) 사이의 제2 거리(D2)는 제1 게이트 전극(130)과 액티브 패턴(110) 사이의 제1 거리(D1)보다 클 수 있다. 이에 따라, 제2 게이트 전극(150)은 상기 박막 트랜지스터의 전류 차단 특성을 향상시킬 수 있다. 또한, 제2 채널 영역(116)에 인접하여 배치된 제4 및 제5 불순물 영역들(117, 119)은 누설 전류 차단 특성을 한층 향상시킬 수 있다.
도 6 내지 도 10은 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 베이스 기판(100) 상에 액티브 패턴(110) 및 제1 게이트 절연막(120)을 형성할 수 있다.
액티브 패턴(110)은 베이스 기판(100) 상에 반도체층을 형성한 후, 상기 반도체층을 패터닝하여 형성할 수 있다. 예시적인 일 실시예에 있어서, 상기 반도체층은 화학 기상 증착(CVD) 공정, 스퍼터링 공정 등을 통해서 비정질 실리콘을 포함하도록 형성될 수 있다. 이후, 열처리 공정을 통해서, 상기 비정질 실리콘을 결정화할 수도 있다. 다른 예시적인 실시예에 있어서, 상기 반도체층은 스퍼터링 공정 등을 통해서 금속 산화물 반도체를 포함하도록 형성될 수도 있다.
이후, 제1 게이트 절연막(120)은 화학 기상 증착 공정 등을 통해서 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성할 수 있다.
도 7을 참조하면, 제1 게이트 절연막(120) 상에 제1 게이트 전극(130) 및 제2 게이트 절연막(140)을 형성할 수 있다.
제1 게이트 전극(130)은 제1 게이트 절연막(120) 상에 제1 게이트 전극막과 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 이용하는 식각 공정을 통해서 상기 제1 게이트 전극막을 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예에 있어서, 제1 게이트 전극(130)은 제1 방향으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 상기 패터닝 공정에서 허용되는 가장 작은 폭일 수 있다. 예를 들어, 제1 폭(W1)은 2μm 내지 약 4μm의 길이를 가질 수 있다.
한편, 제1 게이트 전극(130)을 형성하는 과정에서, 제1 게이트 전극(130)과 전기적으로 연결되는 제1 게이트 라인이 함께 형성될 수 있다.
이후, 제2 게이트 절연막(140)은 화학 기상 증착 공정 등을 통해서 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성할 수 있다.
도 8을 참조하면, 제2 게이트 절연막(140) 상에 제2 게이트 전극(150)을 형성할 수 있다.
제2 게이트 전극(150)은 제2 게이트 절연막(140) 상에 제2 게이트 전극막과 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이용하는 식각 공정을 통해서 상기 제2 게이트 전극막을 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예에 있어서, 제2 게이트 전극(150)은 제1 방향으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 상기 패터닝 공정에서 허용되는 가장 작은 폭일 수 있다. 예를 들어, 제2 폭(W2)은 2μm 내지 약 4μm의 길이를 가질 수 있다.
한편, 제1 게이트 전극(130)과 제2 게이트 전극(150)은 제1 방향(D1)으로 제3 거리(D3)만큼 이격되어 배치될 수 있다. 제3 거리(D3)는 제1 폭(W1) 및 제2 폭(W2)보다 작을 수 있다. 예를 들어, 제3 거리(D3)는 약 0.7μm 내지 약 2μm의 길이를 가질 수 있다. 제1 게이트 전극(130)과 제2 게이트 전극(150)은 서로 다른 층으로 배치되고, 별도의 패터닝 공정들을 통해서 형성되므로, 상기 패터닝 공정에서 허용되는 가장 작은 폭보다 작은 제3 거리(D3)로 이격되어 배치될 수 있다. 이에 따라, 상기 박막 트랜지스터가 차지하는 면적이 감소될 수 있다.
또한, 제2 게이트 전극(150)은 액티브 패턴(110)으로부터 제1 게이트 절연막(120)의 두께와 제2 게이트 절연막(140)의 두께의 합인 제2 거리(D2)만큼 이격되어 있다. 즉, 제1 게이트 전극(130)에 추가적으로 배치된 제2 게이트 전극(150)은 상기 박막 트랜지스터의 전류 차단 특성을 향상시킬 수 있다.
한편, 제2 게이트 전극(150)이 형성되는 과정에서, 제2 게이트 전극(150)과 전기적으로 연결되는 제2 게이트 라인이 함께 형성될 수 있다.
도 9를 참조하면, 액티브 패턴(110)에 불순물을 주입하여 제1 불순물 영역(111), 제2 불순물 영역(113) 및 제3 불순물 영역(115)을 형성할 수 있다.
상기 불순물 주입 공정은 제1 게이트 전극(130) 및 제2 게이트 전극(150)을 이온 주입 마스크로 이용하여 수행될 수 있다. 이에 따라, 제1 게이트 전극(130) 및 제2 게이트 전극(150)과 중첩되는 액티브 패턴(110)의 부분들에는 불순물이 주입되지 않을 수 있다.
한편, 제1 불순물 영역(111)과 제2 불순물 영역(113) 사이의 부분은 제1 채널 영역(112)으로 정의할 수 있고, 제2 불순물 영역(113)과 제3 불순물 영역(115) 사이의 부분은 제2 채널 영역(114)으로 정의할 수 있다.
도 10을 참조하면, 제2 게이트 전극(150)을 덮는 절연막(160)을 형성한 후, 절연막(160) 상에 소스 전극(170) 및 드레인 전극(180)을 형성할 수 있다.
절연막(160)은 화학 기상 증착 공정 등을 통해서 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성할 수 있다.
또한, 소스 전극(170) 및 드레인 전극(180)은 절연막(160), 제2 게이트 절연막(140) 및 제1 게이트 절연막(120)을 부분적으로 제거하여 제1 불순물 영역(111) 및 제3 불순물 영역(115)을 각기 노출하는 콘택홀들을 형성한 후, 절연막(160) 상에 상기 콘택홀들을 매립하는 전극막을 증착하고, 이를 패터닝하여 형성할 수 있다.
도 11 내지 도 14는 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다. 상기 표시 기판의 제조 방법은 도 6 내지 도 10을 참조하여 설명한 표시 기판의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하여, 이에 대한 자세한 설명은 생략한다.
우선, 도 6 및 도 7을 참조로 설명한 공정들과 유사한 공정을 수행한다. 즉, 베이스 기판(100) 상에 액티브 패턴(110) 및 제1 게이트 절연막(120)을 형성하고, 제1 게이트 절연막(120) 상에 제1 게이트 전극(130) 및 제2 게이트 절연막(140)을 형성할 수 있다.
도 11을 참조하면, 제2 게이트 절연막(140) 상에 제2 게이트 전극막(152) 및 제2 포토레지스트막(154)을 형성할 수 있다.
제2 게이트 전극막(152)은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금과 같은 금속 또는 도전성 산화물을 이용하여 화학 기상 증착 공정 또는 스퍼터링 공정을 통해서 형성할 수 있다.
한편, 제2 포토레지스트막(154)은 스핀 코팅 공정 등을 통해서, 제2 게이트 전극막(152) 상에 형성할 수 있다.
도 12를 참조하면, 제2 포토레지스트막(154)을 부분적으로 제거하여 제2 포토레지스트 패턴(155)을 형성하고, 이를 이용하여 제2 게이트 전극막(152)을 부분적으로 제거하여 제2 게이트 전극(150)을 형성할 수 있다.
노광 마스크를 이용하여 제2 포토레지스트막(154)을 부분적으로 노광하고, 이후 현상 공정을 수행하여 제2 포토레지스트 패턴(155)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(155)은 제1 전극(130)의 제1 폭(W1)보다 큰 제3 폭(W3)을 가질 수 있다.
이후, 제2 포토레지스트 패턴(155)을 식각 마스크로 이용하는 식각 공정을 수행하여 제2 게이트 전극막(152)을 부분적으로 제거할 수 있다. 상기 식각 공정에서 사용되는 식각 용액 또는 식각 가스는 제2 포토레지스트 패턴(155)보다 제2 게이트 전극막(152)에 대해서 보다 높은 식각 속도를 가질 수 있다. 이에 따라, 제2 게이트 전극(150)은 제2 포토레지스트 패턴(155)보다 작은 폭을 가질 수 있다. 예를 들어, 제2 게이트 전극(150)은 제2 폭(W2)을 가질 수 있다.
도 13을 참조하면, 액티브 패턴(110)에 불순물을 주입하여 제1 불순물 영역(111), 제2 불순물 영역(113) 및 제3 불순물 영역(115)을 형성할 수 있다.
상기 불순물 주입 공정은 제1 게이트 전극(130) 및 제2 포토레지스트 패턴(155)을 이온 주입 마스크로 이용하여 수행될 수 있다. 이에 따라, 제1 게이트 전극(130) 및 제2 포토레지스트 패턴(155)과 중첩되는 액티브 패턴(110)의 부분들에는 불순물이 주입되지 않을 수 있다.
한편, 제1 불순물 영역(111)과 제2 불순물 영역(113) 사이의 부분은 제1 채널 영역(112)으로 정의할 수 있고, 제2 불순물 영역(113)과 제3 불순물 영역(115) 사이의 부분은 제2 채널 영역(116)으로 정의할 수 있다. 결과적으로 제2 채널 영역(116)은 제2 포토레지스트 패턴(115)과 실질적으로 동일한 제3 폭(W3)을 가질 수 있다.
이에 따라, 제2 채널 영역(116)은 제2 게이트 전극(150)과 중첩되지 않으며, 불순물이 포함되지 않은 부분을 포함할 수 있다. 즉, 제2 채널 영역(116)의 제3 폭(W3)은 제2 게이트 전극(150)의 제2 폭(W2)보다 크므로, 상기 박막 트랜지스터는 오프셋(offset) 구조를 가질 수 있으며, 누설 전류 차단 특성을 한층 향상시킬 수 있다.
이후, 스트립 공정 또는 애싱(ashing) 공정을 수행하여 제2 포토레지스트 패턴(155)을 제거할 수 있다.
도 14를 참조하면, 제2 게이트 전극(150)을 덮는 절연막(160)을 형성한 후, 절연막(160) 상에 소스 전극(170) 및 드레인 전극(180)을 형성할 수 있다. 상기 공정들은 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 15 내지 도 17은 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다. 상기 표시 기판의 제조 방법은 도 11 내지 도 14를 참조하여 설명한 표시 기판의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하여, 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 도 11 내지 도 13을 참조로 설명한 공정들과 유사한 공정을 수행한다.
즉, 베이스 기판(100) 상에 액티브 패턴(110) 및 제1 게이트 절연막(120)을 형성하고, 제1 게이트 절연막(120) 상에 제1 게이트 전극(130) 및 제2 게이트 절연막(140)을 형성할 수 있다. 이후, 제2 게이트 절연막(140) 상에 제2 게이트 전극(150) 및 포토레지스트 패턴(155)을 형성하고, 액티브 패턴(110)에 제1 불순물을 주입하여 제1 불순물 영역(111), 제2 불순물 영역(113) 및 제3 불순물 영역(115)을 형성할 수 있다.
도 16을 참조하면, 포토레지스트 패턴(155)을 제거하고, 액티브 패턴(110)에 제2 불순물을 주입하여 제4 불순물 영역(117) 및 제5 불순물 영역(119)을 형성할 수 있다.
상기 제2 불순물 주입 공정은 제1 게이트 전극(130) 및 제2 게이트 전극(150)을 이온 주입 마스크로 이용하여 수행될 수 있다. 이에 따라, 제1 게이트 전극(130) 및 제2 게이트 전극(150)과 중첩되는 액티브 패턴(110)의 부분들에는 불순물이 주입되지 않을 수 있다.
상기 제2 불순물의 농도는 상기 제1 불순물의 농도보다 실질적으로 작을 수 있다. 이에 따라, 제2 불순물 주입 공정을 통해서 형성된 제4 불순물 영역(117)은 제2 불순물 영역(113)보다 낮은 불순물 농도를 가질 수 있으며, 제5 불순물 영역(119)은 제3 불순물 영역(115)보다 낮은 불순물 농도를 가질 수 있다. 즉, 제4 불순물 영역(117) 및/또는 제5 불순물 영역(119)은 LDD(lightly doped drain)로 역할을 할 수 있다.
도 17을 참조하면, 제2 게이트 전극(150)을 덮는 절연막(160)을 형성한 후, 절연막(160) 상에 소스 전극(170) 및 드레인 전극(180)을 형성할 수 있다. 상기 공정들은 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 18은 게이트 절연막의 두께에 따른 박막 트랜지스터의 누설 전류 특성을 나타내는 그래프이다.
액티브 패턴이 베이스 기판과 게이트 전극 사이에 위치하는 탑 게이트 구조의 박막 트랜지스터를 형성했다. 상기 액티브 패턴과 상기 게이트 전극 사이에 게이트 절연막이 배치되었으며, 상기 게이트 절연막의 두께를 변경하였다. 즉, 실험예 1(IV)에서는 상기 게이트 절연막의 두께를 1000Å으로 형성하였고, 실험예 2(V)에서는 상기 게이트 절연막의 두께를 2000Å으로 형성했다. 이후, 상기 박막 트랜지스터의 게이트 전압(X축)을 변경하면서 채널 영역의 전류(Y축)를 측정하였다. 실험 결과, 게이트 전압이 0V 이상인 영역에서 상기 게이트 절연막의 두께가 두꺼울수록 전류(즉, 누설 전류)가 작아짐을 확인했다.
이상 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
100: 베이스 기판 110: 액티브 패턴
111: 제1 불순물 영역 112: 제1 채널 영역
113: 제2 불순물 영역 114: 제2 채널 영역
115: 제3 불순물 영역 120: 제1 게이트 절연막
130: 제1 게이트 전극 140: 제2 게이트 절연막
150: 제2 게이트 전극 160: 절연막
170: 소스 전극 180: 드레인 전극

Claims (19)

  1. 베이스 기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴과 중첩되며, 상기 액티브 패턴으로부터 제1 거리만큼 이격되어 배치되는 제1 게이트 전극; 및
    상기 액티브 패턴과 중첩되며, 상기 액티브 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되어 배치되는 제2 게이트 전극을 포함하는 표시 기판.
  2. 제 1항에 있어서,
    상기 베이스 기판 상에 배치되며, 상기 액티브 패턴을 덮는 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 배치되며, 상기 제1 게이트 전극을 덮는 제2 게이트 절연막을 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 게이트 절연막 상에 배치되며, 상기 제2 게이트 전극은 상기 제2 게이트 절연막 상에 배치되는 것을 특징으로 하는 표시 기판.
  3. 제 1항에 있어서, 상기 제1 게이트 전극은 상기 제2 게이트 전극과 중첩되지 않는 것을 특징으로 하는 표시 기판.
  4. 제 1항에 있어서, 상기 제1 게이트 전극은 제1 폭을 가지며, 상기 제2 게이트 전극은 제2 폭을 가지고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 상기 제1 폭 및 상기 제2 폭보다 작은 제3 거리로 이격되는 것을 특징으로 하는 표시 기판.
  5. 제 1항에 있어서, 상기 액티브 패턴은 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 제1 채널 영역 및 제2 채널 영역을 포함하고, 상기 제1 채널 영역은 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 배치되며, 상기 제2 채널 영역은 상기 제2 불순물 영역과 상기 제3 불순물 영역 사이에 배치되는 것을 특징으로 하는 표시 기판.
  6. 제 5항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 관통하며, 상기 액티브 패턴의 상기 제1 불순물 영역과 전기적으로 접촉하는 소스 전극; 및
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 관통하며, 상기 액티브 패턴의 상기 제3 불순물 영역과 전기적으로 접촉하는 드레인 전극을 더 포함하는 표시 기판.
  7. 제 6항에 있어서, 상기 소스 전극은 상기 제1 게이트 전극에 인접하여 배치되며, 상기 드레인 전극은 상기 제2 게이트 전극에 인접하여 배치되는 것을 특징으로 하는 표시 기판.
  8. 제 5항에 있어서, 상기 액티브 패턴은,
    상기 제2 채널 영역과 상기 제2 불순물 영역 사이에 위치하는 제4 불순물 영역; 및
    상기 제2 채널 영역과 상기 제3 불순물 영역 사이에 위치하는 제5 불순물 영역을 더 포함하는 것을 특징으로 하는 표시 기판.
  9. 제 8항에 있어서, 상기 제4 불순물 영역은 상기 제2 불순물 영역보다 낮은 불순물 농도를 가지며, 상기 제5 불순물 영역은 상기 제3 불순물 영역보다 낮은 불순물 농도를 가지는 것을 특징으로 하는 표시 기판.
  10. 제 5항에 있어서, 상기 제2 채널 영역은 상기 제2 게이트 전극과 중첩되며, 상기 제2 채널 영역은 상기 제2 게이트 전극과 동일한 폭을 가지는 것을 특징으로 하는 표시 기판.
  11. 제 5항에 있어서, 상기 제2 채널 영역은 상기 제2 게이트 전극과 중첩되며, 상기 제2 채널 영역은 상기 제2 게이트 전극보다 넓은 폭을 가지는 것을 특징으로 하는 표시 기판.
  12. 제 1항에 있어서,
    상기 제1 게이트 전극과 전기적으로 연결되는 제1 게이트 라인; 및
    상기 제2 게이트 전극과 전기적으로 연결되는 제2 게이트 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
  13. 제 12항에 있어서, 상기 제1 게이트 라인과 상기 제2 게이트 라인은 중첩되며, 상기 제1 게이트 라인과 상기 제2 게이트 라인은 상기 제1 게이트 절연막에 의해서 전기적으로 절연되는 것을 특징으로 하는 표시 기판.
  14. 베이스 기판 상에 액티브 패턴을 형성하는 단계;
    상기 베이스 기판 상에 배치되며, 상기 액티브 패턴을 덮는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 배치되며, 상기 액티브 패턴과 중첩되는 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 절연막 상에 배치되며, 상기 제1 게이트 전극을 덮는 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막 상에 배치되며, 상기 액티브 패턴과 중첩되는 제2 게이트 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  15. 제 14항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 이온 주입 마스크로 이용하여, 상기 액티브 패턴에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제 15항에 있어서, 상기 불순물을 주입하는 단계는 제1 불순물 영역, 제2 불순물 영역 및 제3 불순물 영역을 형성하는 단계를 포함하고, 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 부분은 제1 채널 영역으로 정의되며, 상기 제2 불순물 영역과 상기 제3 불순물 영역 사이의 부분은 제2 채널 영역으로 정의되는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제 14항에 있어서, 상기 제2 게이트 전극을 형성하는 단계는,
    상기 제2 게이트 절연막 상에 제2 게이트 전극막을 형성하는 단계;
    상기 제2 게이트 전극막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 게이트 전극막을 부분적으로 제거하는 단계를 포함하는 표시 기판의 제조 방법.
  18. 제 17항에 있어서, 상기 포토레지스트 패턴 및 상기 제1 게이트 전극을 이온 주입 마스크로 이용하여, 상기 액티브 패턴에 제1 불순물을 주입하는 단계를 더 포함하고,
    상기 포토레지스트 패턴은 상기 제2 게이트 전극보다 큰 폭을 가지는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제 18항에 있어서,
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 이온 주입 마스크로 이용하여, 상기 액티브 패턴에 제2 불순물을 주입하는 단계를 더 포함하고,
    상기 제2 불순물의 농도는 상기 제1 불순물의 농도보다 작은 것을 특징으로 하는 표시 기판의 제조 방법.
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