KR102621678B1 - 표시 장치 및 그의 제조방법 - Google Patents

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Abstract

표시 장치는 베이스 기판의 제1 방향으로 연장되며 스캔 신호를 전달하는 스캔 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 신호를 전달하는 데이터 배선; 상기 제2 방향으로 연장되며 구동 전압을 전달하는 구동 전압 배선; 상기 스캔 배선 및 상기 데이터 배선과 연결된 제2 트랜지스터와, 상기 제2 트랜지스터에 연결되는 제1 트랜지스터를 포함하는 트랜지스터; 상기 트랜지스터에 연결된 발광 소자; 및 상기 베이스 기판과 상기 제1 트랜지스터의 액티브 패턴 사이에서, 상기 베이스 기판 상에 배치된 하부 전극과, 제1 절연층을 사이에 두고 상기 하부 전극과 중첩되는 상부 전극을 포함하는 스토리지 커패시터를 포함할 수 있다.

Description

표시 장치 및 그의 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
특히 근래에 표시 장치는 고해상도 요구가 커짐에 따라 화소의 사이즈는 작아지는 데 반하여 화소에 포함되는 회로의 구조가 점차 복잡해지고 있다.
본 발명의 실시예는 고해상도 구현이 용이한 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 베이스 기판의 제1 방향으로 연장되며 스캔 신호를 전달하는 스캔 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 신호를 전달하는 데이터 배선; 상기 제2 방향으로 연장되며 구동 전압을 전달하는 구동 전압 배선; 상기 스캔 배선 및 상기 데이터 배선과 연결된 제2 트랜지스터와, 상기 제2 트랜지스터에 연결되는 제1 트랜지스터를 포함하는 트랜지스터; 상기 트랜지스터에 연결된 발광 소자; 및 상기 베이스 기판과 상기 제1 트랜지스터의 액티브 패턴 사이에서, 상기 베이스 기판 상에 배치된 하부 전극과, 제1 절연층을 사이에 두고 상기 하부 전극과 중첩되는 상부 전극을 포함하는 스토리지 커패시터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 베이스 기판 상에 배치되어 상기 구동 전압 배선과 전기적으로 연결되는 보조 전원 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층 상에는 층간 절연막이 제공될 수 있다. 여기서, 상기 구동 전압 배선은 상기 제1 절연층 및 상기 층간 절연막 상에 제공되어 상기 제1 절연층 및 상기 층간 절연막을 관통하는 제1 콘택홀을 통해 상기 보조 전원 배선에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 전원 배선은 상기 하부 전극과 동일층에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 전원 배선은, 평면 상에서 볼 때 상기 하부 전극으로부터 돌출되어 상기 제1 방향을 따라 연장된 제1 영역과, 상기 하부 전극으로부터 돌출되어 상기 제2 방향을 따라 연장된 제2 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 전원 배선의 상기 제1 영역과 상기 제2 영역은 상기 베이스 기판 상에서 메쉬(mesh) 형태로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 전극과 상기 상부 전극은 상기 베이스 기판의 일면으로 유입되는 광을 차단할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는 상기 제1 절연층 상에 배치되는 게이트 전극; 상기 층간 절연막을 사이에 두고 상기 게이트 전극 상에 제공되는 상기 액티브 패턴; 및 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 제1 절연층을 사이에 두고 상기 하부 전극과 중첩되는 상기 상부 전극일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 액티브 패턴 상에 제공되어 상기 액티브 패턴의 채널 영역을 제공하기 위한 도핑 방지층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도핑 방지층은 상기 스캔 배선과 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 도핑 방지층은 상기 구동 전압 배선과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 층간 절연막은, 상기 상부 전극 상에 제공된 제2 절연층; 상기 제2 절연층 상에 제공된 제3 절연층; 및 상기 제3 절연층 상에 제공된 제4 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 제2 콘택홀과, 상기 제2 콘택홀에 접속된 연결 배선을 통해 전기적으로 연결될 수 있다. 여기서, 상기 제2 콘택홀의 일측은 상기 제3 절연층과 상기 제4 절연층을 관통하고, 상기 일측과 마주보는 타측은 상기 제2 내지 제4 절연층을 관통할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제2 내지 제4 절연층을 관통하는 제3 콘택홀에 그 일단이 접속되고 상기 제3 절연층과 상기 제4 절연층을 관통하는 제4 콘택홀에 상기 일단과 마주보는 타단이 접속된 연결 배선을 통해 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 콘택홀 내부에 배치되어 상기 제1 콘택홀의 과식각을 방지하는 식각 방지층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각 방지층은 상기 보조 전원 배선과 상기 구동 전압 배선을 전기적으로 연결하는 연결 패턴일 수 있다.
상기한 표시 장치는, 베이스 기판 상에 보조 전원 배선 및 스토리지 커패시터의 하부 전극을 형성하는 단계; 상기 보조 전원 배선 및 상기 하부 전극 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 상기 하부 전극과 중첩되는 상부 전극을 형성하는 단계; 상기 상부 전극 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 액티브 패턴을 형성하는 단계; 상기 액티브 패턴 상에 제3 절연층을 형성하는 단계; 상기 제3 절연층 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 상에 제4 절연층을 형성하는 단계; 상기 제4 절연층 상에 데이터 패턴을 형성하는 단계; 상기 데이터 패턴 상에 보호층을 형성하는 단계; 및 상기 보호층 상에 배치되며 상기 데이터 패턴의 일부와 전기적으로 연결되는 발광 소자를 형성하는 단계를 포함하여 제조 될 수 있다.
본 발명의 실시예에 따르면, 고해상도를 구현하는 표시 장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 상기한 표시 장치를 제조하는 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1에 도시된 화소의 실시예를 나타내는 회로도이다.
도 3은 도 2의 화소를 구현한 평면도로서, 각 트랜지스터의 위치를 도시한 평면도이다.
도 4는 도 3의 화소를 상세하게 표시한 평면도이다.
도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 6a 내지 도 11a는 도 4에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이다.
도 6b 내지 도 11b는 도 5에 도시된 화소의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 12는 도 4에 도시된 화소를 다른 실시예로 구현한 단면도이다.
도 13은 도 2의 화소를 또 다른 실시예로 구현한 평면도이다.
도 14는 도 13의 II ~ II'선에 따른 단면도이다.
도 15는 도 2에 도시된 화소를 또 다른 실시예로 구현한 평면도이다.
도 16은 도 15의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 주사 구동부(110), 데이터 구동부(120), 화소들(PXL)을 포함하는 화소부(130), 및 타이밍 제어부(150)를 포함할 수 있다.
상기 화소부(130)는 스캔 배선들(S1 ~ Sn) 및 데이터 배선들(D1 ~ Dm)에 의해 구획되는 영역에 위치하는 화소들(PXL)을 구비한다. 도 1에 도시된 화소부(130)는 m x n개의 화소들(PXL)을 포함하는 것으로 도시되어 있다. 상기 화소들(PXL)은 외부로부터 제1 전원(ELVDD) 및 제2 전원(ELVSS)을 공급받는다. 본 발명의 일 실시예에서, 상기 제2 전원(ELVSS)은 상기 제1 전원(ELVDD)보다 낮은 전압으로 설정될 수 있다. 이와 같은 화소들(PXL)은 상기 스캔 배선들(S1 ~ Sn)로 공급되는 스캔 신호에 대응하여, 수평라인 단위로 선택되면서 데이터 신호를 공급받는다. 상기 데이터 신호를 공급받은 화소들(PXL)은 상기 데이터 신호에 대응하여 상기 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELSS)으로 흐르는 전류량을 제어하면서 소정 휘도의 빛을 생성한다. 도 1에 도시된 상기 화소부(130) 내 화소들(PXL) 각각은 단위 화소(unit pixel)에 포함되는 서브 화소(subpixel)일 수 있다. 즉, 상기 화소들(PXL) 각각은 적색(Red), 녹색(Green), 및 청색(Blue) 중 어느 하나의 색상을 나타내는 서브 화소일 수 있으나, 이에 한정되는 것은 아니다.
상기 타이밍 제어부(150)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동 제어 신호(DCS) 및 주사 구동 제어 신호(SCS)를 생성한다. 상기 타이밍 제어부(150)에서 생성된 상기 데이터 구동 제어 신호(DCS)는 상기 데이터 구동부(120)로 공급되고, 상기 주사 구동 제어 신호(SCS)는 상기 주사 구동부(110)로 공급된다. 그리고, 상기 타이밍 제어부(150)는 외부로부터 공급되는 데이터를 재정렬하여 상기 데이터 구동부(120)로 재정렬된 데이터(Data)를 공급한다.
상기 주사 구동 제어 신호(SCS)에는 스타트 펄스들 및 클럭신호들이 포함될 수 있다. 상기 스타트 펄스들은 스캔 신호 및 발광 제어 신호의 첫번째 타이밍을 제어한다. 상기 클럭 신호들은 상기 스타트 펄스들을 쉬프트시키기 위하여 사용된다.
상기 데이터 구동 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭신호들이 포함될 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
상기 주사 구동부(110)는 상기 타이밍 제어부(150)로부터 상기 주사 구동 제어 신호(SCS)를 공급받는다. 상기 주사 구동 제어 신호(SCS)를 공급받은 상기 주사 구동부(110)는 상기 스캔 배선들(S1 ~ Sn)로 상기 스캔 신호를 공급한다. 일 예로, 상기 주사 구동부(110)는 상기 스캔 배선들(S1 ~ Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 배선들(S1 ~ Sn)로 상기 스캔 신호가 순차적으로 공급되면, 상기 화소들(PXL)이 수평 라인 단위로 선택된다.
또한, 상기 주사 구동 제어 신호(SCS)를 공급받은 상기 주사 구동부(110)는 발광 제어 배선들(E1 ~ En)로 발광 제어 신호를 공급한다. 일 예로, 상기 주사 구동부(110)는 상기 발광 제어 배선들(E1 ~ En)로 발광 제어 신호를 순차적으로 공급할 수 있다. 이와 같은 상기 발광 제어 신호는 상기 화소들(PXL)의 발광 시간을 제어하기 위하여 사용된다. 이를 위하여, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 예를 들어, 상기 주사 구동부(110)는 제i(i는 자연수) 발광 제어 배선(Ei)으로 공급되는 발광 제어 신호와 중첩되도록 제i-1 스캔 배선(Si-1) 및 제i 스캔 배선(Si)으로 스캔 신호를 공급할 수 있다.
상기 데이터 구동부(120)는 상기 데이터 구동 제어 신호(DCS)에 대응하여 상기 데이터 배선들(D1 ~ Dm)로 상기 데이터 신호를 공급한다. 상기 데이터 배선들(D1 ~ Dm)로 공급되는 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급된다. 이를 위하여, 상기 데이터 구동부(120)는 상기 스캔 신호와 동기되도록 상기 데이터 배선들(D1 ~ Dm)로 상기 데이터 신호를 공급할 수 있다.
도 2는 도 1에 도시된 화소의 실시예를 나타내는 회로도이다. 도 2에는 i번째 행(i는 n보다 작은 자연수), j번째 열(j는 m보다 작은 자연수)에 위치한 화소(PXL)가 도시되어 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 및 스토리지 커패시터(Cst)를 구비할 수 있다.
상기 발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 제2 전원(ELVSS)에 접속된다. 상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다. 이때, 상기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)는 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 발광 소자(OLED)의 애노드 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 제i-1 스캔 배선(Si-1)에 연결된다. 상기 제7 트랜지스터(T7)는 상기 제i-1 스캔 배선(Si-1)으로 제i-1 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자(OLED)의 애노드로 공급한다. 여기서, 상기 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있으나, 이에 한정되는 것은 아니다.
제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 발광 소자(OLED) 사이에 위치하며 상기 제1 트랜지스터(T1)와 상기 발광 소자(OLED)에 각각 연결된다. 상기 제6 트랜지스터(T6)의 게이트 전극은 제i 발광 제어 배선(Ei)에 접속된다. 상기 제6 트랜지스터(T6)는 상기 제i 발광 제어 배선(Ei)으로 제i 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 위치하며 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1)에 각각 연결된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 상기 제i 발광 배선(Ei)에 연결된다. 이와 같은 상기 제5 트랜지스터(T5)는 상기 제i 발광 제어 배선(Ei)으로 상기 제i 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전원(ELVDD)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자(OLED)의 애노드에 연결된다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이와 같은 상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)와 상기 제1 노드(N1) 사이에 배치되어 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 노드(N1) 각각에 연결된다. 이와 같은 상기 제3 트랜지스터(T3)는 제i 스캔 배선(Si)으로 제i 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 노드(N1)를 전기적으로 연결시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 연결될 수 있다.
제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 배치되어 상기 제1 노드(N1)와 상기 초기화 전원(Vint)에 각각 연결된다. 이와 같은 상기 제4 트랜지스터(T4)는 상기 제i-1 스캔 배선(Si-1)으로 상기 제i-1 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 제j 데이터 배선(Dj)과 상기 제1 트랜지스터(T1) 사이에 위치하며 상기 제j 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 상기 제1 전극에 각각 연결된다. 그리고, 상기 제2 트랜지스터(T2)는 상기 제i 스캔 배선(Si)으로 상기 제i 스캔 신호가 공급될 때 턴-온되어 상기 제j 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 상기 제1 전극을 전기적으로 연결시킨다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 제i 스캔 배선(Si)을 통해 제공받은 상기 제i 스캔 신호에 따라 턴-온되어 상기 제j 데이터 배선(Di)로부터 제공받은 데이터 신호를 상기 제1 트랜지스터(T1)의 상기 제1 전극으로 전달하는 스위칭 동작을 수행한다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 배치되어 상기 제1 전원(ELVDD)과 상기 제1 노드(N1)에 각각 연결된다. 이와 같은 상기 스토리지 커패시터(Cst)는 제j 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
도 3은 도 2의 화소를 구현한 평면도로서, 각 트랜지스터의 위치를 도시한 평면도이고, 도 4는 도 3의 화소를 상세하게 표시한 평면도이며 도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다. 도 3 및 도 4에서는 스캔 배선들, 발광 제어 배선, 전원 배선, 및 데이터 배선들을 도시하였다. 도 3 및 도 4에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 배선을 "제1 스캔 배선(S1)"으로, i번째 행의 스캔 배선을 "제2 스캔 배선(S2)"으로, j번째 열의 데이터 배선을 "데이터 배선(D1)"으로, i번째 행의 발광 제어 배선을 "발광 제어 배선(EL)"으로, 그리고 j번째 전원 배선을 "전원 배선(PL)"으로 표시한다.
도 2 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 베이스 기판(BS), 배선부, 및 화소들(PXL)을 포함한다.
상기 베이스 기판(BS)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 베이스 기판(BS)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 베이스 기판(BS)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 베이스 기판(BS)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선들, 데이터 배선(D1), 발광 제어 배선(EL), 전원 배선(PL), 초기화 전원 배선(IPL), 및 보조 전원 배선(APL)을 포함한다.
상기 스캔 배선들은 제1 방향(DR1)으로 연장되며 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 제1 스캔 배선(S1) 및 제2 스캔 배선(S2)을 포함한다. 상기 스캔 배선들에는 스캔 신호가 제공되며, 상기 제1 스캔 배선(S1)에는 i-1번째 스캔 신호가 인가되고, 상기 제2 스캔 배선(S2)에는 i번째 스캔 신호가 인가된다.
상기 발광 제어 배선(EL)은 상기 제1 방향(DR1)으로 연장되며 상기 제2 스캔 배선(S2)의 상측에서 상기 제2 스캔 배선(S2)과 이격되도록 배치될 수 있다. 상기 발광 제어 배선(EL)에는 발광 제어 신호가 인가된다.
상기 전원 배선(PL)은 상기 제2 방향(DR2)을 따라 연장되며 상기 데이터 배선(D1)과 이격되도록 배치될 수 있다. 상기 전원 배선(PL)은 상기 제2 방향(DR2)에 경사진 방향으로 일부 절곡될 수 있으나, 전체적인 연장 방향은 상기 제2 방향(DR2)을 따라 배치될 수 있다. 상기 전원 배선(PL)에는 제1 전원이 인가된다.
상기 초기화 전원 배선(IPL)은 상기 제1 방향(DR1)을 따라 연장되며, 상기 제1 스캔 배선(S1)의 하측에서 상기 제1 스캔 배선(S1)과 이격되도록 배치될 수 있다. 상기 초기화 전원 배선(IPL)에는 초기화 전원이 인가된다.
상기 보조 전원 배선(APL)은 제1 콘택 홀(CH1)을 통해 상기 전원 배선(PL)과 전기적으로 연결된다. 이로 인해, 상기 보조 전원 배선(APL)에는 상기 제1 전원이 인가된다.
또한, 평면 상에서 볼 때, 상기 보조 전원 배선(APL)은 후술할 스토리지 커패시터(Cst)의 하부 전극(LE)으로부터 돌출된 제1 영역(APLa)과 제2 영역(APLb)을 포함할 수 있다. 상기 제1 영역(APLa)은 상기 제1 및 제2 스캔 배선(S1, S2)과 실질적으로 동일한 방향, 즉, 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 제2 영역(APLb)은 상기 데이터 배선(D1)과 실질적으로 동일한 방향, 즉, 상기 제2 방향(DR2)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 보조 전원 배선(APL)의 상기 제1 영역(APLa)과 상기 제2 영역(APLb)은 상기 베이스 기판(BS) 상에서 메쉬(mesh) 형태로 배치될 수 있다. 상기 메쉬(mesh) 형태로 배치된 상기 보조 전원 배선(APL)으로 제1 전원이 제공되면, 상기 표시 장치의 화소부(도 1의 130 참조)에 상기 제1 전원이 균일하게 제공될 수 있다. 이로 인해, 상기 표시 장치는 전영역에 걸쳐 균일한 휘도를 구현할 수 있다.
각 화소(PXL)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 발광 소자(OLED), 및 브릿지 패턴들을 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 연결 배선(CNL)을 포함한다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결된다. 상기 연결 배선(CNL)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3), 및 상기 제4 드레인 전극(D4) 사이를 연결한다. 상기 연결 배선(CNL)은 제2 콘택 홀(CH2)을 통해 상기 제1 게이트 전극(GE1)을 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4) 각각에 연결한다.
또한, 상기 제1 게이트 전극(GE1)은 평면 상에서 볼 때 상기 제2 방향(DR2)을 따라 연장되며 후술할 스토리지 커패시터(Cst)의 상부 전극(UE)과 일체로 형성될 수 있다. 즉, 상기 제1 게이트 전극(GE1)은 상기 상부 전극(UE)과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과, 상기 제1 소스 전극(SE1), 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 막대 형상을 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 제1 액티브 패턴(ACT1)은 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 일부 중첩될 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결되며 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 각각 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타단에 연결되며 제3 트랜지스터(T3)의 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 제2 스캔 배선(S2)에 연결된다. 상기 제2 게이트 전극(GE2)은 상기 제2 스캔 배선(S2)의 일부로 제공될 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 전극(GE2)은 상기 제2 스캔 배선(S2)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고, 그 타단이 제6 콘택 홀(CH6)을 통해 상기 데이터 배선(D1)에 연결된다. 상기 제2 드레인 전극(DE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고, 그 타단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)과 연결된다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 설명의 편의를 위해, 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3)으로, 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3)으로, 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 상기 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 제2 스캔 배선(S2)에 연결된다. 상기 제3 게이트 전극(GE3)은 상기 제2 스캔 배선(S2)의 일부로 제공되거나 상기 제2 스캔 배선(S2)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3), 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 그 타단이 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 상기 제6 소스 전극(SE6)에 연결된다. 상기 제3 드레인 전극(DE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 그 타단이 상기 제4 트랜지스터(T4)의 상기 제4 드레인 전극(DE4)에 연결된다. 또한, 상기 제3 드레인 전극(DE3)은 상기 연결 배선(CNL) 및 상기 제2 콘택 홀(CH2)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 설명의 편의를 위해, 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 제1 스캔 배선(S1)에 연결된다. 상기 제4 게이트 전극(GE4)은 상기 제1 스캔 배선(S1)의 일부로 제공되거나 상기 제1 스캔 배선(S1)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4), 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)는 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT40은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 제4 소스 전극(SE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고, 그 타 단이 상기 초기화 전원 배선(IPL) 및 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결된다. 상기 제4 소스 전극(SE4)과 상기 초기화 전원 배선(IPL) 사이 제2 브릿지 패턴(BRP2)이 제공되는 바, 상기 제2 브릿지 패턴(BRP2)의 일단은 제8 콘택 홀(CH8)을 통해 상기 제4 소스 전극(SE4)과 연결되고, 그 타단은 제7 콘택 홀(CH7)을 통해 상기 초기화 전원 배선(IPL)에 연결된다. 상기 제4 드레인 전극(DE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고, 그 타단이 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결된다. 또한, 상기 제4 드레인 전극(DE4)은 상기 연결 배선(CNL) 및 상기 제2 콘택 홀(CH2)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)를 포함한다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 배선(EL)에 연결된다. 상기 제5 게이트 전극(GE5)는 상기 발광 제어 배선(EL) 일부로 제공되거나 상기 발광 제어 배선(EL)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)은 일 단이 상기 제5 액티브 패턴(ACT5)에 연결되고, 그 타단이 제5 콘택 홀(CH5)을 통해 상기 전원 배선(PL)에 연결된다. 상기 제5 드레인 전극(DE5)은 일 단이 상기 제5 액티브 패턴(ACT5)에 연결되고, 그 타단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결된다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(EL)에 연결된다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(EL) 일부로 제공되거나 상기 발광 제어 배선(EL)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)은 일 단이 상기 제6 액티브 패턴(ACT6)에 연결되고, 그 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)에 연결된다. 상기 제6 드레인 전극(DE6)은 일 단이 상기 제6 액티브 패턴(ACT6)에 연결되고, 그 타 단이 이전 행의 화소의 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결된다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)을 포함한다.
상기 제7 게이트 전극(GE7)은 상기 제1 스캔 배선(S1)에 연결된다. 상기 제7 게이트 전극(GE7)은 상기 제1 스캔 배선(S1)의 일부로 제공되거나 상기 제1 스캔 배선(S1)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제7 액티브 패턴(ACT), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제7 액티브 패턴(ACT7)은 일 단이 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 상기 제7 소스 전극(SE7)은 일 단이 상기 제7 액티브 패턴(ACT7)에 연결되고, 그 타 단이 다음 행의 화소의 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결된다. 상기 제7 드레인 전극(DE7)은 일 단이 상기 제7 액티브 패턴(ACT7)에 연결되고, 그 타 단이 상기 초기화 전원 배선(IPL)에 연결된다. 또한, 상기 제7 드레인 전극(DE7)은 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(DE4)에 연결된다. 상기 제7 드레인 전극(DE7)과 상기 초기화 전원 배선(IPL)은 상기 제2 브릿지 패턴(BRP2), 상기 제7 콘택 홀(CH7) 및 상기 제8 콘택 홀(CH8)을 통해 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다.
상기 하부 전극(LE)은 상기 보조 전원 배선(APL)과 동일한 층에 배치되며 상기 보조 전원 배선(APL)과 일체로 형성된다. 이로 인해, 상기 하부 전극(LE)은 상기 보조 전원 배선(APL), 상기 제1 콘택 홀(CH1)을 통해 상기 전원 배선(PL)에 전기적으로 연결된다. 따라서, 상기 하부 전극(LE)에는 상기 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 상기 하부 전극(LE)은 상기 베이스 기판(BS) 상에서 최우선으로 배치되는 레이어일 수 있다.
상기 상부 전극(UE)은 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)으로 이루어질 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 일체로 형성되며, 평면 상에서 볼 때 상기 하부 전극(LE)과 일부 중첩된다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 축전 용량이 증가할 수 있다.
한편, 상기 상부 전극(UE)의 일부는 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 제2 방향(DR2)을 따라 연장된 상기 상부 전극(UE)의 일부는 상기 제1 게이트 전극(GE1)일 수 있다. 또한, 상기 제1 게이트 전극(GE1)의 일부는 평면 상에서 볼 때 상기 하부 전극(LE)과 중첩되지 않을 수 있다. 상기 하부 전극(LE)과 상기 제1 게이트 전극(GE1)의 일부가 중첩되지 않는 영역에 상기 제2 콘택 홀(CH2)이 제공될 수 있다. 즉, 상기 제2 콘택 홀(CH2)은 상기 하부 전극(LE)과 상기 제1 게이트 전극(GE1)의 일부가 중첩되지 않는 영역에 제공될 수 있다. 다시 말해, 상기 제2 콘택 홀(CH2)은 상기 하부 전극(LE)과 상기 상부 전극(UE)이 중첩되어 구성되는 상기 스토리지 커패시터(Cst) 영역 내에 배치되지 않을 수 있다.
스토리지 커패시터(Cst)의 영역 내에 콘택 홀이 제공되어 구동 트랜지스터와 연결 배선을 연결하는 기존의 표시 장치에 비해, 본 발명의 일 실시예에 따른 표시 장치는 상기 상부 전극(UE)과 상기 하부 전극(LE)이 중첩되지 않은 영역 내에 상기 제2 콘택 홀(CH2)을 배치하여 상기 스토리지 커패시터(Cst) 영역의 구조적 및/또는 공간적 제약을 최소화할 수 있다. 상기 스토리지 커패시터(Cst) 영역의 구조적 및/또는 공간적 제약이 최소화됨에 따라, 고해상도의 표시 장치가 용이하게 구현될 수 있다.
상기 발광 소자(OLED)는 애노드 전극(AD), 캐소드 전극(CD), 및 상기 애노드 전극(AD)과 상기 캐소드 전극(CD) 사이에 제공된 발광층(EML)을 포함한다.
상기 애노드 전극(AD)은 각 화소(PXL)에 대응하는 화소 영역 내에 제공된다. 상기 애노드 전극(AD)은 제3 콘택 홀(CH3) 및 제4 콘택 홀(CH4)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 드레인 전극(DE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결된다. 상기 제3 콘택 홀(CH3)과 상기 제4 콘택 홀(CH4) 사이에는 제1 브릿지 패턴(BRP1)이 제공되어 상기 제6 드레인 전극(DE6) 및 상기 제7 드레인 전극(DE7)과 상기 애노드 전극(AD)을 연결한다.
다시, 도 2 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저 상기 베이스 기판(BS) 상에 버퍼층(BFL)이 제공될 수 있다.
상기 버퍼층(BFL) 상에 상기 보조 전원 배선(APL), 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE), 및 상기 초기화 전원 배선(IPL)이 제공될 수 있다. 상기 보조 전원 배선(APL), 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE), 및 상기 초기화 전원 배선(IPL)은 금속 물질을 포함할 수 있다. 상기 보조 전원 배선(APL)은 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)과 일체로 형성될 수 있다.
상기 보조 전원 배선(APL), 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE), 및 상기 초기화 전원 배선(IPL) 상에 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE) 및 상기 제1 게이트 전극(GE1)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 상부 전극(UE)과 일체로 형성될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)과 중첩되며 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE) 및 상기 제1 게이트 전극(GE1) 상에 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)이 제공될 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 소재로 형성될 수 있다.
상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7) 상에 제3 절연층(IL3)이 제공될 수 있다.
상기 제3 절연층(IL3) 상에는 상기 제1 스캔 배선(S1), 상기 제2 스캔 배선(S2), 상기 발광 제어 배선(EL), 상기 제2 게이트 전극(GE2) 내지 상기 제7 게이트 전극(GE7)이 제공될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 상기 제2 스캔 배선(S2)과 일체로 형성될 수 있으며, 상기 제4 게이트 전극(GE4)과 상기 제7 게이트 전극(GE3)은 상기 제1 스캔 배선(S1)과 일체로 형성될 수 있으며, 상기 제5 게이트 전극(GE5)과 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(EL)과 일체로 형성될 수 있다.
또한, 상기 제3 절연층(IL3) 상에는 도핑 방지층(ADL)이 제공될 수 있다. 여기서, 상기 도핑 방지층(ADL)은 상기 제1 트랜지스터(T1)의 상기 제1 액티브 패턴(ACT1)이 불순물에 의해 도핑되지 않도록 하는 차단층의 역할을 할 수 있다. 이에, 상기 도핑 방지층(ADL)은 상기 제1 액티브 패턴(ACT1)의 채널 영역을 정의할 수 있다.
상기 도핑 방지층(ADL)은 상기 제1 스캔 배선(S1) 등과 동일한 층에 제공될 수 있다. 상기 도핑 방지층(ADL)은 금속 물질 또는 감광성 물질 중 선택된 어느 하나의 물질을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 도핑 방지층(ADL)은 상기 제1 및 제2 스캔 배선(S1, S2), 상기 발광 제어 배선(EL), 상기 제2 내지 제7 게이트 전극(GE2 ~ GE7)과 동일한 층에 제공되므로 금속 물질을 포함할 수 있다.
상기 제1 및 제2 스캔 배선(S1, S2), 상기 발광 제어 배선(EL), 상기 제2 내지 제7 게이트 전극(GE2 ~ GE7), 및 상기 도핑 방지층(ADL) 상에는 제4 절연층(IL4)이 제공될 수 있다.
상기 제4 절연층(IL4) 상에는 상기 데이터 배선(D1), 상기 전원 배선(PL), 상기 연결 배선(CNL), 및 상기 제1 브릿지 패턴(BRP1)이 제공될 수 있다.
상기 데이터 배선(D1)은 상기 제6 콘택 홀(CH6)을 통해 상기 제2 소스 전극(SE2)에 연결될 수 있다. 여기서, 상기 제6 콘택 홀(CH6)은 도면에 도시되지 않았지만, 상기 제3 및 제4 절연층(IL3, IL4)을 관통하는 개구부일 수 있다.
상기 전원 배선(PL)은 상기 제1 내지 제4 절연층(IL1 ~ IL4)을 관통하는 상기 제1 콘택 홀(CH1)을 통해 상기 보조 전원 배선(APL)에 연결될 수 있다. 상기 전원 배선(PL)은 또한 상기 제5 콘택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다. 여기서, 상기 제5 콘택 홀(CH5)은 도면에 도시되지 않았지만, 상기 제3 및 제4 절연층(IL3, IL4)을 관통하는 개구부일 수 있다.
상기 연결 배선(CNL)은 상기 제2 절연층(IL2) 내지 상기 제4 절연층(IL3)을 관통하는 상기 제2 콘택 홀(CH2)의 일측(CH2a)을 통해 상기 제1 게이트 전극(GE1)에 연결된다. 상기 연결 배선(CNL)은 또한 상기 제3 절연층(IL3) 및 상기 제4 절연층(IL4)을 관통하는 상기 제2 콘택 홀(CH2)의 타측(CH2b)을 통해 상기 제3 드레인 전극(DE3)에 연결될 수 있다.
상기 제1 브릿지 패턴(BRP1)은 상기 제6 드레인 전극(DE6)과 상기 애노드 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 애노드 전극(AD)을 연결하는 매개체로 제공되는 패턴으로서, 상기 제3 및 제4 절연층(IL3, IL4)을 관통하는 상기 제3 콘택 홀(CH3)을 통해 상기 제6 드레인 전극(DE6)에 연결될 수 있다.
또한, 상기 제4 절연층(IL4) 상에는 상기 제2 브릿지 패턴(BRP2)이 제공될 수 있다. 상기 제2 브릿지 패턴(BRP2)은 상기 제4 소스 전극(SE4)과 상기 초기화 전원 배선(IPL) 사이에서 상기 제4 소스 전극(SE4)과 상기 초기화 전원 배선(IPL)을 연결하는 매개체로 제공되는 패턴이다. 상기 제2 브릿지 패턴(BRP2)은 상기 제7 및 제8 콘택 홀(CH7, CH8)을 통해 상기 제4 소스 전극(SE4)과 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 데이터 배선(D1) 등이 형성된 상기 베이스 기판(BS)에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 애노드 전극(AD)이 제공될 수 있다. 상기 애노드 전극(AD)은 상기 보호층(PSV)을 관통하는 상기 제4 콘택 홀(CH4)을 통해 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다. 상기 제1 브릿지 패턴(BRP1)은 상기 제3 콘택 홀(CH3)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 애노드 전극(AD)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 애노드 전극(AD) 등이 형성된 상기 베이스 기판(BS) 상에는 각 화소(PXL)에 대응하도록 화소 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 애노드 전극(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 베이스 기판(BS)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역에는 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(미도시)이 제공될 수 있다.
상술한 실시예에 따르면, 상기 스토리지 커패시터(Cst)를 구성하는 상기 상부 전극(UE)과 상기 하부 전극(LE)이 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)의 하부에 배치됨에 따라 상기 스토리지 커패시터(Cst)의 구조적 제약이 최소화될 수 있다.
또한, 상술한 실시예에 따르면, 상기 상부 전극(UE)이 구동 트랜지스터인 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)과 일체로 형성됨에 따라, 상기 제1 트랜지스터(T1)는 바텀 게이트 타입의 트랜지스터로 구현될 수 있다.
또한, 상술한 실시예에 따르면, 상기 제1 게이트 전극(GE1)이 상기 제1 액티브 패턴(ACT1) 하부에 배치됨에 따라 상기 제1 게이트 전극(GE1)과 상기 제1 액티브 패턴(ACT1) 사이에 제공된 상기 제2 절연층(IL2)은 상기 제1 액티브 패턴(ACT1)의 돌기에 영향을 받지 않을 수 있다. 이로 인해, 게이트 절연층인 상기 제2 절연층(IL2)의 두께를 감소시킬 수 있으며, 상기 제2 절연층(IL2)의 두께가 감소됨에 따라 상기 표시 장치에서의 순간 잔상 현상을 최소화할 수 있다.
또한, 상술한 실시예에 따르면, 상기 제1 액티브 패턴(ACT1) 하부에 배치되는 상기 하부 전극(LE)과 상기 상부 전극(UE)은 광차단막의 역할을 수행할 수 있다. 예를 들어, 상기 베이스 기판(BS)의 일면, 예를 들어, 배면으로 광이 유입되는 투명 표시 장치의 경우, 상기 하부 전극(LE)과 상기 상부 전극(UE)은 상기 베이스 기판(BS)의 배면으로 유입되는 광을 차단하여 상기 광이 상기 제1 액티브 패턴(ACT1)으로 진행하는 것을 방지할 수 있다.
도 6a 내지 도 11a는 도 4에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이고, 도 6b 내지 도 11b는 도 5에 도시된 화소의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 6a 및 도 6b를 참조하면, 버퍼층(BFL)이 제공된 베이스 기판(BS) 상에 스토리지 커패시터(도 4의 Cst 참고)의 하부 전극(LE)과, 보조 전원 배선(APL), 및 초기화 전원 배선(IPL)이 형성된다.
상기 버퍼층(BFL)은 상기 베이스 기판(BS)으로부터 불순물이 확산되는 것을 방지하며 상기 베이스 기판(BS)의 평탄도를 향상시킬 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층(BFL)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 상기 버퍼층(BFL)은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등으로 형성될 수 있다. 상기 버퍼층(BFL)은 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 베이스 기판(BS)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 보조 전원 배선(APL)은 상기 하부 전극(LE)과 일체로 형성될 수 있다. 상기 보조 전원 배선(APL)은 평면 상에서 볼 때 상기 하부 전극(LE)으로부터 제1 방향(DR1)을 따라 연장된 제1 영역(APLa) 및 상기 하부 전극(LE)으로부터 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장된 제2 영역(APLb)을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 하부 전극(LE), 상기 보조 전원 배선(APL), 및 상기 초기화 전원 배선(IPL) 상에 제1 절연층(IL1)이 형성된다. 상기 제1 절연층(IL1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연 물질을 포함할 수 있다. 또한, 상기 제1 절연층(IL1)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 절연층(IL1) 상에 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제1 게이트 전극(GE1)이 형성된다.
상기 상부 전극(UE)과 상기 제1 게이트 전극(GE1)은 일체로 형성될 수 있다. 상기 상부 전극(UE)은 상기 제1 절연층(IL1)을 사이에 상기 하부 전극(LE)과 중첩될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)과 중첩되며 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
평면 상에서 볼 때 상기 제1 게이트 전극(GE1)은 상기 상부 전극(UE)으로부터 상기 제2 방향(DR2)을 따라 연장될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 상부 전극(UE)과 상기 제1 게이트 전극(GE1) 상에 제2 절연층(IL2)이 형성된다. 상기 제2 절연층(IL2)은 무기 재료를 포함하는 무기 절연물질일 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 제2 절연층(IL2)은 유기 재료를 포함하는 유기 절연물질일 수 있다.
연속하여, 상기 제2 절연층(IL2) 상에 반도체층(SML)이 형성된다. 상기 반도체층(SML)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체, 유기 반도체 소재 등으로 이루어질 수 있다. 상기 반도체층(SML)은 불순물이 도핑되지 않은 반도체 소재를 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 반도체층(도 8a의 SML 참고) 상에 제3 절연층(IL3)이 형성된다. 상기 제3 절연층(IL3)은 무기 재료를 포함하는 무기 절연물질 또는 유기 재료를 포함하는 유기 절연물질 중 선택된 어느 하나의 절연물질을 포함할 수 있다.
연속하여, 상기 제3 절연층(IL3) 상에 발광 제어 배선(EL), 제1 스캔 배선(S1), 제2 스캔 배선(S2), 및 도핑 방지층(ADL)이 형성된다. 상기 발광 제어 배선(EL), 상기 제1 및 제2 스캔 배선(S1, S2)은 평면 상에서 볼 때 상기 제1 방향(DR1)을 따라 연장될 수 있다. 상기 도핑 방지층(ADL)은 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)에 중첩될 수 있다.
또한, 상기 제3 절연층(IL3) 상에 제3 게이트 전극(GE3a, GE3b) 및 제6 게이트 전극(GE6)이 형성된다. 상기 제3 게이트 전극(GE3a, GE3b)은 상기 제2 스캔 배선(S2)과 일체로 형성되고, 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(EL)과 일체로 형성될 수 있다.
상기 발광 제어 배선(EL), 상기 제1 스캔 배선(S1), 상기 제2 스캔 배선(S2), 상기 도핑 방지층(ADL), 상기 제3 게이트 전극(GE3a, GE3b), 및 상기 제6 게이트 전극(GE6)은 상기 반도체층(SML)과 중첩될 수 있다.
이어, 상기 발광 제어 배선(EL), 상기 제1 스캔 배선(S1), 상기 제2 스캔 배선(S2), 상기 도핑 방지층(ADL), 상기 제3 게이트 전극(GE3a, GE3b), 및 상기 제6 게이트 전극(GE6)이 형성된 상기 베이스 기판(BS) 상에 불순물이 도핑된다. 상기 제3 게이트 전극(GE3a, GE3b)과 중첩된 상기 반도체층(SML)은 상기 불순물이 도핑되지 않은 제3 액티브 패턴(ACT3a, ACT3b)이 되고, 상기 제6 게이트 전극(GE6)과 중첩된 상기 반도체층(SML)은 상기 불순물이 도핑되지 않은 제6 액티브 패턴(ACT6)이 될 수 있다. 또한, 상기 도핑 방지층(ADL)과 중첩된 상기 반도체층(SML)은 상기 불순물이 도핑되지 않은 제1 액티브 패턴(ACT1)이 될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 발광 제어 배선(EL), 상기 제1 스캔 배선(S1), 상기 제2 스캔 배선(S2), 상기 도핑 방지층(ADL), 상기 제3 게이트 전극(GE3a, GE3b), 및 상기 제6 게이트 전극(GE6)이 형성된 상기 베이스 기판(BS) 상에 제4 절연층(IL4)이 형성된다. 상기 제4 절연층(IL4)은 무기 재료를 포함하는 무기 절연물질 또는 유기 재료를 포함하는 유기 절연물질 중 선택된 어느 하나의 절연물질을 포함할 수 있다.
이어, 상기 절연층들(IL1, IL2, IL3, IL4)을 관통하는 제1 내지 제3 콘택 홀(CH1 ~ CH3)과 제5 내지 제8 콘택 홀(CH5 ~ CH8)이 형성된다. 연속하여, 상기 제1 내지 제3 콘택 홀(CH1 ~ CH3)과 상기 제5 내지 제8 콘택 홀(CH5 ~ CH8)을 포함한 상기 베이스 기판(BS) 상에 데이터 배선(D1), 전원 배선(PL), 제1 브릿지 패턴(BRP1), 제2 브릿지 패턴(BRP2), 및 연결 배선(CNL)이 형성된다.
도 11a 및 도 11b를 참조하면, 상기 데이터 배선(D1), 상기 전원 배선(PL), 상기 제1 브릿지 패턴(BRP1), 상기 제2 브릿지 패턴(BRP2), 및 상기 연결 배선(CNL)을 포함하는 상기 베이스 기판(BS) 상에 보호층(PSV)이 형성된다. 상기 보호층(PSV)은 그 하부에 배치된 상기 제1 브릿지 패턴(BRP1)의 일부를 외부로 노출시키는 제4 콘택 홀(CH4)을 포함한다.
연속하여, 상기 보호층(PSV) 상에 상기 제4 콘택 홀(CH4)을 통해 상기 제1 브릿지 패턴(BRP1)과 전기적으로 연결되는 애노드 전극(AD)이 형성된다. 이어, 상기 애노드 전극(AD) 상에 화소 정의막(PDL)이 형성된다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역에는 발광층(EML) 및 캐소드 전극(CD)이 순차적으로 형성된다.
도 12는 도 4에 도시된 화소를 다른 실시예로 구현한 단면도이다. 본 발명의 다른 실시예로 구현된 화소를 포함하는 표시 장치에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 표시 장치와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따른 표시 장치에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 4 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 베이스 기판(BS), 배선부, 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선들(S1, S2), 데이터 배선(D1), 발광 제어 배선(EL), 전원 배선(PL), 초기화 전원 배선(IPL), 및 보조 전원 배선(APL)을 포함한다.
상기 전원 배선(PL)과 상기 보조 전원 배선(APL)은 제1 내지 제4 절연층(IL1 ~ IL4)을 관통하는 제1 콘택 홀(CH1)을 통해 연결될 수 있다. 상기 제1 콘택 홀(CH1)은 상기 제1 절연층(IL1)과 제2 절연층(IL2)을 관통하는 제1a 콘택 홀(CH1a) 및 상기 제3 절연층(IL3)과 상기 제4 절연층(IL4)을 관통하는 제1b 콘택 홀(CH1b)을 포함할 수 있다.
상기 제1a 콘택 홀(CH1a)과 상기 제1b 콘택 홀(CH1b) 사이에 식각 방지층(ESL)이 제공될 수 있다. 상기 식각 방지층(ESL)은 불순물이 도핑된 반도체 층일 수 있다. 상기 식각 방지층(ESL)은 상기 베이스 기판(BS) 상에 배치된 액티브 패턴들(ACT1, ACT3a, ACT3b, ACT6)과 동일한 층에 배치될 수 있다. 상기 식각 방지층(ESL)은 상기 제1a 콘택 홀(CH1a)과 상기 제1b 콘택 홀(CH1b)을 형성하는 과정에서 상기 제1 및 제2 절연층(IL1, IL2)이 오버 식각되는 것을 방지하는 역할을 할 수 있다.
도 13은 도 2의 화소를 또 다른 실시예로 구현한 평면도이며 도 14는 도 13의 Ⅱ ~ Ⅱ'선에 따른 단면도이다. 도 13 및 도 14에 있어서, 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다. 본 발명의 또 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따른 표시 장치에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 2, 도 13 및 도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 베이스 기판(BS), 배선부, 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선(S1, S2), 데이터 배선(D1), 발광 제어 배선(EL), 전원 배선(PL), 초기화 배선(IPL), 및 보조 전원 배선(APL)을 포함한다.
상기 보조 전원 배선(APL)은 제1 콘택 홀(CH1)을 통해 상기 전원 배선(PL)과 전기적으로 연결될 수 있다. 이로 인해, 상기 전원 배선(PL)으로 제공되는 제1 전원이 상기 보조 전원 배선(APL)에 제공될 수 있다.
각 화소(PXL)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 발광 소자(OLED), 및 브릿지 패턴들(BRP1, BRP2)을 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 상기 연결 배선(CNL)을 포함한다. 상기 연결 배선(CNL)은 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)을 관통하는 제2 콘택 홀(CH2)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 연결 배선(CNL)은 상기 제3 및 제4 절연층(IL3, IL4)을 관통하는 제9 콘택 홀(CH9)을 통해 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)과 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함한다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함한다. 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함한다.
제4 트랜지스터(T4)는 제4a 트랜지스터(T4a) 및 제4b 트랜지스터(T4b)를 포함한다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함한다. 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함한다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)를 포함한다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함한다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다. 상기 하부 전극(LE)은 상기 보조 전원 배선(APL)으로 이루어질 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)과 중첩되며 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
한편, 상기 상부 전극(UE)은 제2 방향(DR2)을 따라 일부 연장될 수 있다. 상기 제2 방향(DR2)을 따라 연장된 상기 상부 전극(UE)의 일부는 상기 제1 게이트 전극(GE1)일 수 있다. 상기 제1 게이트 전극(GE1)은 평면 상에서 볼 때 상기 하부 전극(LE)과 중첩되지 않은 영역을 포함하며 상기 영역에는 상기 제2 콘택 홀(CH2)이 형성될 수 있다. 상기 제2 콘택 홀(CH2)이 형성되는 영역은 상기 상부 전극(UE)과 상기 하부 전극(LE)이 중첩되지 않는 영역에 대응될 수 있다.
이로 인해, 콘택 홀(또는 개구부)이 스토리지 커패시터의 상부 전극과 하부 전극이 중첩되는 영역에 배치된 기존의 표시 장치에 비해, 본 발명의 또 다른 실시예에 따른 표시 장치는 상기 상부 전극(UE)과 상기 하부 전극(LE)이 중첩되지 않은 영역 내에 상기 제2 콘택 홀(CH2)을 배치하여 상기 스토리지 커패시터(Cst)의 구조적 및/또는 공간적 제약을 최소화할 수 있다. 상기 스토리지 커패시터(Cst)의 구조적 및/또는 공간적 제약이 최소화됨에 따라, 고해상도의 표시 장치가 용이하게 구현될 수 있다.
도 15은 도 2의 화소를 또 다른 실시예로 구현한 평면도이며 도 16는 도 15의 Ⅲ ~ Ⅲ'선에 따른 단면도이다. 도 15 및 도 16에 있어서, 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다. 본 발명의 또 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따른 표시 장치에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 2, 도 15, 및 도 16을 참조하면, 본 발명의 또 다른 실시예에 다른 표시 장치는 베이스 기판(BS), 배선부, 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선(S1, S2), 데이터 배선(D1), 발광 제어 배선(EL), 전원 배선(PL), 초기화 배선(IPL), 및 보조 전원 배선(APL)을 포함한다.
상기 전원 배선(PL)은 제2 방향(DR2)을 따라 연장되며, 상기 베이스 기판(BS) 상에서 상기 데이터 배선(D1)과 이격되도록 배치될 수 있다. 상기 전원 배선(PL)에는 제1 전원이 인가된다. 상기 전원 배선(PL)은 상기 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 일부 연장될 수 있다. 상기 제1 방향(DR1)을 따라 연장된 상기 전원 배선(PL)의 일부는 제9 콘택 홀(CH9)을 통해 도핑 방지층(ADL)과 전기적으로 연결될 수 있다. 이로 인해, 상기 도핑 방지층(ADL)에는 상기 제1 전원이 인가될 수 있다.
상기 보조 전원 배선(APL)은 제1 콘택 홀(CH1)을 통해 상기 전원 배선(PL)과 전기적으로 연결된다. 이로 인해, 상기 전원 배선(PL)으로 제공되는 제1 전원이 상기 보조 전원 배선(APL)에 제공될 수 있다.
각 화소(PXL)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 발광 소자(OLED), 및 브릿지 패턴들(BRP1, BRP2)을 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 연결 배선(CNL)을 포함한다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함한다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함한다. 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함한다.
제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함한다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함한다. 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함한다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)를 포함한다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함한다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다.
상기 하부 전극(LE)은 상기 보조 전원 배선(APL)과 동일한 층에 배치되며 상기 보조 전원 배선(APL)과 연결될 수 있다. 또한, 상기 하부 전극(LE)은 상기 보조 전원 배선(APL)과 일체로 형성될 수 있다. 상기 하부 전극(LE)은 상기 베이스 기판(BS) 상에 최우선으로 배치되는 레이어일 수 있다.
상기 상부 전극(UE)은 평면 상에서 볼 때 상기 하부 전극(LE)과 중첩되며 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 축전 용량이 증가할 수 있다.
상기 상부 전극(UE)은 상기 제2 방향(DR2)을 따라 일부 연장될 수 있다. 상기 제2 방향(DR2)을 따라 연장된 상기 상부 전극(UE)의 일부는 상기 제1 게이트 전극(GE1)일 수 있다. 즉, 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 일체로 형성될 수 있다. 상기 제1 게이트 전극(GE1)은 평면 상에서 볼 때 상기 하부 전극(LE)과 중첩되지 않는 영역을 포함하며 상기 영역에는 제2 콘택 홀(CH2)이 형성될 수 있다. 상기 제2 콘택 홀(CH2)이 형성되는 영역은 상기 상부 전극(UE)과 상기 하부 전극(LE)이 중첩되지 않는 영역에 대응될 수 있다.
이로 인해, 콘택 홀이 스토리지 커패시터의 상부 전극과 하부 전극이 중첩되는 영역에 배치된 기존의 표시 장치에 비해, 본 발명의 또 다른 실시예에 따른 표시 장치는 상기 상부 전극(UE)과 상기 하부 전극(LE)이 중첩되지 않은 영역 내에 상기 제2 콘택 홀(CH2)을 배치하여 상기 스토리지 커패시터(Cst)의 구조적 및/또는 공간적 제약을 최소화할 수 있다. 상기 스토리지 커패시터(Cst)의 구조적 및/또는 공간적 제약이 최소화됨에 따라, 고해상도의 표시 장치가 용이하게 구현될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 상기 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ADL: 도핑 방지층 APL: 보조 전원 배선
BFL: 버퍼층 BRP1/BRP2: 제1 및 제2 브릿지 패턴
BS: 베이스 기판 BFL: 버퍼층
CNL: 연결 배선 Cst: 스토리지 커패시터
D1: 데이터 배선 EL: 발광 제어 배선
ESL: 식각 방지층 IPL: 초기화 전원 배선
PL: 전원 배선 T1 ~ T7: 제1 내지 제7 트랜지스터

Claims (22)

  1. 베이스 기판의 제1 방향으로 연장되며 스캔 신호를 전달하는 스캔 배선;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 신호를 전달하는 데이터 배선;
    상기 제2 방향으로 연장되며 구동 전압을 전달하는 구동 전압 배선;
    상기 스캔 배선 및 상기 데이터 배선과 연결된 제2 트랜지스터와, 상기 제2 트랜지스터에 연결되는 제1 트랜지스터를 포함하는 트랜지스터;
    상기 트랜지스터에 연결된 발광 소자;
    상기 베이스 기판과 상기 제1 트랜지스터의 액티브 패턴 사이에서, 상기 베이스 기판 상에 배치된 하부 전극과, 제1 절연층을 사이에 두고 상기 하부 전극과 중첩되는 상부 전극을 포함하는 스토리지 커패시터; 및
    상기 베이스 기판 상에 배치되어 상기 구동 전압 배선과 전기적으로 연결되는 보조 전원 배선을 포함하고,
    상기 제1 절연층 상에는 층간 절연막이 제공되며,
    상기 구동 전압 배선은 상기 제1 절연층 및 상기 층간 절연막 상에 제공되어 상기 제1 절연층 및 상기 층간 절연막을 관통하는 제1 콘택홀을 통해 상기 보조 전원 배선에 연결되는 표시 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 보조 전원 배선은 상기 하부 전극과 동일층에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 보조 전원 배선은, 평면 상에서 볼 때 상기 하부 전극으로부터 돌출되어 상기 제1 방향을 따라 연장된 제1 영역과, 상기 하부 전극으로부터 돌출되어 상기 제2 방향을 따라 연장된 제2 영역을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 보조 전원 배선의 상기 제1 영역과 상기 제2 영역은 상기 베이스 기판 상에서 메쉬(mesh) 형태로 제공되는 표시 장치.
  7. 제1 항에 있어서,
    상기 하부 전극과 상기 상부 전극은 상기 베이스 기판의 일면으로 유입되는 광을 차단하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 트랜지스터는,
    상기 제1 절연층 상에 배치되는 게이트 전극;
    상기 층간 절연막을 사이에 두고 상기 게이트 전극 상에 제공되는 상기 액티브 패턴; 및
    상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 게이트 전극은 상기 제1 절연층을 사이에 두고 상기 하부 전극과 중첩되는 상기 상부 전극인 표시 장치.
  10. 제8 항에 있어서,
    상기 액티브 패턴 상에 제공되어 상기 액티브 패턴의 채널 영역을 제공하기 위한 도핑 방지층을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 도핑 방지층은 상기 스캔 배선과 동일한 층에 제공되는 표시 장치.
  12. 제11 항에 있어서,
    상기 도핑 방지층은 상기 구동 전압 배선과 전기적으로 연결되는 표시 장치.
  13. 제1 항에 있어서,
    상기 층간 절연막은,
    상기 상부 전극 상에 제공된 제2 절연층;
    상기 제2 절연층 상에 제공된 제3 절연층; 및
    상기 제3 절연층 상에 제공된 제4 절연층을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 제2 콘택홀과, 상기 제2 콘택홀에 접속된 연결 배선을 통해 전기적으로 연결되고,
    상기 제2 콘택홀의 일측은 상기 제3 절연층과 상기 제4 절연층을 관통하고, 상기 일측과 마주보는 타측은 상기 제2 내지 제4 절연층을 관통하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제2 내지 제4 절연층을 관통하는 제3 콘택홀에 그 일단이 접속되고 상기 제3 절연층과 상기 제4 절연층을 관통하는 제4 콘택홀에 상기 일단과 마주보는 타단이 접속된 연결 배선을 통해 연결되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 콘택홀 내부에 배치되어 상기 제1 콘택홀의 과식각을 방지하는 식각 방지층을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 식각 방지층은 상기 보조 전원 배선과 상기 구동 전압 배선을 전기적으로 연결하는 연결 패턴인 표시 장치.
  18. 베이스 기판 상에 보조 전원 배선 및 스토리지 커패시터의 하부 전극을 형성하는 단계;
    상기 보조 전원 배선 및 상기 하부 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 하부 전극과 중첩되는 상부 전극을 형성하는 단계;
    상기 상부 전극 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 상에 제4 절연층을 형성하는 단계;
    상기 제4 절연층 상에 데이터 패턴을 형성하는 단계;
    상기 데이터 패턴 상에 보호층을 형성하는 단계; 및
    상기 보호층 상에 배치되며 상기 데이터 패턴의 일부와 전기적으로 연결되는 발광 소자를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 게이트 패턴은,
    상기 베이스 기판의 제1 방향을 따라 연장되며 스캔 신호를 전달하는 스캔 배선;
    상기 스캔 배선에 전기적으로 연결된 게이트 전극; 및
    상기 액티브 패턴의 채널 영역을 제공하는 도핑 방지층을 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 데이터 패턴은,
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 신호를 전달하는 데이터 배선; 및
    상기 제2 방향으로 연장되며 구동 전압을 전달하는 구동 전압 배선을 포함하는 표시 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 보조 전원 배선은 상기 제1 내지 제4 절연층을 관통하는 관통홀을 통해 상기 구동 전압 배선에 전기적으로 연결되는 표시 장치의 제조 방법.
  22. 제18 항에 있어서,
    상기 보조 전원 배선과 상기 스토리지 커패시터의 상기 하부 전극은 일체로 형성되는 표시 장치의 제조 방법.
KR1020160126808A 2016-09-30 2016-09-30 표시 장치 및 그의 제조방법 KR102621678B1 (ko)

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