KR20230163257A - 터치 디스플레이 장치 - Google Patents

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KR20230163257A
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shielding layer
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안수창
이루다
정지현
이득수
이재균
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시예들은, 봉지 층 상에 터치 전극이 배치된 구조에서, 봉지 층 아래에 신호 라인이 배치된 층과 발광 소자가 배치된 층 사이에 노이즈 차폐 층이 위치하는 터치 디스플레이 장치를 제공할 수 있다. 노이즈 차폐 층에 의해 신호 라인과 발광 소자의 전극 간의 커플링을 차단하며, 발광 소자의 전극의 전압 변동이 봉지 층 상의 터치 전극에 의한 터치 센싱 신호의 노이즈를 발생시키는 것을 방지할 수 있다.

Description

터치 디스플레이 장치{TOUCH DISPLAY DEVICE}
본 개시의 실시예들은, 터치 디스플레이 장치에 관한 것이다.
디스플레이 장치는, 사용자에게 보다 다양한 기능을 제공하기 위하여, 디스플레이 패널에 대한 사용자의 터치를 인식하는 기능을 제공한다. 디스플레이 장치는, 디스플레이 패널에 대한 사용자의 터치를 인식하고 인식된 터치를 기반으로 입력 처리를 수행할 수 있다.
디스플레이 장치는, 일 예로, 디스플레이 패널의 외부 또는 내부에 배치된 다수의 터치 전극들을 포함할 수 있다. 디스플레이 장치는, 다수의 터치 전극들을 구동하고, 사용자의 터치에 의한 커패시턴스의 변화를 검출하여 터치를 인식할 수 있다.
디스플레이 장치는, 터치 센싱을 위한 구성 외에 디스플레이 구동을 위한 구성을 포함할 수 있다. 터치 센싱을 위한 구성과 디스플레이 구동을 위한 구성 간의 간섭에 의해 터치 센싱의 성능이 저하될 수 있다.
본 개시의 실시예들은, 디스플레이 패널에 배치된 터치 전극과 디스플레이 구동을 위한 전극 간의 간섭을 감소시키고, 터치 센싱의 성능을 개선할 수 있는 터치 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은, 다수의 서브픽셀들이 배치된 액티브 영역과 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하는 기판, 기판 상의 다수의 데이터 라인들, 다수의 데이터 라인들 상에 위치하고 애노드 층, 발광 층 및 캐소드 층을 포함하는 다수의 발광 소자들, 다수의 발광 소자들 상의 봉지 층, 봉지 층 상의 다수의 터치 전극들, 및 다수의 데이터 라인들이 배치된 층과 다수의 발광 소자들이 배치된 층 사이에 위치하는 노이즈 차폐 층을 포함하는 터치 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은, 기판, 기판 상의 다수의 박막 트랜지스터들, 다수의 박막 트랜지스터들 상의 다수의 발광 소자들, 다수의 발광 소자들 상의 봉지 층, 봉지 층 상의 터치 전극들, 다수의 박막 트랜지스터들의 하나와 다수의 발광 소자들의 하나 사이를 전기적으로 연결하는 적어도 하나의 연결 패턴, 및 적어도 하나의 연결 패턴이 배치된 층에 위치하고 적어도 하나의 연결 패턴과 절연되며 다수의 발광 소자들의 일부분과 중첩하는 노이즈 차폐 층을 포함하는 터치 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은, 다수의 서브픽셀들이 배치된 액티브 영역과 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하는 기판, 기판 상의 다수의 신호 라인들, 다수의 신호 라인들 상의 다수의 발광 소자들, 다수의 발광 소자들 상의 봉지 층, 봉지 층 상의 다수의 터치 전극들, 및 다수의 신호 라인들이 배치된 층과 다수의 발광 소자들이 배치된 층 사이에 위치하고 다수의 신호 라인들의 적어도 일부와 중첩하며 중첩하는 다수의 신호 라인들의 일부와 액티브 영역에서 전기적으로 연결되고 중첩하는 다수의 신호 라인들의 나머지와 절연된 노이즈 차폐 층을 포함하는 터치 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 디스플레이 패널에 배치된 전극 또는 신호 라인과 터치 전극 간의 간섭을 감소시키고, 디스플레이 패널에 배치된 터치 전극에 의한 터치 센싱의 성능을 개선할 수 있다.
도 1은 본 개시의 실시예들에 따른 터치 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 터치 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 개시의 실시예들에 따른 터치 디스플레이 장치에 포함된 터치 센서 구조의 예시를 나타낸 도면이다.
도 4는 도 3에 도시된 Ⅰ-Ⅰ' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 5 내지 도 12는 도 3에 도시된 Ⅰ-Ⅰ' 부분의 단면 구조의 다른 예시들을 나타낸 도면들이다.
도 13과 도 14는 본 개시의 실시예들에 따른 터치 디스플레이 장치의 액티브 영역에 노이즈 차폐 층이 배치된 평면 구조의 예시들을 나타낸 도면들이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속" 될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 터치 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다. 도 2는 본 개시의 실시예들에 따른 터치 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 1과 도 2를 참조하면, 터치 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140)를 포함할 수 있다.
터치 디스플레이 장치(100)는, 디스플레이 구동을 위한 구성 이외에 터치 센싱을 위한 구성을 더 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다. 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 디스플레이 패널(110)에 배치될 수 있다. 다수의 서브픽셀(SP)이 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어될 수 있다. 게이트 구동 회로(120)는, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어할 수 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다. 게이트 구동 회로(120)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 수신하고 영상 데이터(DATA)를 아날로그 형태의 데이터 전압(Vdata)으로 변환할 수 있다. 데이터 구동 회로(130)는, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 할 수 있다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 및 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 직접 배치될 수도 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수도 있다. 이러한 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 구동을 제어할 수 있다.
컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로 상에 실장될 수 있다. 컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로를 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 설정된 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 제어할 수 있다. 컨트롤러(140)는, 외부(예: 호스트 시스템)로부터 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하고 변환된 영상 데이터(DATA)를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 및 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신할 수 있다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고, 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 및 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 게이트 구동 회로(120)로 출력할 수 있다.
게이트 스타트 펄스(GSP)는, 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어할 수 있다. 게이트 시프트 클럭(GSC)은, 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어할 수 있다. 게이트 출력 인에이블 신호(GOE)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정할 수 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 및 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 데이터 구동 회로(130)로 출력할 수 있다.
소스 스타트 펄스(SSP)는, 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어할 수 있다. 소스 샘플링 클럭(SSC)은, 하나 이상의 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호일 수 있다. 소스 출력 인에이블 신호(SOE)는, 데이터 구동 회로(130)의 출력 타이밍을 제어할 수 있다.
터치 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 터치 디스플레이 장치(100)의 유형에 따라 액정 층이 배치되거나, 광을 발산하는 소자가 배치될 수 있다.
일 예로, 터치 디스플레이 장치(100)가 유기 발광 표시 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 여러 회로 소자에 의해 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 영상 데이터에 대응하는 밝기를 각각의 서브픽셀(SP)이 나타낼 수 있다.
또는, 경우에 따라, 서브픽셀(SP)에 발광 다이오드(LED), 마이크로 발광 다이오드(μLED) 또는 양자점 발광 다이오드(QLED)가 배치될 수도 있다.
도 2를 참조하면, 다수의 서브픽셀(SP) 각각은 발광 소자(ED)를 포함할 수 있다. 서브픽셀(SP)은 발광 소자(ED)로 공급되는 구동 전류를 제어하는 구동 트랜지스터(DRT)를 포함할 수 있다.
서브픽셀(SP)은, 서브픽셀(SP)의 구동을 위해 발광 소자(ED)와 구동 트랜지스터(DRT) 이외에 적어도 하나의 회로 소자를 포함할 수 있다.
일 예로, 서브픽셀(SP)은, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 스토리지 커패시터(Cstg)를 포함할 수 있다.
도 2에 도시된 예시는 6개의 트랜지스터와 1개의 커패시터가 배치된 6T1C 구조를 나타내나, 본 개시의 실시예들은 이에 한정되지 아니한다. 도 2에 도시된 예시는 트랜지스터가 P 타입인 경우를 나타내나, 서브픽셀(SP)에 배치된 트랜지스터의 적어도 일부는 N 타입일 수도 있다.
또한, 서브픽셀(SP)에 배치된 트랜지스터는, 일 예로, 저온 다결정 실리콘(LTPS: Low Temperature Poly Silicon)으로 이루어진 반도체 층이나 산화물 반도체(Oxide)로 이루어진 반도체 층을 포함할 수 있다. 또한, 경우에 따라, 서브픽셀(SP)에 저온 다결정 실리콘으로 이루어진 반도체 층을 포함하는 트랜지스터와 산화물 반도체로 이루어진 반도체 층을 포함하는 트랜지스터가 혼합되어 배치될 수도 있다.
제1 트랜지스터(T1)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는, 제1 게이트 라인(GL1)을 통해 공급되는 제1 스캔 신호(Scan1)에 의해 제어될 수 있다. 제1 트랜지스터(T1)는, 제1 노드(N1)에 데이터 전압(Vdata)이 인가되는 것을 제어할 수 있다.
제2 트랜지스터(T2)는, 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결될 수 있다. 제2 노드(N2)는, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다. 제3 노드(N3)는, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드일 수 있다. 제2 트랜지스터(T2)는, 제2 게이트 라인(GL2)을 통해 공급되는 제2 스캔 신호(Scan2)에 의해 제어될 수 있다. 제2 트랜지스터(T2)는, 구동 트랜지스터(DRT)의 문턱 전압의 변화를 보상하는 동작을 수행할 수 있다.
제3 트랜지스터(T3)는, 기준 전압(Vref)이 공급되는 라인과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는, 발광 제어 라인(EML)을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제3 트랜지스터(T3)는, 제1 노드(N1)가 방전되거나, 제1 노드(N1)에 기준 전압(Vref)이 인가되는 것을 제어할 수 있다.
제4 트랜지스터(T4)는, 제3 노드(N3)와 제5 노드(N5) 사이에 전기적으로 연결될 수 있다. 제5 노드(N5)는, 발광 소자(ED)와 전기적으로 연결된 노드일 수 있다. 제4 트랜지스터(T4)는, 발광 제어 라인(EML)을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제4 트랜지스터(T4)는, 발광 소자(ED)로 구동 전류가 공급되는 타이밍을 제어할 수 있다.
제5 트랜지스터(T5)는, 기준 전압(Vref)이 공급되는 라인과 제5 노드(N5) 사이에 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)는, 제2 게이트 라인(GL2)을 통해 공급되는 제2 스캔 신호(Scan2)에 의해 제어될 수 있다. 제5 트랜지스터(T5)는, 제5 노드(N5)가 방전되거나, 제5 노드(N5)에 기준 전압(Vref)이 인가되는 것을 제어할 수 있다.
구동 트랜지스터(DRT)는, 제4 노드(N4)와 제3 노드(N3) 사이에 전기적으로 연결될 수 있다. 제4 노드(N4)는, 제1 구동 전압(VDD)이 공급되는 라인과 전기적으로 연결될 수 있다. 제1 구동 전압(VDD)은, 일 예로, 고전위 구동 전압일 수 있다. 제4 노드(N4)는, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(DRT)는, 제2 노드(N2)의 전압과 제4 노드(N4)의 전압 차이에 의해 제어될 수 있다. 구동 트랜지스터(DRT)는, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
구동 트랜지스터(DRT)는, 제4 노드(N4)와 전기적으로 연결된 백 게이트 전극을 포함할 수 있다. 구동 트랜지스터(DRT)의 소스 노드와 전기적으로 연결된 백 게이트 전극에 의해 구동 트랜지스터(DRT)의 전류 출력이 안정적으로 이루어질 수 있다. 백 게이트 전극은, 일 예로, 구동 트랜지스터(DRT)의 채널로 외부 광이 입사되는 것을 차단하기 위한 금속 층을 이용하여 배치될 수 있다.
발광 소자(ED)는, 제5 노드(N5)와 제2 구동 전압(VSS)이 공급되는 라인 사이에 전기적으로 연결될 수 있다. 제2 구동 전압(VSS)은, 일 예로, 저전위 구동 전압일 수 있다.
발광 소자(ED)는, 제5 노드(N5)와 전기적으로 연결된 애노드 층(E1), 제2 구동 전압(VSS)이 인가되는 캐소드 층(E2) 및 애노드 층(E1)과 캐소드 층(E2) 사이에 배치된 발광 층(EL)을 포함할 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류에 따른 밝기를 나타낼 수 있다. 발광 소자(ED)의 구동 타이밍은 제4 트랜지스터(T4)에 의해 제어될 수 있다.
도 2에 도시된 서브픽셀(SP)의 구동 타이밍을 간략히 설명하면, 제2 게이트 라인(GL2)을 통해 턴-온 레벨의 제2 스캔 신호(Scan2)가 공급될 수 있다. 서브픽셀(SP)에 배치된 트랜지스터가 P 타입이므로, 턴-온 레벨은 로우 레벨일 수 있다.
턴-온 레벨의 제2 스캔 신호(Scan2)에 의해 제2 트랜지스터(T2)와 제5 트랜지스터(T5)가 턴-온 될 수 있다.
제2 트랜지스터(T2)가 턴-온 되므로, 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결될 수 있다. 제1 구동 전압(VDD)에 구동 트랜지스터(DRT)의 문턱 전압이 반영된 전압이 제2 트랜지스터(T2)를 통해 제2 노드(N2)에 인가될 수 있다. 이러한 과정을 통해 구동 트랜지스터(DRT)의 문턱 전압의 변화가 보상될 수 있다.
제5 트랜지스터(T5)가 턴-온 되므로, 제5 노드(N5)에 기준 전압(Vref)이 인가될 수 있다. 제5 노드(N5)가 초기화될 수 있다.
이후, 제1 게이트 라인(GL1)을 통해 턴-온 레벨의 제1 스캔 신호(Scan1)가 공급될 수 있다.
턴-온 레벨의 제1 스캔 신호(Scan1)에 의해 제1 트랜지스터(T1)가 턴-온 될 수 있다.
제1 트랜지스터(T1)가 턴-온 되므로, 제1 노드(N1)에 데이터 전압(Vdata)이 인가될 수 있다
스토리지 커패시터(Cstg)의 양단에 데이터 전압(Vdata)과 구동 트랜지스터(DRT)의 문턱 전압이 반영된 제1 구동 전압(VDD)이 인가된 상태가 될 수 있다.
이후, 발광 제어 라인(EML)을 통해 턴-온 레벨의 발광 제어 신호(EM)가 공급될 수 있다.
제3 트랜지스터(T3)와 제4 트랜지스터(T4)가 턴-온 될 수 있다.
제3 트랜지스터(T3)가 턴-온 되므로, 제1 노드(N1)의 전압이 기준 전압(Vref)으로 변경될 수 있다. 제1 노드(N1)와 커플링된 제2 노드(N2)의 전압이 제1 노드(N1)의 전압의 변화에 따라 변경될 수 있다.
제2 노드(N2)에 제1 구동 전압(VDD)에 구동 트랜지스터(DRT)의 문턱 전압과 데이터 전압(Vdata)이 반영된 전압이 인가된 상태가 되고, 제4 노드(N4)에 제1 구동 전압(VDD)이 인가된 상태가 될 수 있다. 제2 노드(N2)의 전압과 제4 노드(N4)의 전압 간의 차이는 데이터 전압(Vdata)과 구동 트랜지스터(DRT)의 문턱 전압이 반영된 전압일 수 있다. 데이터 전압(Vdata)에 대응하는 구동 전류가 구동 트랜지스터(DRT)에 의해 공급될 수 있다.
제4 트랜지스터(DRT)가 턴-온 되므로, 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류가 발광 소자(ED)로 공급될 수 있다.
발광 소자(ED)가 구동 전류에 따른 밝기를 나타내며, 발광 소자(ED)를 포함하는 서브픽셀(SP)이 영상 데이터에 대응하는 이미지를 표시할 수 있다.
또한, 본 개시의 실시예들은, 영상을 표시하는 디스플레이 패널(110)에 터치 센서 구조를 구현하여, 디스플레이 패널(110)에 대한 사용자의 터치를 센싱하는 기능을 제공할 수 있다.
도 3은 본 개시의 실시예들에 따른 터치 디스플레이 장치(100)에 포함된 터치 센서 구조의 예시를 나타낸 도면이다. 도 4는 도 3에 도시된 Ⅰ-Ⅰ' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 터치 디스플레이 장치(100)는, 디스플레이 패널(110)에 배치된 다수의 터치 전극 라인(TEL)과 다수의 터치 라우팅 배선(TL)을 포함할 수 있다. 터치 디스플레이 장치(100)는, 다수의 터치 전극 라인(TEL)과 다수의 터치 라우팅 배선(TL)을 구동하는 터치 구동 회로(150)를 포함할 수 있다.
다수의 터치 전극 라인(TEL) 각각은, 터치 라우팅 배선(TL)을 통해 터치 구동 회로(150)와 전기적으로 연결될 수 있다. 터치 구동 회로(150)는, 별도로 배치될 수도 있고, 경우에 따라, 디스플레이 구동을 위한 회로와 통합되어 배치될 수도 있다. 일 예로, 터치 구동 회로(150)는, 데이터 구동 회로(130)와 통합된 형태로 배치될 수 있다.
다수의 터치 전극 라인(TEL) 각각은, 일 방향을 따라 서로 전기적으로 연결된 다수의 터치 전극(TE)을 포함할 수 있다. 또한, 다수의 터치 전극 라인(TEL) 각각은, 다수의 터치 전극(TE)을 서로 전기적으로 연결하는 다수의 터치 전극 연결 패턴(CL)을 포함할 수 있다.
일 예로, 다수의 X-터치 전극 라인(X-TEL) 각각은 제1 방향을 따라 배열된 다수의 X-터치 전극(X-TE)과 다수의 X-터치 전극(X-TE)을 서로 전기적으로 연결하는 다수의 X-터치 전극 연결 패턴(X-CL)을 포함할 수 있다.
다수의 Y-터치 전극 라인(Y-TEL) 각각은 제1 방향과 교차하는 제2 방향을 따라 배열된 다수의 Y-터치 전극(Y-TE)과 다수의 Y-터치 전극(Y-TE)을 서로 전기적으로 연결하는 다수의 Y-터치 전극 연결 패턴(Y-CL)을 포함할 수 있다.
X-터치 전극 라인(X-TEL)과 Y-터치 전극 라인(Y-TEL)은 서로 다른 층에 배치될 수 있다. 또는, X-터치 전극(X-TE)과 Y-터치 전극(Y-TE)은 서로 동일한 층에 배치될 수도 있다. 이러한 경우, X-터치 전극 연결 패턴(X-CL)과 Y-터치 전극 연결 패턴(Y-CL) 중 하나는 터치 전극(TE)과 다른 층에 배치될 수 있다.
터치 전극(TE)은, 일 예로, 사각형일 수 있으나, 이에 한정되지는 아니한다.
터치 전극(TE)은, 투명한 도전성 물질로 이루어져 디스플레이 패널(110)의 영상 표시 기능을 방해하지 않으면서 배치될 수 있다.
또는, 터치 전극(TE)은, 불투명한 금속으로 이루어질 수도 있다. 이러한 경우, 터치 전극(TE)은, 디스플레이 패널(110)에 배치된 발광 소자(ED)의 발광 영역과 대응하는 영역이 개구된 형태일 수 있다. 일 예로, 터치 전극(TE)은 메쉬 형태로 구현되어 발광 영역을 회피하여 배치될 수 있다.
도 4를 참조하면, 기판(SUB)은, 다수의 서브픽셀(SP)이 배치된 액티브 영역(AA)과 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
액티브 영역(AA)은, 발광 소자(ED)에 의해 광이 발산되는 발광 영역(EA)과 발광 영역(EA) 이외의 영역인 비발광 영역(NEA)을 포함할 수 있다.
버퍼 층(BUF)이 기판(SUB) 상에 배치될 수 있다.
박막 트랜지스터(TFT)가 버퍼 층(BUF) 상에 배치될 수 있다.
박막 트랜지스터(TFT)는, 액티브 층(ACT)과 게이트 전극(GE)을 포함할 수 있다. 박막 트랜지스터(TFT)는, 소스 전극(SE)과 드레인 전극(미도시)을 포함할 수 있다.
액티브 층(ACT)은, 버퍼 층(BUF) 상에 위치할 수 있다. 액티브 층(ACT)은, 반도체 물질로 이루어질 수 있다. 액티브 층(ACT)은, 비정질 실리콘 또는 다결정 실리콘으로 이루어질 수 있다.
게이트 절연 층(GI)이 액티브 층(ACT) 상에 배치될 수 있다.
게이트 전극(GE)은, 게이트 절연 층(GI) 상에 위치할 수 있다. 게이트 전극(GE)은, 제1 금속 층(M1)을 이용하여 배치될 수 있다.
제1 금속 층(M1)을 이용하여 여러 신호 라인이 배치될 수 있다.
일 예로, 제2 구동 전압(VSS)을 공급하는 제2 전원 라인(VSL)이 제1 금속 층(M1)을 이용하여 배치될 수 있다.
제2 전원 라인(VSL)은, 논-액티브 영역(NA)에 위치할 수 있다. 경우에 따라, 제2 전원 라인(VSL)은, 액티브 영역(AA)에 위치할 수 있다.
제2 전원 라인(VSL)은, 캐소드 층(E2)과 전기적으로 연결될 수 있다. 제2 전원 라인(VSL)과 캐소드 층(E2) 사이의 적어도 일부 영역에 캐소드 연결 패턴(CCP)이 위치할 수 있다.
제1 층간 절연 층(ILD1)이 게이트 전극(GE) 상에 배치될 수 있다.
커패시터 전극(CE)이 제1 층간 절연 층(ILD1) 상에 위치할 수 있다. 커패시터 전극(CE)은, 제2 금속 층(M2)을 이용하여 배치될 수 있다.
커패시터 전극(CE)은, 제1 박막 트랜지스터(TFT1)의 게이트 전극(GE)과 스토리지 커패시터(Cstg)를 형성할 수 있다. 제1 박막 트랜지스터(TFT1)는, 일 예로, 도 2에 도시된 구동 트랜지스터(DRT)일 수 있다.
제2 층간 절연 층(ILD2)이 커패시터 전극(CE) 상에 배치될 수 있다.
소스 전극(SE)이 제2 층간 절연 층(ILD2) 상에 위치할 수 있다. 소스 전극(SE)은, 컨택홀을 통해 액티브 층(ACT)과 전기적으로 연결될 수 있다. 소스 전극(SE)은, 제3 금속 층(M3)을 이용하여 배치될 수 있다.
제3 금속 층(M3)을 이용하여 여러 신호 라인이 배치될 수 있다.
일 예로, 데이터 전압(Vdata)을 공급하는 데이터 라인(DL)이 제3 금속 층(M3)을 이용하여 배치될 수 있다. 제1 구동 전압(VDD)을 공급하는 제1 전원 라인(VDL)이 제3 금속 층(M3)을 이용하여 배치될 수 있다.
제1 전원 라인(VDL)의 일부분은 액티브 영역(AA)에 위치할 수 있다. 경우에 따라, 제1 전원 라인(VDL)은, 논-액티브 영역(NA)에 위치할 수 있다.
데이터 라인(DL), 제1 전원 라인(VDL) 및 제2 전원 라인(VSL) 등은, 여러 금속 층의 적어도 일부를 이용하여 다양하게 배치될 수 있다.
도 4는 데이터 라인(DL)과 제1 전원 라인(VDL)이 제3 금속 층(M3)을 이용하여 배치된 예시를 도시하나, 데이터 라인(DL)과 제1 전원 라인(VDL)은, 제1 금속 층(M1)이나 제2 금속 층(M2)을 이용하여 배치될 수도 있다.
또한, 도 4에 도시된 예시와 같이, 제1 전원 라인(VDL)은, 제3 금속 층(M3)으로 이루어진 부분과 제4 금속 층(M4)으로 이루어진 부분을 포함할 수 있다. 이에 따라, 제1 전원 라인(VDL)의 저항이 감소될 수 있다.
제3 층간 절연 층(ILD3)이 제3 금속 층(M3) 상에 배치될 수 있다.
제1 평탄화 층(PAC1)이 제3 층간 절연 층(ILD3) 상에 배치될 수 있다. 제1 평탄화 층(PAC1)은, 일 예로, 유기 물질로 이루어질 수 있다.
제4 금속 층(M4)이 제1 평탄화 층(PAC1) 상에 위치할 수 있다.
제4 금속 층(M4)을 이용하여 제1 전원 라인(VDL)의 일부분이 배치될 수 있다.
제4 금속 층(M4)을 이용하여 애노드 연결 패턴(ACP)이 배치될 수 있다. 애노드 연결 패턴(ACP)에 의해 제2 박막 트랜지스터(TFT2)와 발광 소자(ED)가 전기적으로 연결될 수 있다. 제2 박막 트랜지스터(TFT2)는, 일 예로, 도 2에 도시된 제4 트랜지스터(T4)나 제5 트랜지스터(T5)일 수 있다.
제2 평탄화 층(PAC2)이 제4 금속 층(M4) 상에 배치될 수 있다. 제2 평탄화 층(PAC2)은, 일 예로, 유기 물질로 이루어질 수 있다.
발광 소자(ED)가 제2 평탄화 층(PAC2) 상에 배치될 수 있다.
발광 소자(ED)의 애노드 층(E1)이 제2 평탄화 층(PAC2) 상에 위치할 수 있다.
뱅크 층(BNK)이 애노드 층(E1)의 일부분을 노출시키며 제2 평탄화 층(PAC2) 상에 배치될 수 있다.
발광 층(EL)이 애노드 층(E1) 상에 위치할 수 있다. 발광 층(EL)이 뱅크 층(BNK)의 일부분 상에 위치할 수 있다.
캐소드 층(E2)이 발광 층(EL)과 뱅크 층(BNK) 상에 위치할 수 있다.
뱅크 층(BNK)에 의해 발광 영역(EA)이 결정될 수 있다.
봉지 층(ENCAP)이 발광 소자(ED) 상에 배치될 수 있다. 봉지 층(ENCAP)은, 단일 층으로 이루어질 수도 있고, 다수의 층으로 이루어질 수도 있다. 일 예로, 봉지 층(ENCAP)은, 제1 무기 층, 유기 층 및 제2 무기 층으로 이루어질 수 있다.
봉지 층(ENCAP) 상에 터치 센서 구조가 배치될 수 있다.
일 예로, 터치 버퍼 층(TBUF)이 봉지 층(ENCAP) 상에 위치할 수 있다. 터치 버퍼 층(TBUF)은, 일 예로, 무기 물질로 이루어질 수 있다. 경우에 따라, 터치 버퍼 층(TBUF)은 배치되지 않을 수 있다. 이러한 경우, 터치 센서 구조에 포함된 전극이 봉지 층(ENCAP) 상에 직접 배치될 수 있다.
터치 전극 연결 패턴(CL)이 터치 버퍼 층(TBUF) 상에 위치할 수 있다.
터치 절연 층(TILD)이 터치 전극 연결 패턴(CL) 상에 위치할 수 있다. 터치 절연 층(TILD)은, 유기 물질일 수도 있고, 무기 물질일 수도 있다. 터치 절연 층(TILD)이 유기 물질인 경우, 터치 절연 층(TILD)과 터치 전극 연결 패턴(CL) 사이에 무기 물질로 이루어진 층이 더 배치될 수 있다.
터치 전극(TE)이 터치 절연 층(TILD) 상에 위치할 수 있다.
터치 보호 층(TPAC)이 터치 전극(TE) 상에 배치될 수 있다.
터치 전극(TE)과 터치 전극 연결 패턴(CL)이 복수의 층을 이용하여 배치되므로, X-터치 전극 라인(X-TEL)과 Y-터치 전극 라인(Y-TEL)을 포함하는 터치 센서 구조가 용이하게 구현될 수 있다.
터치 전극(TE)과 터치 전극 연결 패턴(CL)은, 발광 영역(EA)을 회피하여 배치될 수 있다. 터치 전극(TE)과 터치 전극 연결 패턴(CL)은, 비발광 영역(NEA)과 중첩할 수 있다.
터치 전극(TE)과 터치 전극 연결 패턴(CL)이 봉지 층(ENCAP) 상에 배치되며, 발광 영역(EA)을 회피하여 위치하므로, 디스플레이 패널(110)의 영상 표시 기능에 영향을 주지 않으면서 디스플레이 패널(110)에 터치 센서 구조가 포함될 수 있다.
도 4에 도시되지 않았으나, 터치 전극(TE)과 연결된 터치 라우팅 배선(TL)이 봉지 층(ENCAP)의 경사면을 따라 배치될 수 있다. 터치 라우팅 배선(TL)은, 터치 전극(TE)과 동일 층에 위치할 수도 있고, 터치 전극 연결 패턴(CL)과 동일 층에 위치할 수도 있다. 또는, 두 개의 층을 이용하여 터치 라우팅 배선(TL)이 배치될 수도 있다. 터치 라우팅 배선(TL)은, 논-액티브 영역(NA)에 위치하는 패드와 전기적으로 연결될 수 있다.
다수의 X-터치 전극 라인(X-TEL)과 다수의 Y-터치 전극 라인(Y-TEL)이 서로 교차하며 배치된 구조에서, 터치 구동 회로(150)가 터치 라우팅 배선(TL)을 통해 터치 전극 라인(TEL)을 구동하며 터치 센싱을 수행할 수 있다.
일 예로, X-터치 전극 라인(X-TEL)과 Y-터치 전극 라인(Y-TEL) 중 하나는 터치 구동 신호가 인가되는 터치 구동 전극일 수 있다. X-터치 전극 라인(X-TEL)과 Y-터치 전극 라인(Y-TEL) 중 다른 하나는 터치 센싱 신호가 검출되는 터치 센싱 전극일 수 있다.
터치 구동 회로(150)는, X-터치 전극 라인(X-TEL)과 Y-터치 전극 라인(Y-TEL)에 서로 다른 신호가 인가된 상태에서 사용자에 의한 터치 시 발생하는 상호 커패시턴스의 변화를 검출할 수 있다.
터치 구동 회로(150)는, 검출된 상호 커패시턴스의 변화에 따른 센싱 데이터를 터치 컨트롤러로 전달할 수 있다. 터치 컨트롤러는, 터치 구동 회로(150)로부터 수신한 센싱 데이터에 기초하여 디스플레이 패널(110)에 대한 터치 발생 여부와 터치 좌표를 검출할 수 있다.
디스플레이 패널(110)에 배치된 터치 전극 라인(TEL)은, 액티브 영역(AA)에서 다수의 영역에 분할되어 배치될 수도 있다.
터치 전극 라인(TEL)이 영역 별로 분할되어 배치되므로, 터치 전극 라인(TEL)의 로드가 감소될 수 있다. 디스플레이 패널(110)의 면적이 증가하는 경우, 터치 전극 라인(TEL)의 로드를 감소시키며 터치 센싱의 성능이 개선될 수 있다.
또한, 본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 터치 전극(TE)과 디스플레이 구동을 위한 전극 간의 간섭을 방지하고 터치 센싱 신호의 노이즈를 감소시킬 수 있는 구조를 포함할 수 있다.
도 5 내지 도 12는 도 3에 도시된 Ⅰ-Ⅰ' 부분의 단면 구조의 다른 예시들을 나타낸 도면들이다. 도 5 내지 도 12에 도시된 구조에서 도 4에 도시된 구조와 동일 또는 유사한 부분에 대한 설명은 도 4를 통한 설명과 중복되므로 생략한다.
도 5를 참조하면, 노이즈 차폐 층(NSL)이 데이터 라인(DL)이 배치된 층과 발광 소자(ED)가 배치된 층 사이에 위치할 수 있다. 도 5에 도시된 501이 지시하는 평면 구조는 복수의 발광 영역(EA)을 포함하는 영역에 노이즈 차폐 층(NSL)이 배치된 평면 구조의 예시를 나타낸다.
노이즈 차폐 층(NSL)은, 일 예로, 제4 금속 층(M4)을 이용하여 배치될 수 있다. 노이즈 차폐 층(NSL)은, 액티브 영역(AA)에 배치될 수 있다. 노이즈 차폐 층(NSL)은, 제4 금속 층(M4)을 이용하여 배치된 애노드 연결 패턴(ACP)이 배치된 영역 이외의 영역에 배치될 수 있다. 도 5에 도시된 501이 지시하는 평면 구조는 제4 금속 층(M4)이 배치된 층과 발광 영역(EA)의 위치만 예시적으로 나타낸다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)과 분리되어 배치될 수 있다. 노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)과 대응하는 영역에 위치하는 다수의 애노드 홀(ANH)을 포함할 수 있다. 도 5에 도시된 501이 지시하는 평면 구조의 예시와 같이, 노이즈 차폐 층(NSL)에 포함된 애노드 홀(ANH)의 내측에 애노드 연결 패턴(ACP)이 위치할 수 있다.
노이즈 차폐 층(NSL)은, 데이터 라인(DL)의 적어도 일부분과 중첩할 수 있다. 노이즈 차폐 층(NSL)은, 박막 트랜지스터(TFT)의 적어도 일부분과 중첩할 수 있다. 도 5에 도시되지 않았으나, 노이즈 차폐 층(NSL)은, 경우에 따라, 게이트 라인(GL)의 적어도 일부분과 중첩할 수 있다.
노이즈 차폐 층(NSL)은, 발광 소자(ED)의 애노드 층(E1) 아래에 위치하며, 기판(SUB)과 발광 소자(ED) 사이에 위치하는 박막 트랜지스터(TFT)나 여러 신호 라인과 중첩하며 위치할 수 있다.
노이즈 차폐 층(NSL)은, 발광 소자(ED)의 애노드 층(E1)의 적어도 일부분과 중첩할 수 있다. 노이즈 차폐 층(NSL)은, 발광 소자(ED)의 캐소드 층(E2)의 적어도 일부분과 중첩할 수 있다. 노이즈 차폐 층(NSL)은, 발광 소자(ED)의 애노드 층(E1)과 캐소드 층(E2)이 중첩하는 영역의 적어도 일부분과 중첩할 수 있다. 도 5에 도시된 501이 지시하는 평면 구조의 예시와 같이, 발광 영역(EA)은 애노드 연결 패턴(ACP)의 전체와 중첩할 수도 있고, 애노드 연결 패턴(ACP)의 일부와 중첩할 수도 있다. 발광 영역(EA)의 일부분은 노이즈 차폐 층(NSL)과 중첩할 수 있다. 노이즈 차폐 층(NSL)은 발광 영역(EA)의 일부분과 중첩하므로, 발광 영역(EA)에 위치하는 캐소드 층(E2)과 중첩할 수 있다.
노이즈 차폐 층(NSL)이 신호 라인과 발광 소자(ED) 사이에 위치하므로, 신호 라인이 발광 소자(ED)의 전극과 커플링되는 것을 차단할 수 있다.
일 예로, 노이즈 차폐 층(NSL)은, 데이터 라인(DL)과 발광 소자(ED)의 캐소드 층(E2)이 커플링되는 것을 차단할 수 있다. 데이터 라인(DL)과 캐소드 층(E2)의 커플링으로 인해 캐소드 층(E2)의 전압이 흔들리는 것을 감소 또는 방지할 수 있다. 캐소드 층(E2)의 전압이 흔들리는 것을 감소 또는 방지하므로, 캐소드 층(E2)의 전압 변동이 봉지 층(ENCAP) 상의 터치 전극(TE)에 의한 터치 센싱의 성능에 영향을 주는 것을 방지할 수 있다.
노이즈 차폐 층(NSL)은, 정전압을 공급받을 수 있다.
노이즈 차폐 층(NSL)은, 일 예로, 제1 구동 전압(VDD, 도 2 참조)을 공급받을 수 있다.
노이즈 차폐 층(NSL)은, 액티브 영역(AA)에서 제1 구동 전압(VDD)을 공급하는 제1 전원 라인(VDL)과 전기적으로 연결될 수 있다.
제1 전원 라인(VDL)이 액티브 영역(AA)에 배치된 상태이므로, 노이즈 차폐 층(NSL)과 제1 전원 라인(VDL)의 연결을 통해 노이즈 차폐 층(NSL)으로 정전압이 공급되는 구조가 용이하게 구현될 수 있다.
노이즈 차폐 층(NSL)에 의해 신호 라인과 발광 소자(ED)의 전극 간의 커플링이 차단되고, 디스플레이 구동이 봉지 층(ENCAP) 상의 터치 전극(TE)에 의한 터치 센싱의 성능을 저하시키는 것이 방지될 수 있다.
노이즈 차폐 층(NSL)은, 발광 소자(ED)의 아래에 위치하는 여러 금속 층 중 어느 하나를 이용하여 다양하게 배치될 수 있다.
도 6을 참조하면, 제4 금속 층(M4)과 발광 소자(ED)가 배치된 층 사이에 제5 금속 층(M5)이 위치할 수 있다. 제3 평탄화 층(PAC3)이 제5 금속 층(M5) 상에 위치할 수 있다.
노이즈 차폐 층(NSL)은, 제5 금속 층(M5)을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)은, 제2 박막 트랜지스터(TFT2)와 발광 소자(ED)의 애노드 층(E1) 사이를 연결하는 애노드 연결 패턴(ACP)이 배치된 영역 이외의 영역에 배치될 수 있다.
일 예로, 제2 박막 트랜지스터(TFT2)와 발광 소자(ED)의 애노드 층(E1)은 제1 애노드 연결 패턴(ACP1)과 제2 애노드 연결 패턴(ACP2)에 의해 전기적으로 연결될 수 있다.
제1 애노드 연결 패턴(ACP1)은 제4 금속 층(M4)을 이용하여 배치될 수 있다.
제2 애노드 연결 패턴(ACP2)은 제5 금속 층(M5)을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)은, 제2 애노드 연결 패턴(ACP2)이 배치된 영역 이외의 영역에 배치될 수 있다. 노이즈 차폐 층(NSL)은, 제2 애노드 연결 패턴(ACP2)과 분리되어 배치될 수 있다. 노이즈 차폐 층(NSL)은, 제2 애노드 연결 패턴(ACP2)과 대응하는 영역에 위치하는 다수의 애노드 홀(ANH)을 포함할 수 있다.
노이즈 차폐 층(NSL)은, 경우에 따라, 제4 금속 층(M4)을 이용하여 추가로 배치될 수 있다. 일 예로, 제1 평탄화 층(PAC1) 상에 제4 금속 층(M4)을 이용하여 노이즈 차폐 층(NSL)이 추가로 배치될 수도 있다.
노이즈 차폐 층(NSL)은, 액티브 영역(AA)에서 제1 전원 라인(VDL)과 전기적으로 연결될 수 있다.
일 예로, 노이즈 차폐 층(NSL)은, 노이즈 차폐 연결 패턴(NSCP)을 통해 제1 전원 라인(VDL)과 전기적으로 연결될 수 있다. 노이즈 차폐 연결 패턴(NSCP)은, 일 예로, 제4 금속 층(M4)을 이용하여 배치될 수 있다.
이와 같이, 노이즈 차폐 층(NSL)은, 발광 소자(ED) 아래의 다양한 금속 층을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)이 발광 소자(ED) 아래에 위치하므로, 애노드 층(E1)과 중첩하는 캐소드 층(E2)의 부분과 중첩하며 배치될 수 있다. 노이즈 차폐 층(NSL)이 애노드 연결 패턴(ACP)이 배치된 영역 이외의 영역에서 캐소드 층(E2)과 중첩하며 배치되어 신호 라인과 캐소드 층(E2) 간의 커플링을 차단할 수 있다.
노이즈 차폐 층(NSL)은, 제1 구동 전압(VDD) 이외에 다른 정전압을 공급받는 구조로 배치될 수 있다.
도 7을 참조하면, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치될 수 있다. 설명의 편의상, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치된 경우를 예시적으로 설명하나, 도 7에 도시된 구조는 노이즈 차폐 층(NSL)이 다른 금속 층(예, 제4 금속 층(M4))을 이용하여 배치된 경우에도 적용될 수 있다.
노이즈 차폐 층(NSL)은, 액티브 영역(AA)에서 논-액티브 영역(NA)으로 연장되며 배치될 수 있다.
노이즈 차폐 층(NSL)은, 일 예로, 701이 지시하는 부분과 같이, 논-액티브 영역(NA)에서 캐소드 연결 패턴(CCP)과 전기적으로 연결될 수 있다. 캐소드 연결 패턴(CCP)은, 애노드 층(E1)과 동일한 물질로 이루어질 수 있다.
또한, 노이즈 차폐 층(NSL)은, 701이 지시하는 부분과 같이, 논-액티브 영역(NA)에서 제2 전원 라인(VSL)과 전기적으로 연결될 수 있다. 제2 전원 라인(VSL)은, 제1 금속 층(M1)을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)은, 논-액티브 영역(NA)에서 제2 전원 라인(VSL) 또는 캐소드 층(E2)과 전기적으로 연결될 수 있다. 노이즈 차폐 층(NSL)은, 제2 구동 전압(VSS, 도 2 참조)을 공급받을 수 있다. 액티브 영역(AA)에 노이즈 차폐 층(NSL)과 전원 라인 간의 전기적인 연결을 위한 컨택홀을 형성하지 않고, 노이즈 차폐 층(NSL)으로 정전압이 공급되는 구조가 구현될 수 있다.
노이즈 차폐 층(NSL)은, 제1 전원 라인(VDL) 또는 제2 전원 라인(VSL) 이외의 신호 라인을 통해 정전압을 공급받을 수도 있다.
도 8을 참조하면, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치될 수 있다. 설명의 편의상, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치된 경우를 예시적으로 설명하나, 도 8에 도시된 구조는 노이즈 차폐 층(NSL)이 다른 금속 층(예, 제4 금속 층(M4))을 이용하여 배치된 경우에도 적용될 수 있다.
노이즈 차폐 층(NSL)은, 801이 지시하는 부분과 같이, 액티브 영역(AA)에서 논-액티브 영역(NA)으로 연장되어 배치될 수 있다.
노이즈 차폐 층(NSL)은, 제1 전원 라인(VDL), 제2 전원 라인(VSL) 등과 연결되지 않을 수 있다. 노이즈 차폐 층(NSL)은, 논-액티브 영역(NA)에서 패드가 배치된 영역으로 연장되어 배치될 수 있다. 노이즈 차폐 층(NSL)은, 어느 하나의 패드와 전기적으로 연결되며, 패드를 통해 정전압을 공급받을 수 있다. 노이즈 차폐 층(NSL)은, 패드와 연결되는 경로에서 제5 금속 층(M5) 이외의 적어도 하나의 금속 층을 이용하여 배치될 수도 있다.
이와 같이, 노이즈 차폐 층(NSL)으로 정전압을 공급하는 구조는 다양하게 형성될 수 있다.
노이즈 차폐 층(NSL)은, 경우에 따라, 액티브 영역(AA)에서 캐소드 층(E2)과 전기적으로 연결되어 캐소드 층(E2)의 저항을 감소시켜줄 수 있다. 캐소드 층(E2)의 저항을 감소시켜 캐소드 층(E2)이 신호 라인과 커플링되더라도 캐소드 층(E2)의 전압이 변동되는 폭을 감소시킬 수 있다.
도 9를 참조하면, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)이 논-액티브 영역(NA)으로 연장되며 배치될 수 있다. 노이즈 차폐 층(NSL)은, 논-액티브 영역(NA)에서 제2 전원 라인(VSL), 캐소드 연결 패턴(CCP)과 전기적으로 연결될 수 있다.
또한, 노이즈 차폐 층(NSL)은, 액티브 영역(AA)에서 캐소드 연결 패턴(CCP)을 통해 캐소드 층(E2)과 연결될 수 있다. 노이즈 차폐 층(NSL)은, 액티브 영역(AA)에서 캐소드 층(E2)과 복수의 지점에서 전기적으로 연결될 수 있다.
액티브 영역(AA)에 위치하는 캐소드 연결 패턴(CCP)은, 애노드 층(E1)과 동일한 물질을 이용하여 배치될 수 있다. 캐소드 연결 패턴(CCP)은, 뱅크 층(BNK)에 형성된 홀을 통해 캐소드 층(E2)과 연결될 수 있다. 캐소드 연결 패턴(CCP)은, 제3 평탄화 층(PAC3)에 형성된 홀을 통해 노이즈 차폐 층(NSL)과 연결될 수 있다.
뱅크 층(BNK)에 홀을 형성한 후 캐소드 층(E2)을 증착함에 의해 캐소드 층(E2)이 캐소드 연결 패턴(CCP)과 접촉할 수 있다. 발광 층(EL)은, 다수의 층(예, 정공 주입 층, 전자 주입 층 등)을 포함할 수 있으며, 경우에 따라, 발광 층(EL)에 포함된 다수의 층이 일부가 캐소드 층(E2)과 캐소드 연결 패턴(CCP) 사이에 위치할 수도 있다.
노이즈 차폐 층(NSL)이 노이즈 차폐 층(NSL) 아래에 위치하는 신호 라인과 캐소드 층(E2) 간의 직접적인 커플링을 차단할 수 있다.
노이즈 차폐 층(NSL)이 캐소드 층(E2)과 액티브 영역(AA)의 복수의 지점에서 연결되며 캐소드 층(E2)의 저항을 감소시킬 수 있다. 노이즈 차폐 층(NSL)을 저항 저감 패턴(RRP)이라 할 수도 있다.
캐소드 층(E2)의 저항이 감소되므로, 캐소드 층(E2)이 신호 라인과 커플링되더라도 캐소드 층(E2)의 전압이 흔들리지 않거나 전압의 변동 폭이 감소할 수 있다.
캐소드 층(E2)의 저항을 감소시키며, 발광 소자(ED) 아래에 위치하는 신호 라인과 캐소드 층(E2)의 커플링에 의해 봉지 층(ENCAP) 상의 터치 전극(TE)에 의한 터치 센싱에 영향을 주는 것을 방지할 수 있다.
또한, 경우에 따라, 노이즈 차폐 층(NSL)은, 캐소드 층(E2)의 저항을 감소시키는 구조와 분리되어 배치될 수도 있다.
일 예로, 도 10을 참조하면, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치될 수 있다. 경우에 따라, 노이즈 차폐 층(NSL)은 제4 금속 층(M4)과 같이 다른 금속 층을 이용하여 배치될 수도 있다.
제2 전원 라인(VSL)이 액티브 영역(AA)에 위치할 수 있다.
제2 전원 라인(VSL)이 액티브 영역(AA)에서 캐소드 층(E2)과 전기적으로 연결될 수 있다. 제2 전원 라인(VSL)이 적어도 하나의 캐소드 연결 패턴(CCP)을 통해 캐소드 층(E2)과 전기적으로 연결될 수 있다.
일 예로, 제1 캐소드 연결 패턴(CCP1), 제2 캐소드 연결 패턴(CCP2) 및 제3 캐소드 연결 패턴(CCP3)을 통해 제2 전원 라인(VSL)이 캐소드 층(E2)과 전기적으로 연결될 수 있다.
제1 캐소드 연결 패턴(CCP1)은, 일 예로, 제4 금속 층(M4)을 이용하여 배치될 수 있다. 제2 캐소드 연결 패턴(CCP2)은, 일 예로, 제5 금속 층(M5)을 이용하여 배치될 수 있다. 제3 캐소드 연결 패턴(CCP3)은, 일 예로, 애노드 층(E1)과 동일한 물질을 이용하여 배치될 수 있다.
캐소드 층(E2)이 액티브 영역(AA)에서 캐소드 연결 패턴(CCP)을 통해 제2 전원 라인(VSL)과 연결된 구조에 의해 캐소드 층(E2)의 저항이 감소될 수 있다.
노이즈 차폐 층(NSL)은, 캐소드 연결 패턴(CCP)이 배치된 층 중 어느 하나의 층을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)은, 캐소드 연결 패턴(CCP)이 배치된 영역과 애노드 연결 패턴(ACP)이 배치된 영역 이외의 영역에 배치될 수 있다. 노이즈 차폐 층(NSL)은, 신호 라인과 캐소드 층(E2) 간의 커플링을 차단할 수 있다.
노이즈 차폐 층(NSL)이 캐소드 층(E2)과 분리되어 배치된 구조에서, 노이즈 차폐 층(NSL)은, 별도의 신호 라인을 통해 정전압을 공급받을 수 있다.
또는, 노이즈 차폐 층(NSL)은, 제1 구동 전압(VDD, 도 2 참조)을 공급받을 수도 있다.
일 예로, 도 11을 참조하면, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치될 수 있다. 노이즈 차폐 층(NSL)은, 제4 금속 층(M4)을 이용하여 배치될 수도 있다.
노이즈 차폐 층(NSL)은, 액티브 영역(AA)에서 노이즈 차폐 연결 패턴(NSCP)을 통해 제1 전원 라인(VDL)과 전기적으로 연결될 수 있다.
캐소드 층(E2)은, 액티브 영역(AA)에서 다수의 캐소드 연결 패턴(CCP)을 통해 제2 전원 라인(VSL)과 전기적으로 연결될 수 있다.
액티브 영역(AA)에서 노이즈 차폐 층(NSL)은 제1 전원 라인(VDL)과 전기적으로 연결되고, 캐소드 층(E2)은 제2 전원 라인(VSL)과 전기적으로 연결된 구조가 제공될 수 있다.
노이즈 차폐 층(NSL)에 의해 신호 라인과 캐소드 층(E2) 간의 커플링을 차단하며, 캐소드 층(E2)의 저항이 감소된 구조가 제공될 수 있다.
경우에 따라, 제2 전원 라인(VSL)이 액티브 영역(AA)에 배치되지 않는 구조에서, 노이즈 차폐 층(NSL)과 저항 저감 패턴(RRP)이 분리되어 배치된 구조가 제공될 수 있다.
일 예로, 도 12를 참조하면, 노이즈 차폐 층(NSL)이 제5 금속 층(M5)을 이용하여 배치될 수 있다. 저항 저감 패턴(RRP)도 제5 금속 층(M5)을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)과 저항 저감 패턴(RRP)은 서로 분리되어 배치될 수 있다.
저항 저감 패턴(RRP)은, 캐소드 연결 패턴(CCP)을 통해 캐소드 층(E2)과 전기적으로 연결될 수 있다.
노이즈 차폐 층(NSL)은, 별도의 신호 라인을 통해 정전압을 공급받을 수 있다. 또는, 경우에 따라, 노이즈 차폐 층(NSL)은, 제1 전원 라인(VDL)을 통해 제1 구동 전압(VDD)을 공급받을 수도 있다.
노이즈 차폐 층(NSL)이 저항 저감 패턴(RRP)과 애노드 연결 패턴(ACP)이 배치된 영역 이외의 영역에 배치될 수 있다. 캐소드 층(E2)의 저항 감소를 위해 저항 저감 패턴(RRP)이 배치된 구조에서 노이즈 차폐 층(NSL)에 의해 신호 라인과 캐소드 층(E2) 간의 커플링을 감소 또는 방지할 수 있다.
이와 같이, 본 개시의 실시예들에 의하면, 발광 소자(ED) 아래에 위치하는 노이즈 차폐 층(NSL)의 다양한 구조에 의해 발광 소자(ED) 아래의 신호 라인과 발광 소자(ED)의 전극 간의 커플링을 차단할 수 있다. 신호 라인과 발광 소자(ED)의 전극 간의 커플링에 의해 발광 소자(ED)의 전극의 전압이 흔들리는 것을 방지할 수 있다. 발광 소자(ED)의 전극의 전압 변동이 봉지 층(ENCAP) 상의 터치 전극(TE)에 의해 검출되는 터치 센싱 신호에 노이즈를 발생시키는 것을 감소 또는 방지할 수 있다.
노이즈 차폐 층(NSL)은, 발광 소자(ED) 아래에 각종 패턴이 배치되는 영역 이외의 영역에 배치되며, 신호 라인과 발광 소자(ED)의 전극 간의 커플링을 차단할 수 있다.
노이즈 차폐 층(NSL)은, 발광 소자(ED) 아래에 배치되는 각종 패턴과 대응하는 영역에 위치하는 다수의 홀을 포함할 수 있다.
또한, 경우에 따라, 노이즈 차폐 층(NSL)은, 발광 소자(ED) 아래에 배치되는 각종 패턴과 대응하는 영역 이외의 영역에 위치하는 적어도 하나의 홀을 포함할 수 있다.
도 13과 도 14는 본 개시의 실시예들에 따른 터치 디스플레이 장치(100)의 액티브 영역(AA)에 노이즈 차폐 층(NSL)이 배치된 평면 구조의 예시들을 나타낸 도면들이다.
도 13을 참조하면, 액티브 영역(AA)에 노이즈 차폐 층(NSL)이 배치될 수 있다.
노이즈 차폐 층(NSL)은, 전술한 예시와 같이, 제4 금속 층(M4) 또는 제5 금속 층(M5)과 같이 데이터 라인(DL)이 배치된 층과 발광 소자(ED)가 배치된 층 사이에 위치하는 어느 하나의 금속 층을 이용하여 배치될 수 있다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)이 배치된 층에 배치될 수 있다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)이 배치된 영역에 위치하는 다수의 애노드 홀(ANH)을 포함할 수 있다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)이 배치된 영역 이외의 영역에 위치하는 적어도 하나의 더미 홀(DMH)을 포함할 수 있다.
더미 홀(DMH)은, 노이즈 차폐 층(NSL) 아래에 위치하는 신호 라인과 중첩하는 영역 이외의 영역에 위치할 수 있다. 일 예로, 더미 홀(DMH)은, 데이터 라인(DL)과 중첩하는 영역 이외의 영역에 위치할 수 있다.
노이즈 차폐 층(NSL)이 더미 홀(DMH)을 포함하여, 노이즈 차폐 층(NSL) 아래에 위치하는 박막 트랜지스터(TFT)의 공정 등에서 발생하는 가스가 방출되는 경로가 제공될 수 있다.
더미 홀(DMH)이 데이터 라인(DL)과 중첩한 영역 이외의 영역에 위치하므로, 노이즈 차폐 층(NSL)은 데이터 라인(DL)과 중첩하며 배치될 수 있다. 노이즈 차폐 층(NSL)이 데이터 라인(DL)과 캐소드 층(E2) 간의 커플링을 차단하며, 가스의 방출 경로를 제공하여 공정상 불량이 발생하는 것을 방지할 수 있다.
또한, 더미 홀(DMH)은, 디스플레이 패널(110)의 유형에 따라 특정 영역에 위치할 수 있다.
도 14를 참조하면, 터치 디스플레이 장치(100)는, 디스플레이 패널(110)이 폴딩되는 형태로 구현될 수 있다. 디스플레이 패널(110)이 폴딩되는 형태일 경우, 노이즈 차폐 층(NSL)에 포함된 더미 홀(DMH)은, 기판(SUB)이 폴딩되는 영역에 위치할 수 있다.
일 예로, <Case A>를 참조하면, 액티브 영역(AA)에 노이즈 차폐 층(NSL)이 배치될 수 있다. 노이즈 차폐 층(NSL)은, 기판(SUB)이 폴딩되는 영역에 위치하는 더미 홀(DMH)을 포함할 수 있다. 더미 홀(DMH)은, 일 예로, 폴딩되는 영역에 전체적으로 중첩할 수 있다. 더미 홀(DMH)이 홈 형태로 배치될 수 있다. 노이즈 차폐 층(NSL)의 배치로 인해 디스플레이 패널(110)의 폴딩 성능이 저하되는 것을 방지할 수 있다.
또는, <Case B>를 참조하면, 기판(SUB)이 폴딩되는 영역에 다수의 더미 홀(DMH)이 위치할 수 있다. 더미 홀(DMH)은, 일 예로, 사각형 형태일 수 있으나, 이에 한정되지는 아니한다. 더미 홀(DMH)은, 데이터 라인(DL)과 중첩하는 영역 이외의 영역에 위치하며 기판(SUB)이 폴딩되는 영역에 높은 밀도로 배치될 수 있다.
또는, <Case C>를 참조하면, 더미 홀(DMH)은, 기판(SUB)이 폴딩되는 영역을 따르는 변의 길이가 폴딩되는 영역과 교차하는 변의 길이보다 큰 형태로 배치될 수 있다. 기판(SUB)이 폴딩되는 부분과 중첩하는 노이즈 차폐 층(NSL)의 면적이 더욱 감소될 수 있다.
이와 같이, 노이즈 차폐 층(NSL)은, 데이터 라인(DL)과 같은 신호 라인이 발광 소자(ED)의 캐소드 층(E2)과 중첩하는 영역에 위치하며, 데이터 라인(DL)과 캐소드 층(E2)이 중첩하는 영역 이외의 영역 또는 기판(SUB)의 폴딩 영역에 위치하는 더미 홀(DMH)을 포함할 수 있다.
노이즈 차폐 층(NSL)에 의해 디스플레이 구동을 위한 신호가 터치 센싱의 성능을 저하시키는 것을 방지하며, 노이즈 차폐 층(NSL)의 배치로 인해 공정상 또는 디스플레이 패널(110)의 유형에 따른 불량이 발생하는 것을 방지할 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 다수의 서브픽셀들(SP)이 배치된 액티브 영역(AA)과 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함하는 기판(SUB), 기판(SUB) 상의 다수의 데이터 라인들(DL), 다수의 데이터 라인들(DL) 상에 위치하고 애노드 층(E1), 발광 층(EL) 및 캐소드 층(E2)을 포함하는 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상의 봉지 층(ENCAP), 봉지 층(ENCAP) 상의 다수의 터치 전극들(TE), 및 다수의 데이터 라인들(DL)이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 위치하는 노이즈 차폐 층(NSL)을 포함할 수 있다.
노이즈 차폐 층(NSL)은, 노이즈 차폐 층(NSL) 아래에 위치하는 제1 전원 라인(VDL)과 액티브 영역(AA)에서 전기적으로 연결될 수 있다. 이러한 경우, 캐소드 층(E2)은, 노이즈 차폐 층(NSL) 아래에 위치하는 제2 전원 라인(VSL)과 액티브 영역(AA)에서 전기적으로 연결될 수 있다.
또는, 노이즈 차폐 층(NSL)은, 캐소드 층(E2)과 전기적으로 연결된 제2 전원 라인(VSL)과 논-액티브 영역(NA)에서 전기적으로 연결될 수 있다.
또는, 노이즈 차폐 층(NSL)은, 캐소드 층(E2)과 액티브 영역(AA)에서 전기적으로 연결될 수 있다.
또는, 노이즈 차폐 층(NSL)은, 논-액티브 영역(NA)에 위치하는 패드와 전기적으로 연결되고, 패드를 통해 정전압을 공급받을 수 있다.
터치 디스플레이 장치(100)는, 다수의 데이터 라인들(DL)이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 위치하고, 애노드 층(E1)과 전기적으로 연결된 애노드 연결 패턴(ACP)을 더 포함할 수 있다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)이 배치된 층에 위치할 수 있다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)과 분리될 수 있다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)과 대응하는 영역에 위치하는 다수의 애노드 홀들(ANH)을 포함할 수 있다.
노이즈 차폐 층(NSL)은, 애노드 연결 패턴(ACP)과 대응하는 영역 이외의 영역에 위치하는 적어도 하나의 더미 홀(DMH)을 포함할 수 있다.
적어도 하나의 더미 홀(DMH)은, 다수의 데이터 라인들(DL)과 중첩하는 영역 이외의 영역에 위치할 수 있다.
적어도 하나의 더미 홀(DMH)은, 기판(SUB)이 폴딩되는 영역과 중첩할 수 있다.
터치 디스플레이 장치(100)는, 다수의 데이터 라인들(DL)이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 위치하는 제1 애노드 연결 패턴(ACP1), 및 제1 애노드 연결 패턴(ACP1)이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 위치하고 제1 애노드 연결 패턴(ACP1)과 애노드 층(E1) 사이를 전기적으로 연결하는 제2 애노드 연결 패턴(ACP2)을 더 포함할 수 있다.
노이즈 차폐 층(NSL)은, 제2 애노드 연결 패턴(ACP2)이 배치된 층에 위치할 수 있다.
터치 디스플레이 장치(100)는, 노이즈 차폐 층(NSL)과 캐소드 층(E2) 사이를 전기적으로 연결하고, 애노드 층(E1)과 동일한 물질로 이루어진 캐소드 연결 패턴(CCP)을 더 포함할 수 있다.
또는, 터치 디스플레이 장치(100)는, 노이즈 차폐 층(NSL)이 배치된 층에 위치하고, 노이즈 차폐 층(NSL)과 절연되며, 캐소드 층(E2)과 전기적으로 연결된 저항 저감 패턴(RRP)을 더 포함할 수 있다.
터치 디스플레이 장치(100)는, 캐소드 층(E2)과 노이즈 차폐 층(NSL) 아래에 위치하는 전원 라인 사이를 전기적으로 연결하는 둘 이상의 캐소드 연결 패턴들(CCP)을 더 포함할 수 있다. 노이즈 차폐 층(NSL)은, 둘 이상의 캐소드 연결 패턴들(CCP) 중 하나가 배치된 층에 위치할 수 있다.
터치 디스플레이 장치(100)는, 기판(SUB) 상의 다수의 박막 트랜지스터들(TFT)을 더 포함할 수 있다. 다수의 박막 트랜지스터들(TFT)의 일부는 노이즈 차폐 층(NSL)과 중첩하는 영역 이외의 영역에서 애노드 층(E1)과 전기적으로 연결될 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상의 다수의 박막 트랜지스터들(TFT), 다수의 박막 트랜지스터들(TFT) 상의 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상의 봉지 층(ENCAP), 봉지 층(ENCAP) 상의 터치 전극들(TE), 다수의 박막 트랜지스터들(TFT)의 하나와 다수의 발광 소자들(ED)의 하나 사이를 전기적으로 연결하는 적어도 하나의 연결 패턴, 및 적어도 하나의 연결 패턴이 배치된 층에 위치하고 적어도 하나의 연결 패턴과 절연되며 다수의 발광 소자들(ED)의 일부분과 중첩하는 노이즈 차폐 층(NSL)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 다수의 서브픽셀들(SP)이 배치된 액티브 영역(AA)과 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함하는 기판(SUB), 기판(SUB) 상의 다수의 신호 라인들, 다수의 신호 라인들 상의 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상의 봉지 층(ENCAP), 봉지 층(ENCAP) 상의 다수의 터치 전극들(TE), 및 다수의 신호 라인들이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 위치하고 다수의 신호 라인들의 적어도 일부와 중첩하며 중첩하는 다수의 신호 라인들의 일부와 액티브 영역(AA)에서 전기적으로 연결되고 중첩하는 다수의 신호 라인들의 나머지와 절연된 노이즈 차폐 층(NSL)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상에 배치된 다수의 데이터 라인들(DL), 다수의 데이터 라인들(DL) 상에 배치된 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상에 배치된 봉지 층(ENCAP), 봉지 층(ENCAP) 상에 배치된 다수의 터치 전극들(TE), 및 다수의 데이터 라인들(DL)이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 배치된 노이즈 차폐 층(NSL)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상에 배치된 적어도 하나의 전원 라인, 적어도 하나의 전원 라인 상에 배치된 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상에 배치된 봉지 층(ENCAP), 봉지 층(ENCAP) 상에 배치된 다수의 터치 전극들(TE), 및 적어도 하나의 전원 라인이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 배치되고 적어도 하나의 전원 라인과 전기적으로 연결된 노이즈 차폐 층(NSL)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상에 배치된 다수의 박막 트랜지스터들(TFT), 다수의 박막 트랜지스터들(TFT) 상에 배치되고, 애노드 층(E1), 발광 층(EL) 및 캐소드 층(E2)을 포함하는 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상에 배치된 봉지 층(ENCAP), 봉지 층(ENCAP) 상에 배치된 다수의 터치 전극들(TE), 다수의 박막 트랜지스터들(TFT)이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 배치된 노이즈 차폐 층(NSL), 및 노이즈 차폐 층(NSL)이 배치된 층에 배치되고 박막 트랜지스터(TFT)와 발광 소자(ED)에 포함된 애노드 층(E1) 사이를 전기적으로 연결하는 다수의 애노드 연결 패턴들(ACP)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상에 배치된 다수의 디스플레이 신호 라인들, 다수의 디스플레이 신호 라인들 상에 배치된 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상에 배치된 봉지 층(ENCAP), 봉지 층(ENCAP) 상에 배치된 다수의 터치 전극들(TE), 및 다수의 디스플레이 신호 라인들이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 배치된 노이즈 차폐 층(NSL)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상에 배치된 다수의 박막 트랜지스터들(TFT), 다수의 박막 트랜지스터들(TFT) 상에 배치된 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상에 배치된 봉지 층(ENCAP), 봉지 층(ENCAP) 상에 배치된 다수의 터치 전극들(TE), 및 다수의 박막 트랜지스터들(TFT)이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 배치된 노이즈 차폐 층(NSL)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상에 배치된 다수의 전원 라인들, 다수의 전원 라인들 상에 배치된 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상에 배치된 봉지 층(ENCAP), 봉지 층(ENCAP) 상에 배치된 다수의 터치 전극들(TE), 및 다수의 전원 라인들이 배치된 층과 다수의 발광 소자들(ED)이 배치된 층 사이에 배치되고 다수의 전원 라인들로 공급되는 신호와 상이한 신호를 공급받는 노이즈 차폐 층(NSL)을 포함할 수 있다.
본 개시의 실시예들에 따른 터치 디스플레이 장치(100)는, 기판(SUB), 기판(SUB) 상에 배치된 다수의 데이터 라인들(DL), 다수의 데이터 라인들(DL) 상에 배치되고 애노드 층(E1), 발광 층(EL) 및 캐소드 층(E2)을 포함하는 다수의 발광 소자들(ED), 다수의 발광 소자들(ED) 상에 배치된 봉지 층(ENCAP), 봉지 층(ENCAP) 상에 배치된 다수의 터치 전극들(TE), 및 다수의 데이터 라인들(DL)과 다수의 발광 소자들(ED)에 포함된 애노드 층(E1) 사이에 배치되고 다수의 홀들을 포함하는 노이즈 차폐 층(NSL)을 포함할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 다수의 서브픽셀들이 배치된 액티브 영역과 상기 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하는 기판;
    상기 기판 상의 다수의 데이터 라인들;
    상기 다수의 데이터 라인들 상에 위치하고, 애노드 층, 발광 층 및 캐소드 층을 포함하는 다수의 발광 소자들;
    상기 다수의 발광 소자들 상의 봉지 층;
    상기 봉지 층 상의 다수의 터치 전극들; 및
    상기 다수의 데이터 라인들이 배치된 층과 상기 다수의 발광 소자들이 배치된 층 사이에 위치하는 노이즈 차폐 층
    을 포함하는 터치 디스플레이 장치.
  2. 제1항에 있어서,
    상기 노이즈 차폐 층은 상기 노이즈 차폐 층 아래에 위치하는 제1 전원 라인과 상기 액티브 영역에서 전기적으로 연결된 터치 디스플레이 장치.
  3. 제2항에 있어서,
    상기 캐소드 층은 상기 노이즈 차폐 층 아래에 위치하는 제2 전원 라인과 상기 액티브 영역에서 전기적으로 연결된 터치 디스플레이 장치.
  4. 제1항에 있어서,
    상기 노이즈 차폐 층은 상기 캐소드 층과 전기적으로 연결된 제2 전원 라인과 상기 논-액티브 영역에서 전기적으로 연결된 터치 디스플레이 장치.
  5. 제1항에 있어서,
    상기 노이즈 차폐 층은 상기 캐소드 층과 상기 액티브 영역에서 전기적으로 연결된 터치 디스플레이 장치.
  6. 제1항에 있어서,
    상기 노이즈 차폐 층은 상기 논-액티브 영역에 위치하는 패드와 전기적으로 연결되고, 상기 패드를 통해 정전압을 공급받는 터치 디스플레이 장치.
  7. 제1항에 있어서,
    상기 다수의 데이터 라인들이 배치된 층과 상기 다수의 발광 소자들이 배치된 층 사이에 위치하고, 상기 애노드 층과 전기적으로 연결된 애노드 연결 패턴을 더 포함하고,
    상기 노이즈 차폐 층은 상기 애노드 연결 패턴이 배치된 층에 위치하는 터치 디스플레이 장치.
  8. 제7항에 있어서,
    상기 노이즈 차폐 층은 상기 애노드 연결 패턴과 분리된 터치 디스플레이 장치.
  9. 제7항에 있어서,
    상기 노이즈 차폐 층은 상기 애노드 연결 패턴과 대응하는 영역에 위치하는 다수의 애노드 홀들을 포함하는 터치 디스플레이 장치.
  10. 제7항에 있어서,
    상기 노이즈 차폐 층은 상기 애노드 연결 패턴과 대응하는 영역 이외의 영역에 위치하는 적어도 하나의 더미 홀을 포함하는 터치 디스플레이 장치.
  11. 제10항에 있어서,
    상기 적어도 하나의 더미 홀은 상기 다수의 데이터 라인들과 중첩하는 영역 이외의 영역에 위치하는 터치 디스플레이 장치.
  12. 제10항에 있어서,
    상기 적어도 하나의 더미 홀은 상기 기판이 폴딩되는 영역과 중첩하는 터치 디스플레이 장치.
  13. 제1항에 있어서,
    상기 다수의 데이터 라인들이 배치된 층과 상기 다수의 발광 소자들이 배치된 층 사이에 위치하는 제1 애노드 연결 패턴; 및
    상기 제1 애노드 연결 패턴이 배치된 층과 상기 다수의 발광 소자들이 배치된 층 사이에 위치하고, 상기 제1 애노드 연결 패턴과 상기 애노드 층 사이를 전기적으로 연결하는 제2 애노드 연결 패턴을 더 포함하고,
    상기 노이즈 차폐 층은 상기 제2 애노드 연결 패턴이 배치된 층에 위치하는 터치 디스플레이 장치.
  14. 제13항에 있어서,
    상기 노이즈 차폐 층과 상기 캐소드 층 사이를 전기적으로 연결하고, 상기 애노드 층과 동일한 물질로 이루어진 캐소드 연결 패턴을 더 포함하는 터치 디스플레이 장치.
  15. 제13항에 있어서,
    상기 노이즈 차폐 층이 배치된 층에 위치하고, 상기 노이즈 차폐 층과 절연되며, 상기 캐소드 층과 전기적으로 연결된 저항 저감 패턴을 더 포함하는 터치 디스플레이 장치.
  16. 제1항에 있어서,
    상기 캐소드 층과 상기 노이즈 차폐 층 아래에 위치하는 전원 라인 사이를 전기적으로 연결하는 둘 이상의 캐소드 연결 패턴들을 더 포함하고,
    상기 노이즈 차폐 층은 상기 둘 이상의 캐소드 연결 패턴들 중 하나가 배치된 층에 위치하는 터치 디스플레이 장치.
  17. 제1항에 있어서,
    상기 기판 상의 다수의 박막 트랜지스터들을 더 포함하고,
    상기 다수의 박막 트랜지스터들의 일부는 상기 노이즈 차폐 층과 중첩하는 영역 이외의 영역에서 상기 애노드 층과 전기적으로 연결되는 터치 디스플레이 장치.
  18. 기판;
    상기 기판 상의 다수의 박막 트랜지스터들;
    상기 다수의 박막 트랜지스터들 상의 다수의 발광 소자들;
    상기 다수의 발광 소자들 상의 봉지 층;
    상기 봉지 층 상의 터치 전극들;
    상기 다수의 박막 트랜지스터들의 하나와 상기 다수의 발광 소자들의 하나 사이를 전기적으로 연결하는 적어도 하나의 연결 패턴; 및
    상기 적어도 하나의 연결 패턴이 배치된 층에 위치하고, 상기 적어도 하나의 연결 패턴과 절연되며, 상기 다수의 발광 소자들의 일부분과 중첩하는 노이즈 차폐 층
    을 포함하는 터치 디스플레이 장치.
  19. 다수의 서브픽셀들이 배치된 액티브 영역과 상기 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하는 기판;
    상기 기판 상의 다수의 신호 라인들;
    상기 다수의 신호 라인들 상의 다수의 발광 소자들;
    상기 다수의 발광 소자들 상의 봉지 층;
    상기 봉지 층 상의 다수의 터치 전극들; 및
    상기 다수의 신호 라인들이 배치된 층과 상기 다수의 발광 소자들이 배치된 층 사이에 위치하고, 상기 다수의 신호 라인들의 적어도 일부와 중첩하며, 중첩하는 상기 다수의 신호 라인들 중 일부와 상기 액티브 영역에서 전기적으로 연결되고, 중첩하는 상기 다수의 신호 라인들 중 나머지와 절연된 노이즈 차폐 층
    을 포함하는 터치 디스플레이 장치.
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